JP5670669B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5670669B2
JP5670669B2 JP2010191743A JP2010191743A JP5670669B2 JP 5670669 B2 JP5670669 B2 JP 5670669B2 JP 2010191743 A JP2010191743 A JP 2010191743A JP 2010191743 A JP2010191743 A JP 2010191743A JP 5670669 B2 JP5670669 B2 JP 5670669B2
Authority
JP
Japan
Prior art keywords
insulating film
deep trench
trench
active layer
element region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010191743A
Other languages
English (en)
Other versions
JP2012049415A (ja
Inventor
達哉 川俣
達哉 川俣
敦 舘上
敦 舘上
一也 堀江
一也 堀江
竜也 城本
竜也 城本
新田　哲也
哲也 新田
博紀 清水
博紀 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010191743A priority Critical patent/JP5670669B2/ja
Priority to US13/208,273 priority patent/US8710619B2/en
Publication of JP2012049415A publication Critical patent/JP2012049415A/ja
Application granted granted Critical
Publication of JP5670669B2 publication Critical patent/JP5670669B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩ（Silicon On Isolation）基板の主面に形成された高耐圧半導体素子間を電気的に分離する素子分離の構造およびその製造に適用して有効な技術に関するものである。
近年、半導体基板の主面に設けられた互いに隣接する半導体素子間を電気的に分離する素子分離に、半導体基板の主面とほぼ同じ高さの面が得られ、かつＬＯＣＯＳ（Local Oxidation of Silicon）分離よりも微細な加工が可能であるトレンチ分離が採用されている。トレンチ分離は、半導体基板の主面に溝を形成した後、その溝の内部に絶縁膜を埋め込むことで形成される。
例えば特開２００２−４３４１３号公報（特許文献１）には、半導体基板表面に近い位置には異方性エッチングにより形成された順テーパ状のトレンチを、それに接続する下方のトレンチは、底面部の幅が順テーパ状のトレンチの底面幅以上になるような形状の等方性エッチングにより形成されたトレンチが開示されている。
また、特開２００８−６０３８３号公報（特許文献２）には、シリコン基板の表面に溝を形成した後に、溝の内表面を洗浄して汚染物を除去し、さらに、溝の内表面の欠陥層を除去するために、溝の内表面をラジカルによる等方性エッチングによりエッチングする技術が開示されている。
また、特開２００９−９９８１５号公報（特許文献３）には、同種のウェル間に溝を形成し、さらに、その溝の少なくとも底面にシリサイド層を形成して、同種のウェル同士を低抵抗で接続することにより、ウェル間の共通電位が得られる半導体装置が開示されている。上記溝は、まず、異方性エッチングにより半導体基板をパターニングし、その後、等方性エッチングにより開口幅を広げることによって、形成されている。
また、特開２００８−３０６００３号公報（特許文献４）には、半導体基板に異方性ドライエッチングによりアスペクト比が１０以上のトレンチを形成した後、等方性ドライエッチングによりトレンチの壁面全面にわたってダメージ層を除去する技術が開示されている。
また、特開平１１−４０６６６号公報（特許文献５）には、互いに隣接する配線間に空孔を有する酸化シリコン膜と、その酸化シリコン膜上に低誘電率の絶縁膜とを有する層間絶縁膜を形成することにより、同層および異層の配線間容量を低減する技術が開示されている。
また、特開２００７−１１０１１９号公報（特許文献６）には、隣あう配線間に、空隙を設けるようにプラズマ化学気相法により第１絶縁物質である第１層を形成し、第１層を後退させた後、第１層の上に第２絶縁物質である第２層を堆積する技術が開示されている。
また、特開２０００−１５０８０７号公報（特許文献７）には、素子領域の周囲を囲むように略多角形を成すトレンチが形成されており、そのトレンチの角部を丸くするまたはテーパ形状とすることにより、ディッシング現象を抑制する技術が開示されている。
また、特開２００９−５１８８３８号公報（特許文献８）には、トレンチの交差領域または合流領域に面取りまたは丸み付けされた角部を有し、さらに、交差領域または合流領域に中心アイランドを配置して、交差領域または合流領域の絶縁トレンチの幅を交差領域または合流領域以外の絶縁トレンチの幅と同じにすることにより、均一な絶縁トレンチ幅を備える絶縁トレンチの構造が開示されている。
特開２００２−４３４１３号公報 特開２００８−６０３８３号公報 特開２００９−９９８１５号公報 特開２００８−３０６００３号公報 特開平１１−４０６６６号公報 特開２００７−１１０１１９号公報 特開２０００−１５０８０７号公報 特開２００９−５１８８３８号公報
本発明者らは、ＳＯＩ基板の主面に形成される２０Ｖ以上の耐圧を必要とする高耐圧半導体素子を有する半導体装置の開発を進めている。この半導体装置では、素子分離に、ＳＯＩ基板とトレンチ分離とを組み合わせた誘電体分離方式を採用している。
誘電体分離方式では、高耐圧半導体素子はＳＯＩ基板を構成する半導体層の素子領域に形成される。この素子領域は、ＳＯＩ基板を構成する絶縁体と、ＳＯＩ基板を構成する半導体層に形成され、ＳＯＩ基板を構成する絶縁体に到達するディープトレンチ（溝、分離溝、Ｕ溝、トレンチ）の内部に埋め込まれた絶縁体とによって囲まれている。すなわち、各々の高耐圧半導体素子は、互いに誘電体によって分離されたＳＯＩ基板を構成する半導体層の島状の素子領域に形成される。
従って、この誘電体分離方式は、ｐｎ接合分離方式と比較して、互いに隣接する高耐圧半導体素子間の絶縁分離距離を短くできるので、半導体装置の集積度を高めることができるという利点がある。また、この誘電体分離方式は、互いに隣接する高耐圧半導体素子間の寄生トランジスタが原理的に排除でき、これによるラッチアップ等の誤動作を防いで、半導体装置の信頼度を高めることができる。
しかしながら、ＳＯＩ基板とトレンチ分離とを組み合わせた誘電体分離方式については、以下に説明する種々の技術的課題が存在する。
初めに、本願発明に先駆けて本発明者らによって検討されたトレンチ分離の形成方法について簡単に説明する。
まず、ＳＯＩ基板を構成する半導体層に、レジストパターンをマスクとした異方性ドレイエッチングにより、ＳＯＩ基板を構成する絶縁体に到達するディープトレンチを形成する。次に、レジストパターンを除去した後、ディープトレンチの内部を埋め込むように、ＳＯＩ基板を構成する半導体層の上面上に埋め込み絶縁膜を堆積する。この埋め込み絶縁膜は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜などの被覆性の高い絶縁体である。次に、埋め込み絶縁膜の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦に加工する。これにより、ディープトレンチの内部を埋め込み絶縁膜で充填したトレンチ分離が形成される。
しかし、上記方法により形成されたトレンチ分離では、図２３（ａ）および（ｂ）に示すように、ディープトレンチ５１の内部に埋め込み絶縁膜５２が完全に充填されず、埋め込み絶縁膜５２の上面に窪み５４が形成されるか、またはディープトレンチ５１の内部に中空（す、シーム、エアギャップ、空隙）５３が形成される。この埋め込み絶縁膜５２の上面の窪み５４は、ディープトレンチ５１のトレンチ幅が狭い場合（図２３（ａ））よりもディープトレンチ５１のトレンチ幅が広い場合（図２３（ｂ））において、中空５３に向かって深く形成される。また、この中空５３も、ディープトレンチ５１のトレンチ幅が狭い場合（図２３（ａ））よりもディープトレンチ５１のトレンチ幅が広い場合（図２３（ｂ））、特に１．２μｍ以上において、埋め込み絶縁膜５２の上面に近い位置にまで形成される。
続いて、図２３（ａ）および（ｂ）に点線で示す位置まで、例えばＣＭＰ法により埋め込み絶縁膜５２の上面を研磨すると、ディープトレンチ５１のトレンチ幅が狭い場合（図２３（ａ））は埋め込み絶縁膜５２の上面の窪み５４は無くなり、埋め込み絶縁膜５２の上面は平坦になる。しかし、ディープトレンチ５１のトレンチ幅が広い場合（図２３（ｂ））は埋め込み絶縁膜５２の上面に窪み５４が残ってしまい、さらに研磨を続けると、中空５３が現れる。
その後の工程で、埋め込み絶縁膜５２の上面に導電膜を堆積すると、ディープトレンチ５１のトレンチ幅が広い場合（図２３（ｂ））は、埋め込み絶縁膜５２の上面の窪み５４または中空５３にもその導電膜が堆積することとなり、埋め込み絶縁膜５２の上面の窪み５４または中空５３に残存する導電膜による高耐圧半導体素子の誤動作、寄生容量の増加、またはトレンチ分離の耐圧低下などの不具合が生ずる。
そこで、埋め込み絶縁膜５２の上面に深い窪み５４が形成されること、および埋め込み絶縁膜５２の上面に近い位置にまで中空５３が形成されることを防ぐため、ディープトレンチ５１のトレンチ幅を１．２μｍよりも狭くすることを検討した。しかし、ディープトレンチ５１のトレンチ幅が１．２μｍよりも狭くなると、トレンチ分離の耐圧低下を招いてしまい、特にディープトレンチ５１のトレンチ幅が０．７μｍよりも狭くなると、著しいトレンチ分離の耐圧低下が生じた。
本発明の目的は、ＳＯＩ基板に形成され、ＳＯＩ基板を構成する半導体層の素子領域の周囲が素子分離により囲まれた半導体装置において、素子分離に起因する信頼度の低下を防ぐことのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、支持基板と、支持基板の主面に形成された絶縁体からなるＢＯＸ層と、ＢＯＸ層の上面に形成された活性層とから構成されるＳＯＩ基板に形成された半導体装置であって、平面視において素子領域を環状に囲み、活性層の上面に形成されたＬＯＣＯＳ絶縁膜と、平面視において素子領域を環状に囲み、ＬＯＣＯＳ絶縁膜の一部およびその下の活性層に連続して形成され、ＢＯＸ層に到達するディープトレンチと、ディープトレンチの内部に埋め込まれ、素子領域に形成される半導体素子を覆う層間絶縁膜としても機能する絶縁膜とを有しており、ＬＯＣＯＳ絶縁膜の一部に形成されたディープトレンチのトレンチ幅が、活性層に形成されたディープトレンチのトレンチ幅よりも狭く、かつ、１．２μｍよりも狭いものである。
また、この実施の形態は、支持基板と、前記支持基板の主面に形成された絶縁体からなるＢＯＸ層と、ＢＯＸ層の上面に形成された活性層とから構成されるＳＯＩ基板に高耐圧半導体素子を形成する半導体装置の製造方法であって、平面視において素子領域を環状に囲むＬＯＣＯＳ絶縁膜を活性層の上面に形成する工程と、素子領域の活性層に半導体素子を形成する工程と、活性層の上面上に半導体素子を覆う第１絶縁膜を堆積する工程と、レジストパターンをマスクとしたドライエッチングにより、ＬＯＣＯＳ絶縁膜上で、かつ、平面視において素子領域を環状に囲む所定の領域の第１絶縁膜をエッチングする工程と、レジストパターンを除去した後、第１絶縁膜をマスクとした異方性ドライエッチングにより、ＬＯＣＯＳ絶縁膜および活性層を順次エッチングして、平面視において素子領域を環状に囲み、ＢＯＸ層に到達するディープトレンチを形成する工程と、等方性ドライエッチングにより、活性層に形成されたディープトレンチの側面のみをエッチングする工程と、ディープトレンチの内部および第１絶縁膜上に第２絶縁膜を堆積する工程と、第２絶縁膜の上面を平坦に加工する工程とを含むものである。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
ＳＯＩ基板に形成され、ＳＯＩ基板を構成する半導体層の素子領域の周囲が素子分離により囲まれた半導体装置において、素子分離に起因する信頼度の低下を防ぐことができる。
本発明の実施の形態１によるＳＯＩ基板に形成された高耐圧半導体素子を示す要部断面図である。 図１の素子分離を拡大して示す要部断面図である。 本発明の実施の形態１によるＳＯＩ基板に形成された高耐圧半導体素子の製造方法の一例を示す高耐圧半導体素子の要部断面図である。 図３に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図４に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図５に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図６に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図７に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図８に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図９に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 図１０に続く高耐圧半導体素子の製造工程中の図３と同じ箇所の要部断面図である。 本発明の実施の形態２によるＳＯＩ基板に形成された高耐圧半導体素子を示す要部断面図である。 本発明の実施の形態２によるＳＯＩ基板に形成された高耐圧半導体素子の製造方法の一例を示す高耐圧半導体素子の要部断面図である。 図１３に続く高耐圧半導体素子の製造工程中の図１３と同じ箇所の要部断面図である。 図１４に続く高耐圧半導体素子の製造工程中の図１３と同じ箇所の要部断面図である。 図１５に続く高耐圧半導体素子の製造工程中の図１３と同じ箇所の要部断面図である。 図１６に続く高耐圧半導体素子の製造工程中の図１３と同じ箇所の要部断面図である。 本発明者らによって検討された、互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった８の字形状をした素子分離を示す上面図である。 本発明の実施の形態３による互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった８の字形状をした素子分離を示す上面図である。 本発明の実施の形態３による素子分離のＴ字部分における対角マスク寸法と窪みマスク寸法との関係を説明するグラフ図である。 本発明の実施の形態３による互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった８の字形状をした２つの素子分離が、互いに隣接して配置された場合のディープトレンチの上面図である。 本発明の実施の形態３による互いに隣接する４つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった田の字形状をした素子分離の上面図である。 （ａ）および（ｂ）はそれぞれディープトレンチの内部に堆積された絶縁膜の形状を説明する断面図である
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、ＳＯＩ（Silicon On Insulator）ウエハを主とするが、その形は円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１によるＳＯＩ基板に形成された高耐圧半導体素子の構造を図１および図２に示す。図１はＳＯＩ基板に形成された高耐圧半導体素子を示す要部断面図、図２は素子分離を拡大して示す要部断面図である。ここでは、高耐圧半導体素子として、ｎチャネル型のＭＩＳＦＥＴ（以下、高耐圧ｎＭＩＳという）を例示する。
図１に示すように、高耐圧ｎＭＩＳは、ＳＯＩ基板に形成されている。ＳＯＩ基板は、支持基板１と、支持基板１の主面に形成されたＢＯＸ（Buried Oxide）層（埋め込み絶縁膜、絶縁体）２と、ＢＯＸ層２の上面に形成された活性層（半導体層）３とから構成されている。支持基板１は単結晶シリコンからなり、その厚さは、例えば７６０μｍ程度である。また、ＢＯＸ層２は酸化シリコンからなり、その厚さは、例えば１．５μｍ程度である。また、活性層３は、例えばエピタキシャル法により形成されたｐ型の単結晶シリコンからなり、その厚さは、例えば５μｍ程度である。
活性層３の上面には、平面視において所定の領域（素子領域）を囲むＬＯＣＯＳ絶縁膜６が形成されている。このＬＯＣＯＳ絶縁膜６の幅は、例えば１．２μｍ以上であり、最も厚い箇所の厚さは、例えば０．６μｍ程度である。さらに、ＬＯＣＯＳ絶縁膜６の一部およびその下の活性層３に連続して、ＢＯＸ層２に到達するディープトレンチ（溝、分離溝、Ｕ溝、トレンチ）４が形成されている。ディープトレンチ４の内部には、例えば酸化シリコンからなる絶縁膜５が埋め込まれている。ＬＯＣＯＳ絶縁膜６とディープトレンチ４の内部に埋め込まれた絶縁膜５の一部とは繋がっており、素子分離として一体構造を成している。
従って、ＢＯＸ層２と、ＢＯＸ層２に繋がるディープトレンチ４の内部に埋め込まれた絶縁膜５と、ディープトレンチ４の内部に埋め込まれた絶縁膜５の一部に繋がり、活性層３の上面に形成されたＬＯＣＯＳ絶縁膜６とによって囲まれた島状の活性層３が、高耐圧ｎＭＩＳが形成される素子領域となる。すなわち、本実施の形態１による素子分離では、ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離とが組み合わされた誘電体分離方式を採用している。
ディープトレンチ４の形状およびトレンチ幅は、部位によって異なる。例えば、ＬＯＣＯＳ絶縁膜６の一部に形成されたディープトレンチ４の上部は、ほぼ真っ直ぐに加工されているが、そのトレンチ幅は、他の部位のトレンチ幅よりも狭く形成されている。また、ディープトレンチ４の上部に連続して、その下の活性層３に形成されたディープトレンチ４の中部のトレンチ幅は、ディープトレンチ４の上部のトレンチ幅よりも、例えば０．１μｍ程度広く形成されている。また、ディープトレンチ４の下部は、裾広がりの形状をしており、ＢＯＸ層２に接する部分のトレンチ幅は、ディープトレンチ４の上部のトレンチ幅の２倍程度となる。これは、ディープトレンチ４の形成に異方性ドライエッチングを用いているため、エッチンングイオンがＢＯＸ層２で跳ね返り散乱することにより、活性層３をエッチングしたためと考えられる。
例えば、図２に示すように、ディープトレンチ４の上部（ＬＯＣＯＳ絶縁膜６の一部に形成された部分）のトレンチ幅（第１の幅Ｌ１）は、例えば０．７〜０．８μｍ程度、ディープトレンチ４の中部（ディープトレンチ４の上部と裾引き形状部分との間に形成された部分）のトレンチ幅（第２の幅Ｌ２）は、例えば０．８〜０．９μｍ程度、ディープトレンチ４の下部（ＢＯＸ層２に接する部分およびその近傍の裾引き形状部分）のＢＯＸ層２に接する部分のトレンチ幅（第３の幅Ｌ３）は、例えば１．６〜１．８μｍ程度である。
また、ディープトレンチ４の内部には、例えば酸化シリコンからなる絶縁膜５が埋め込まれているが、ディープトレンチ４の内部は絶縁膜５が完全に充填されず、中空（す、シーム、エアギャップ、空隙）７が形成されている。ディープトレンチ４の下部および中部では、０．３μｍ程度の幅の中空７が形成されている部分もある。しかし、ディープトレンチ４の上部に形成された中空７の幅は、ディープトレンチ４の下部および中部に形成された中空７の幅よりも狭くなっており、中空７の先端はＬＯＣＯＳ絶縁膜６の上面近傍に位置している。すなわち、絶縁膜５によってディープトレンチ４の上面は閉じられており、絶縁膜５の上面には中空７は現れていない。
本発明者らが検討したところ、ディープトレンチ４のトレンチ幅が１．２μｍよりも狭くなると、ＬＯＣＯＳ絶縁膜６の上面近傍に中空７の先端が位置し、中空７がＬＯＣＯＳ絶縁膜６の上面よりも上に堆積された絶縁膜５に形成され難いという結果が得られた。本実施の形態１では、ディープトレンチ４の上部のトレンチ幅を、例えば０．７〜０．８μｍ程度、中部のトレンチ幅を、例えば０．８〜０．９μｍ程度としていることから、ＬＯＣＯＳ絶縁膜６の上面近傍に中空７の先端が位置し、ディープトレンチ４の上面を絶縁膜５によって閉じることができるので、絶縁膜５の上面には中空７は現れていない。
一方で、ディープトレンチ４のトレンチ幅が０．７μｍよりも狭くなると、互いに隣接する素子領域間の耐圧の低下が懸念される。しかし、トレンチ幅が、例えば０．７〜０．８μｍ程度のディープトレンチ４の上部には１．２μｍ以上の幅の広いＬＯＣＯＳ絶縁膜６が形成されているので、このＬＯＣＯＳ絶縁膜６によって上記耐圧の低下を防ぐことができる。
なお、活性層３の素子領域の主面の一部には、ディープトレンチ４の絶縁膜５と繋がらないＬＯＣＯＳ絶縁膜６ａも形成されている。このＬＯＣＯＳ絶縁膜６ａは、例えば素子領域に形成されるウェル（後述のｐ型ウェル８）の給電領域を規定するため（囲むため）に設けられている。
活性層３の素子領域には、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されており、その不純物濃度は、例えば１×１０１５ｃｍ−３程度である。さらに、活性層３の素子領域には、ボロン（Ｂ）などのｐ型不純物が導入されて、ｐ型ウェル８が形成されている。ｐ型ウェル８は高耐圧ｎＭＩＳのチャネル領域になる部分でもある。
高耐圧ｎＭＩＳは、活性層３の素子分離（ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離）に囲まれた素子領域のｐ型ウェル８内に形成されている。活性層３（ｐ型ウェル８）の上面には、例えば酸化シリコンからなるゲート絶縁膜９が形成されており、さらにその上には、例えば多結晶シリコンからなるゲート電極１０が形成されている。
ゲート電極１０の両側の活性層３（ｐ型ウェル８）には、低濃度のｎ型不純物が導入されて、一対のｎ型半導体領域１１がゲート電極１０に対して自己整合的に形成されている。また、ゲート電極１０の側壁にはサイドウォール１２が形成され、サイドウォール１２の両側の活性層３（ｐ型ウェル８）には、高濃度のｎ型不純物が導入されて、一対のｎ型半導体領域１３がサイドウォール１２に対して自己整合的に形成されている。一方のｎ型半導体領域１１，１３は、高耐圧ｎＭＩＳのソース領域を構成し、他方のｎ型半導体領域１１，１３は、高耐圧ｎＭＩＳのドレイン領域を構成する。従って、高耐圧ｎＭＩＳは、ＬＤＤ（Lightly Doped Drain）構造のソース領域およびドレイン領域を有している。
ＬＯＣＯＳ絶縁膜６，６ａで囲まれたｐ型ウェル８の給電領域には、高濃度のｐ型不純物が導入されて、ｐ型半導体領域１４が形成されている。
さらに、高耐圧ｎＭＩＳ上を覆うように、活性層３の上面上には、前述したディープトレンチ４の内部に埋め込まれた絶縁膜５と同じ絶縁膜５が形成されている。すなわち、絶縁膜５は、ディープトレンチ４の内部の埋め込みとしての機能と層間絶縁膜としての機能とを兼ねている。
絶縁膜５には、高耐圧ｎＭＩＳのゲート電極１０、高耐圧ｎＭＩＳのｎ型半導体領域１３、およびｐ型ウェル８の給電領域に形成されたｐ型半導体領域１４にそれぞれ達するコンタクトホール１６が形成されている。
コンタクトホール１６の内部には導電性物質、例えばタングステン（Ｗ）などの金属からなるプラグ１７が埋め込まれている。絶縁膜５上には、例えばアルミニウム（Ａｌ）を主導体とする複数の配線１８が形成されており、これら配線１８は、それぞれプラグ１７を介して高耐圧ｎＭＩＳのゲート電極１０、高耐圧ｎＭＩＳのｎ型半導体領域１３、およびｐ型ウェル８の給電領域に形成されたｐ型半導体領域１４に電気的に接続されている。
次に、本実施の形態１によるＳＯＩ基板に形成された高耐圧半導体素子の製造方法の一例を図３〜図１１を用いて工程順に説明する。図３〜図１１はＳＯＩ基板に形成される高耐圧ｎＭＩＳを示す要部断面図である。
まず、図３に示すように、ＳＯＩ基板を用意する。この段階のＳＯＩ基板は、ウエハと称する平面略円形状の部材からなり、支持基板１と、支持基板１の主面に形成されたＢＯＸ層２と、ＢＯＸ層２の上面に形成された活性層３とから構成されている。支持基板１は単結晶シリコンからなり、その厚さは、例えば７６０μｍ程度、その抵抗率は、例えば３〜６ｍΩｃｎ程度である。また、ＢＯＸ層２は酸化シリコンからなり、その厚さは、例えば１．５μｍ程度である。また、活性層３は、例えばエピタキシャル法により形成されたｐ型の単結晶シリコンからなり、その厚さは、例えば５μｍ程度、その抵抗率は、例えば１８〜２３Ωｃｍ程度である。
次に、図４に示すように、活性層３の上面の所定の領域に、活性層３を選択的に熱酸化させるＬＯＣＯＳ法により、酸化シリコンからなるＬＯＣＯＳ絶縁膜６，６ａを形成する。ＬＯＣＯＳ絶縁膜６の幅は、例えば１．２μｍ以上であり、最も厚い箇所の厚さは、例えば０．６μｍ程度である。
次に、図５に示すように、例えばボロン（Ｂ）などのｐ型不純物を活性層３に選択的に導入することにより、ｐ型ウェル８を形成する。続いて、ＳＯＩ基板に対して洗浄処理を施した後、活性層３（ｐ型ウェル８）の上面に、例えば酸化シリコンからなるゲート絶縁膜９を形成する。続いて、ゲート絶縁膜９上に、例えば多結晶シリコンからなる導体膜を形成した後、レジストパターンをマスクとしたドライエッチングによりこの導体膜を加工して、ゲート電極１０を形成する。
次に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をゲート電極１０の両側の活性層３（ｐ型ウェル８）にイオン注入して、一対のｎ型半導体領域１１をゲート電極１０に対して自己整合的に形成する。続いて、活性層３の上面上に絶縁膜を堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法により加工して、ゲート電極１０の側壁にサイドウォール１２を形成する。その後、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をサイドウォール１２の両側の活性層３（ｐ型ウェル８）にイオン注入して、一対のｎ型半導体領域１３をサイドウォール１２に対して自己整合的に形成する。これにより、ゲート電極１０の一方片側の活性層３（ｐ型ウェル８）にｎ型半導体領域１１，１３からなるＬＤＤ構造のソース領域が形成され、およびゲート電極１０の他方片側の活性層３（ｐ型ウェル８）にｎ型半導体領域１１，１３からなるＬＤＤ構造のドレイン領域が形成される。
次に、例えばボロン（Ｂ）などのｐ型不純物を活性層３のｐ型ウェル８の給電領域にイオン注入して、ｐ型半導体領域１４を形成する。
次に、図６に示すように、活性層３の上面上に絶縁膜（ハードマスク）１５を堆積する。絶縁膜１５は、例えばＴＥＯＳとオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法により形成されたＴＥＯＳ膜である。
次に、図７に示すように、ディープトレンチ４を形成する領域以外を覆うレジストパターン１９を形成する。続いて、レジストパターン１９をマスクとした異方性ドライエッチングにより絶縁膜１５を加工して、ディープトレンチ４が形成される領域の絶縁膜１５を除去する。このドライエッチングには、例えばフロロカーボン系ガス（例えばＣＦ４ガス）を用いる。
次に、図８に示すように、レジストパターン１９を除去した後、絶縁膜１５をマスクとした異方性ドライエッチングにより、ＬＯＣＯＳ絶縁膜６および活性層３にＢＯＸ層２に到達するディープトレンチ４を形成する。ここでのディープトレンチ４のトレンチ幅は、例えば０．７〜０．８μｍ程度である。ＬＯＣＯＳ絶縁膜６のドライエッチングには、例えばフロロカーボン系ガス（例えばＣＦ４ガス）を用い、活性層３のドライエッチングには、例えばＳＦ６ガスを用いる。これにより、レジストパターン１９のマスク寸法とほぼ同じトレンチ幅を有するディープトレンチ４が形成される。
なお、活性層３にディープトレンチ４を形成する異方性ドライエッチングにおいては、エッチンングイオンがＢＯＸ層２で跳ね返り散乱することにより、活性層３がエッチングされるため、ディープトレンチ４の下部は裾広がりの形状を成している。
次に、図９に示すように、等方性ドライエッチングにより、活性層３に形成されたディープトレンチ４の側面をエッチングして、活性層３に形成されたディープトレンチ４のトレンチ幅を、例えば０．１μｍ程度広げる。ディープトレンチ４のトレンチ幅が０．７μｍよりも狭くなると、互いに隣接する素子領域間（トレンチ分離）の耐圧が低下するため、等方性ドライエッチングにより、活性層３に形成されたディープトレンチ４のトレンチ幅を広げておく。
ディープトレンチ４の上部にはＬＯＣＯＳ絶縁膜６が形成されているが、ＬＯＣＯＳ絶縁膜６と活性層３とは互いの構成材料が異なるので、上記等方性ドライエッチングにおいては、ＬＯＣＯＳ絶縁膜６と活性層３との間で良好な選択性を保ったエッチング処理を行うことができて、容易に活性層３に形成されたディープトレンチ４のトレンチ幅を広げることができる。なお、ここでは、等方性ドライエッチングを採用したが、等方性のエッチングであればドライエッチングでもウエットエッチングでもよい。
前述の図８および図９を用いて説明した工程により、ディープトレンチ４が形成されるが、そのトレンチ幅は部位によって異なる。ＬＯＣＯＳ絶縁膜６の一部に形成されたディープトレンチ４の上部のトレンチ幅（前述の図２の第１の幅Ｌ１）は、例えば０．７〜０．８μｍ程度、活性層３に形成されたディープトレンチ４の中部のトレンチ幅（前述の図２の第２の幅Ｌ２）は、例えば０．８〜０．９μｍ程度、ディープトレンチ４のＢＯＸ層２に接する部分のトレンチ幅（前述の図２の第３の幅Ｌ３）は、例えば１．６〜１．８μｍ程度である。ディープトレンチ４の上部のトレンチ幅は、例えば０．７〜０．８μｍ程度であるが、この部分には、例えば１．２μｍ以上の広い幅を有するＬＯＣＯＳ絶縁膜６が形成されているので、互いに隣接する素子領域間（トレンチ分離）の耐圧の低下は回避することができる。
次に、図１０に示すように、絶縁膜１５上に絶縁膜５を堆積する。絶縁膜５は、例えば熱ＣＶＤ法により形成されるＢＰＳＧ（Boron Phospho Silicate Glass）膜であり、堆積後、例えば７８０℃の温度でリフロー処理を行う。
この絶縁膜５はディープトレンチ４の内部にも堆積して、ディープトレンチ４の内部を埋め込む。ここで、絶縁膜５がディープトレンチ４の内部に完全に充填できずに、ディープトレンチ４の内部に中空７が形成される。しかし、ディープトレンチ４の上部のトレンチ幅が１．２μｍよりも狭いことから、この部位における中空７の幅は狭くなり、中空７の先端はＬＯＣＯＳ絶縁膜６の上面近傍に位置する。従って、絶縁膜５によってディープトレンチ４の上面が閉じられるので、絶縁膜５の上面には中空７は現れない。また、絶縁膜５の上面のディープトレンチ４に対向する位置にも深い窪み（例えば前述の図２３（ｂ）に示すような深い窪み５４）は形成されない。
次に、図１１に示すように、絶縁膜５の上面を、例えばＣＭＰ法により研磨する。このとき、絶縁膜５の上面の窪みが浅いことから、絶縁膜５の上面を厚く研磨することなく絶縁膜５の上面の窪みを除去することができる。また、ディープトレンチ４の内部に形成される中空７の先端はＬＯＣＯＳ絶縁膜６の上面近傍に位置しているので、絶縁膜５の上面に中空７が現れることなく、絶縁膜５の上面を平坦に加工することができる。
次に、レジストパターンをマスクとしたドライエッチングにより、高耐圧ｎＭＩＳのゲート電極１０、高耐圧ｎＭＩＳのｎ型半導体領域１３、およびｐ型ウェル８の給電領域に形成されたｐ型半導体領域１４にそれぞれ達するコンタクトホール１６を絶縁膜５，１５に形成する。続いて、コンタクトホール１６の内部を埋め込んで、絶縁膜５上に導電性物質、例えばタングステン（Ｗ）などからなる金属膜を堆積した後、例えばＣＭＰ法によりこの金属膜を研磨して、コンタクトホール１６の内部にのみ金属膜を残す。これにより、コンタクトホール１６の内部にプラグ１７を形成する。続いて、絶縁膜５上に、例えばアルミニウム（Ａｌ）を主導体とする金属膜を堆積した後、レジストパターンをマスクとしたドライエッチングによりこの金属膜を加工して、プラグ１７の上面に接続する複数の配線１８を形成する。以上の工程により、本実施の形態１による高耐圧ｎＭＩＳが略完成する。
なお、本実施の形態１では、互いに隣接する素子領域間の耐圧の低下が生じるとして、ディープトレンチ４のトレンチ幅は０．７μｍ以上必要としたが、使用する高耐圧ｎＭＩＳにより、耐圧の低下を防ぐことのできるトレンチ幅は異なるので、０．７μｍ以上に限定されるものではない。
また、本実施の形態１では、ディープトレンチ４の中部のトレンチ幅を、ディープトレンチ４の上部のトレンチ幅よりも等方性エッチングによって、例えば０．１μｍ程度広げたが、さらに広げても良い。これにより、互いに隣接する素子領域間の耐圧を向上することができる。
このように、本実施の形態１では、素子分離を、ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離とが組み合わされた構成とする。そして、トレンチ分離を構成するディープトレンチ４のトレンチ幅を、ＢＯＸ層２に接する部分およびその近傍の裾引き形状部分の下部を除いて、１．２μｍよりも狭くする。例えばディープトレンチ４の上部のトレンチ幅を０．７〜０．８μｍ程度、上部と下部との間の中部のトレンチ幅を０．８〜０．９μｍ程度とする。これにより、ディープトレンチ４の内部を絶縁膜５で埋め込んだ場合、絶縁膜５の上面のディープトレンチ４に対向する位置に深い窪みが形成されず、また、ディープトレンチ４の内部の中空７は形成されるが、その先端はＬＯＣＯＳ絶縁膜６の上面近傍に位置し、絶縁膜５によってディープトレンチ４の上面を閉じることができる。従って、絶縁膜５の上面に中空７が現れることなく、絶縁膜５の上面を窪みのない平坦に加工することができるができる。
一方で、ディープトレンチ４のトレンチ幅が０．７μｍよりも狭くなると、互いに隣接する素子領域間の耐圧の低下が生じるが、トレンチ幅が、例えば０．７〜０．８μｍ程度のディープトレンチ４の上部には、例えば１．２μｍ以上の幅の広いＬＯＣＯＳ絶縁膜６が形成されているので、このＬＯＣＯＳ絶縁膜６によって上記耐圧の低下を防ぐことができる。
従って、絶縁膜５の上面に窪みが無くなり、中空７も現れないことから、例えばプラグ１７を構成する金属膜または配線１８を構成する金属膜を絶縁膜５上に堆積しても、これら金属膜が絶縁膜５の上面に残存せず、また、中空７に入り込むことがない。さらに、素子分離の幅を、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる幅に設定することができる。これらにより、素子分離に起因する半導体装置の信頼度の低下を防ぐことができる。
（実施の形態２）
本実施の形態２によるＳＯＩ基板に形成された高耐圧半導体素子の構造を図１２に示す。図１２はＳＯＩ基板に形成された高耐圧半導体素子を示す要部断面図であり、高耐圧半導体素子として、高耐圧ｎＭＩＳを例示する。
図１２に示すように、前述した実施の形態１と同様に、高耐圧ｎＭＩＳは、ＳＯＩ基板に形成されている。さらに、ＢＯＸ層２と、ＢＯＸ層２に繋がるディープトレンチ４の内部に埋め込まれた絶縁膜５と、ディープトレンチ４の内部に埋め込まれた絶縁膜５の一部と繋がるＬＯＣＯＳ絶縁膜６とによって囲まれた島状の活性層３が、高耐圧ｎＭＩＳが形成される素子領域となる。すなわち、本実施の形態２による素子分離でも、ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離とが組み合わされた誘電体分離方式を採用している。
しかし、前述した実施の形態１と相違する点は、ディープトレンチ４の内部の埋め込みとしての機能と層間絶縁膜としての機能とを兼ねて形成されている絶縁膜５上に、キャップ膜２０が形成されていることである。キャップ膜２０は絶縁膜であり、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。その厚さは、例えば０．１２μｍ程度である。
すなわち、前述した実施の形態１では、ディープトレンチ４の内部に絶縁膜５を埋め込み、その上面をＣＭＰ法で研磨した際に、絶縁膜５の上面のディープトレンチ４に対向する位置に窪みが残り、また、ディープトレンチ４の内部に形成される中空７が絶縁膜５の上面に現れるのを防ぐため、ディープトレンチ４のトレンチ幅を１．２μｍよりも狭くした（ＢＯＸ層２に接する部分およびその近傍の裾引き形状部分の下部を除く）。しかしながら、本実施の形態２では、絶縁膜５の上面に窪みが残り、またはディープトレンチ４の内部に形成される中空７が絶縁膜５の上面に現れたとしても、絶縁膜５の上面をキャップ膜２０で覆い、窪みまたは中空７に蓋をすることによって、窪みまたは中空７に金属膜が入り込むことを防止する。
互いに隣接する素子領域間の耐圧を向上させるために、例えばディープトレンチ４のトレンチ幅を１．２μｍ以上とした場合、絶縁膜５の上面のディープトレンチ４に対向する位置に深い窪みが形成される（例えば前述の図２３（ｂ）参照）。そのため、絶縁膜５の上面を、例えばＣＭＰ法により研磨しても、窪みが絶縁膜５の上面に残ってしまう。この窪みを除去するために、さらに絶縁膜５の上面を研磨すると、絶縁膜５の上面に中空７が現れてしまう。しかし、その後、絶縁膜５の上面をキャップ膜２０で覆うことにより、窪みまたは中空７に蓋をすることができる。仮に、窪みまたは中空７にキャップ膜２０が入り込んでも、キャップ膜２０は絶縁膜であるため、素子分離に不具合は生じない。
次に、本実施の形態２によるＳＯＩ基板に形成された高耐圧半導体素子の製造方法の一例を図１３〜図１７を用いて工程順に説明する。図１３〜図１７はＳＯＩ基板に形成される高耐圧ｎＭＩＳを示す要部断面図である。なお、ＳＯＩ基板の素子領域に高耐圧ｎＭＩＳを形成し、絶縁膜１５の一部を除去するまでの製造過程（前述した実施の形態１において図３〜図７を用いて説明した工程）は、前述した実施の形態１と同様であるためその説明を省略する。
前述した実施の形態１において図７を用いて説明した工程に続いて、図１３に示すように、絶縁膜１５をマスクとした異方性ドライエッチングにより、ＬＯＣＯＳ絶縁膜６および活性層３にＢＯＸ層２に到達するディープトレンチ４を形成する。ここでのディープトレンチ４のトレンチ幅は、例えば１．３μｍ程度である。ＬＯＣＯＳ絶縁膜６のドライエッチングには、例えばフロロカーボン系ガス（例えばＣＦ４ガス）を用い、活性層３のドライエッチングには、例えばＳＦ６ガスを用いる。
なお、前述した実施の形態１と同様に、活性層３にディープトレンチ４を形成する異方性ドライエッチングにおいては、エッチンングイオンがＢＯＸ層２で跳ね返り散乱することにより、活性層３がエッチングされるため、ディープトレンチ４の下部は裾広がりの形状を成している。
次に、図１４に示すように、絶縁膜１５上に絶縁膜５を堆積する。絶縁膜５は、例えば熱ＣＶＤ法により形成されるＢＰＳＧ膜であり、堆積後、例えば７８０℃の温度でリフロー処理を行う。
この絶縁膜５はディープトレンチ４の内部にも堆積して、ディープトレンチ４の内部を埋め込む。ここで、絶縁膜５がディープトレンチ４の内部に完全に充填できずに、ディープトレンチ４の内部に中空７が形成される。ディープトレンチ４の上部のトレンチ幅が、例えば１．３μｍ程度と広いことから、中空７はＬＯＣＯＳ絶縁膜６の上面よりもさらに上方にも形成される。
次に、図１５に示すように、絶縁膜５の上面を、例えばＣＭＰ法により研磨して平坦に加工する。しかし、絶縁膜５の上面を研磨しても、絶縁膜５の上面に窪みが残ってしまう。この窪みを除去するために、さらに、絶縁膜５の上面を研磨すると、絶縁膜５の上面に中空７が現れてしまう。
次に、図１６に示すように、絶縁膜５上にキャップ膜２０を堆積する。キャップ膜２０は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜であり、その厚さは、例えば０．１２μｍ程度である。絶縁膜５の上面をキャップ膜２０で覆うことにより、絶縁膜５の上面の窪みまたは中空７に蓋をすることができる。
その後は、図１７に示すように、前述した実施の形態１と同様にして、コンタクトホール１６、プラグ１７、および配線１８等を形成することにより、本実施の形態２による高耐圧ｎＭＩＳが略完成する。
なお、本実施の形態２では、ディープトレンチ４のトレンチ幅を、例えば１．３μｍ程度としたが、これに限定されるものではなく、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる任意のトレンチ幅に設定することができる。
また、本実施の形態２では、ディープトレンチ４の上部（ＬＯＣＯＳ絶縁膜６の一部に形成された上部）のトレンチ幅と、ディープトレンチ４の中部（ＬＯＣＯＳ絶縁膜６の一部に形成された上部と、ＢＯＸ層２に接する部分およびその近傍の裾引き形状部分の下部との間）のトレンチ幅とを同じとしたが、前述した実施の形態１と同様に、ディープトレンチ４の上部を、ディープトレンチ４の中部のトレンチ幅よりも狭くすることができる。
このように、本実施の形態２によれば、絶縁膜５の上面を平坦に加工する際に、絶絶縁膜５の上面に窪みが残っても、またはディープトレンチ４の内部に形成された中空７が現れても、窪みまたは中空７をキャップ膜２０により蓋をすることにより、例えばプラグ１７を構成する金属膜または配線１８を構成する金属膜が窪みまたは中空７に入り込むことがない。さらに、素子分離の幅を、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる幅に設定することができる。これにより、素子分離に起因する半導体装置の信頼度の低下を防ぐことができる。
（実施の形態３）
本実施の形態３による素子分離は、互いに隣接する２以上の素子領域を環状に囲むディープトレンチが繋がった構造を有している。
まず、本実施の形態３による素子分離の構造がより明確となると思われるため、本発明に先駆けて、本発明者らによって検討された、本発明が適用される前の互いに隣接する２以上の素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離について簡単に説明する。
図１８は、本発明者らによって検討された、互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離を示す上面図である。ここの説明で用いる第１方向とは図１８に示すｘ方向であり、第２方向とは図１８に示す第１方向と直交するｙ方向である。
図１８に示すように、第２方向（ｙ方向）に沿って互いに隣接する第１素子領域２１と第２素子領域２２とがディープトレンチ２３により囲まれている。従って、ディープトレンチ２３は、第１方向（ｘ方向）に沿って形成された３つのディープトレンチ２３ｘと、第２方向（ｙ方向）に沿って形成された２つのディープトレンチ２３ｙとが繋がった８の字形状をしている。
ここで、第１素子領域２１と第２素子領域２２との間のディープトレンチ２３ｘの端部は、ディープトレンチ２３ｙに繋がり、この繋がった部分はＴ字形状を成している。ディープトレンチ２３のこのＴ字部分では、第１方向（ｘ方向）に沿って形成されたディープトレンチ２３ｘまたは第２方向（ｙ方向）に沿って形成されたディープトレンチ２３ｙよりも、トレンチ幅が広くなる箇所がある。すなわち、図１８のＴ字部分に矢印で示す、対角方向のトレンチ幅Ｌｒは、第１方向（ｘ方向）に沿って形成されたディープトレンチ２３ｘまたは第２方向（ｙ方向）に沿って形成されたディープトレンチ２３ｙのトレンチ幅の約１．４倍となる。そのため、第１方向（ｘ方向）に沿って形成されたディープトレンチ２３ｘまたは第２方向（ｙ方向）に沿って形成されたディープトレンチ２３ｙのトレンチ幅を、例えば０．８μｍとしても、Ｔ字部分の対角方向のトレンチ幅は１．２〜１．３μｍとなる。ディープトレンチ２３のトレンチ幅が１．２μｍ以上になると、ディープトレンチ２３の内部に絶縁膜を埋め込んだ際に、その絶縁膜の上面のディープトレンチ２３に対向する位置に深い窪みが形成されやすく、また、絶縁膜の上面近くにまで中空が形成されやすい。そのため、その絶縁膜の上面をＣＭＰ法などで研磨しても絶縁膜の上面の窪みが残り、この窪みを除去するために、さらに絶縁膜の上面を研磨すると中空が現れてしまう。
そこで、本実施の形態３では、ディープトレンチ２３のＴ字部分におけるトレンチ幅を、第１方向（ｘ方向）に沿って形成されたディープトレンチ２３ｘまたは第２方向（ｙ方向）に沿って形成されたディープトレンチ２３ｙのトレンチ幅と同じか、またはそれよりも狭くすることにより、ディープトレンチ２３のＴ字部分における上記窪みの残存または上記中空の露出を防止する。
本実施の形態３による素子分離の構造を、図１９を用いて説明する。図１９は、互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離を示す上面図である。なお、図１９は、ディープトレンチを形成するために用いられるマスクパターンを示しており、ここでの寸法は、いわゆるマスク寸法を示している。また、図１９は、ディープトレンチの形状のみを示しているが、前述した実施の形態１または２と同様に、実際の素子分離は、ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離とが組み合わされた誘電体分離方式を採用している。
図１９に示すように、第２方向（図１９に示すｙ方向）に沿って互いに隣接する第１素子領域２４と第２素子領域２５とがディープトレンチ２６により囲まれている。従って、ディープトレンチ２６は、第２方向と直交する第１方向（図１９に示すｘ方向）に沿って形成された３つのディープトレンチ２６ｘと、第２方向（ｙ方向）に沿って形成された２つのディープトレンチ２６ｙとが繋がった８の字形状をしており、第１素子領域２４と第２素子領域２５との間のディープトレンチ２６ｘの端部とディープトレンチ２６ｙとが繋がる部分は、Ｔ字形状をしている。
ここで、第１素子領域２４に接するディープトレンチ２６ｘの側面を第１ｘ側面Ｔ１ｘ、第１素子領域２４に接するディープトレンチ２６ｙの側面を第１ｙ側面Ｔ１ｙ、第２素子領域２５に接するディープトレンチ２６ｘの側面を第２ｘ側面Ｔ２ｘ、第２素子領域２５に接するディープトレンチ２６ｙの側面を第２ｙ側面Ｔ２ｙ、外枠のディープトレンチ２６ｘの第１ｘ側面Ｔ１ｘと反対側の側面および第２ｘ側面Ｔ２ｘと反対側の側面を第３ｘ側面Ｔ３ｘ、外枠のディープトレンチ２６ｙの第１ｙ側面Ｔ１ｙと反対側の側面および第２ｙ側面Ｔ２ｙと反対側の側面を第３ｙ側面Ｔ３ｙとする。
Ｔ字部分において、第１ｘ側面Ｔ１ｘと第１ｙ側面Ｔ１ｙとの交差部および第２ｘ側面Ｔ２ｘと第２ｙ側面Ｔ２ｙとの交差部は、平面視において９０°を成している。また、Ｔ字部分において、第３ｙ側面Ｔ３ｙは、平面視において、第１素子領域２４と第２素子領域２５との間のディープトレンチ２６ｘに向かって楔状に窪んでいる。この楔状の窪みの第２方向（ｙ方向）に沿った寸法（Ｌｙ）は、第１素子領域２４と第２素子領域２５との間のディープトレンチ２６ｘのトレンチ幅と同じであり、この楔状の窪みの第１方向（ｘ方向）に沿った寸法（Ｌｘ）は、ディープトレンチ２６ｙのトレンチ幅の半分であることが望ましい。
図２０は、前述の図１９のＴ字部分において、第１素子領域２４に接するディープトレンチ２６ｘの第１ｘ側面Ｔ１ｘとディープトレンチ２６ｙの第１ｙ側面Ｔ１ｙとの交差部から楔状の窪みの頂点までのマスク寸法（図１９に示す寸法Ｌｔであり、以下、対角マスク寸法という）と、ディープトレンチ２６ｙの第３ｙ側面Ｔ３ｙから楔状の窪みの頂点までのマスク寸法（図１９に示す寸法Ｌｘであり、以下、窪みマスク寸法という）との関係を説明するグラフ図である。ディープトレンチ２６ｘ，２６ｙのトレンチ幅（マスク寸法）は０．８μｍである。
図２０に示すように、窪みマスク寸法（Ｌｘ）がトレンチ幅の半分である０．４μｍのときに、対角マスク寸法（Ｌｔ）がトレンチ幅の０．８μｍとほぼ同じになる。窪みマスク寸法（Ｌｘ）が０．４μｍよりも大きくなると、さらに対角マスク寸法（Ｌｔ）が小さくなり、Ｔ字部分において前述した絶縁膜の上面の深い窪みまたは絶縁膜の上面近くにまで中空が形成されにくくなる。しかし、ディープトレンチ２６のトレンチ幅が狭くなりすぎると、Ｔ字部分において素子領域間の耐圧の低下が生じる。
局所的な耐圧低下を防ぐためには、ディープトレンチ２６のトレンチ幅は均一であることが望ましい。よって、本実施の形態３では、窪みマスク寸法（Ｌｘ）を０．４μｍとすることで、ディープトレンチ２６のトレンチ幅をほぼ均一（約０．８μｍ）とした。
図２１に、本実施の形態３による素子分離の構造の他の例を示す。図２１は、互いに隣接する２つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった８の字形状をした２つの素子分離が、互いに隣接して配置された場合のディープトレンチの上面図である。
Ｔ字部分では、楔状の窪みが形成されているので、ディープトレンチ２６の第３ｙ側面Ｔ３ｙの延長線Ｌｉ（図２１に点線で示した線）よりも外側には、ディープトレンチ２６は形成されていない。従って、互いに隣接する２つの素子分離を、最小の設計寸法で配置することができるので、半導体装置の高集積化にも都合がよい。
図２２に、本実施の形態３による素子分離の構造の他の例を示す。図２２は、互いに隣接する４つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった田の字形状をした素子分離の上面図である。なお、ここでは、ディープトレンチの形状のみを示しているが、前述した実施の形態１または２と同様に、素子分離は、ＳＯＩ分離とトレンチ分離とＬＯＣＯＳ分離とが組み合わされた誘電体分離方式を採用している。
図２２に示すように、互いに隣接する４つの素子領域（第１素子領域２７、第２素子領域２８、第３素子領域２９、および第４素子領域３０）がディープトレンチ３１により囲まれている。従って、ディープトレンチ３１は、素子分離の外枠を構成する第１方向（図２２に示すｘ方向）に沿って形成された２つのディープトレンチ３１ｘｏおよび第１方向に直交する第２方向（図２２に示すｙ方向）に沿って形成された２つのディープトレンチ３１ｙｏ、ならびに素子分離の内枠を構成する第１方向（ｘ方向）に沿って形成された２つのディープトレンチ３１ｘｉ１，３１ｘｉ２および第２方向（ｙ方向）に沿って形成された２つのディープトレンチ３１ｙｉ１，３１ｙｉ２が繋がった田の字形状をしている。
素子分離の外枠に形成されるＴ字部分では、前述の図１９に示した素子分離と同様に、ディープトレンチ３１ｘｏおよびディープトレンチ３１ｙｏに楔状の窪みが形成されている。
さらに、素子分離の内枠に形成されるＴ字部分にも、ディープトレンチ３１ｙｉ１，３１ｙｉ２に楔状の窪みが形成されている。すなわち、素子分離の内枠を構成する第２方向（ｙ方向）に沿って形成された２つのディープトレンチ３１ｙｉ１，３１ｙｉ２は同一線上に形成されているが、素子分離の内枠を構成する第１方向（ｘ方向）に沿って形成された２つのディープトレンチ３１ｘｉ１，３１ｘｉ２は同一線上に形成されていない。このため、第１素子領域２７と第２素子領域２８との間のディープトレンチ３１ｘｉ１の端部とディープトレンチ３１ｙｉ１とが繋がる部分、および第３素子領域２９と第４素子領域３０との間のディープトレンチ３１ｘｉ２の端部とディープトレンチ３１ｙｉ２とが繋がる部分は、Ｔ字形状となる。
ここで、第１素子領域２７に接するディープトレンチ３１ｘｏ，３１ｘｉ１の側面を第１ｘ側面Ｔ１ｘ、第１素子領域２７に接するディープトレンチ３１ｙｏ，３１ｙｉ１の側面を第１ｙ側面Ｔ１ｙ、第２素子領域２８に接するディープトレンチ３１ｘｏ，３１ｘｉ１の側面を第２ｘ側面Ｔ２ｘ、第２素子領域２８に接するディープトレンチ３１ｙｏ，３１ｙｉ１，３１ｙｉ２の側面を第２ｙ側面Ｔ２ｙ、第３素子領域２９に接するディープトレンチ３１ｘｏ，３１ｘｉ２の側面を第３ｘ側面Ｔ３ｘ、第１素子領域２９に接するディープトレンチ３１ｙｏ，３１ｙｉ１の側面を第３ｙ側面Ｔ３ｙ、第４素子領域３０に接するディープトレンチ３１ｘｏ，３１ｘｉ２の側面を第４ｘ側面Ｔ４ｘ、第４素子領域３０に接するディープトレンチ３１ｙｏ，３１ｙｉ２の側面を第４ｙ側面Ｔ４ｙとする。また、外枠のディープトレンチ３１ｘｏの第１ｘ側面Ｔ１ｘと反対側の側面、第２ｘ側面Ｔ２ｘと反対側の側面、第３ｘ側面Ｔ３ｘと反対側の側面、および第４ｘ側面Ｔ４ｘと反対側の側面を第５ｘ側面Ｔ５ｘ、外枠のディープトレンチ３１ｙｏの第１ｙ側面Ｔ１ｙと反対側の側面、第２ｙ側面Ｔ２ｙと反対側の側面、第３ｙ側面Ｔ３ｙと反対側の側面、および第４ｙ側面Ｔ４ｙと反対側の側面を第５ｙ側面Ｔ５ｙとする。
素子分離の内枠に形成された１つのＴ字部分では、第３素子領域２９の第３ｙ側面Ｔ３ｙが、平面視において、第１素子領域２７と第２素子領域２８との間のディープトレンチ３１ｘｉ１に向かって楔状に窪んでいる。この楔状の窪みの第２方向（ｙ方向）に沿った寸法は、第１素子領域２７と第２素子領域２８との間のディープトレンチ３１ｘｉ１のトレンチ幅と同じであり、この楔状の窪みの第１方向（ｘ方向）に沿った寸法は、ディープトレンチ３１ｙｉ１のトレンチ幅の半分であることが望ましい。また、もう１つのＴ字部分では、第２素子領域の第２ｙ側面Ｔ２ｙが、平面視において、第３素子領域２９と第４素子領域３０との間のディープトレンチ３１ｘｉ２に向かって楔状に窪んでいる。この楔状の窪みの第２方向（ｙ方向）に沿った寸法は、第３素子領域２９と第４素子領域３０との間のディープトレンチ３１ｘｉ２のトレンチ幅と同じであり、この楔状の窪みの第１方向（ｘ方向）に沿った寸法は、ディープトレンチ３１ｙｉ２のトレンチ幅の半分であることが望ましい。
このように、本実施の形態３によれば、第２方向（ｙ方向）に沿って互いに隣接して配置された第１素子領域と第２素子領域との間に第１方向（ｘ方向）に沿って形成されたディープトレンチの端部が、第２方向（ｙ方向）に沿って形成されたディープトレンチと繋がるＴ字部分において、第２方向（ｙ方向）に沿って形成されたディープトレンチの第１素子領域および第２素子領域と反対側の側面を、平面視において、第１素子領域と第２素子領域との間のディープトレンチに向かって楔状に窪ませて、Ｔ字部分の対角方向のトレンチ幅を、第１方向（ｘ方向）に沿って形成されたディープトレンチまたは第２方向（ｙ方向）に沿って形成されたディープトレンチのトレンチ幅と同じか、またはそれよりも狭くする。これにより、ディープトレンチのＴ字部分におけるディープトレンチの内部に絶縁膜を埋め込んだ際に、その絶縁膜の上面のディープトレンチに対向する位置に形成される窪みが浅くなり、その絶縁膜の上面を深く研磨しなくても平坦に加工することができる。また、ディープトレンチの内部に形成される中空も絶縁膜の上面近くにまで形成されないので、中空の露出も防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＳＯＩ基板に形成された互いに隣接する高耐圧の半導体素子の間を電気的に分離する素子分離に適用することができる。
１ 支持基板
２ ＢＯＸ層（埋め込み絶縁膜、絶縁体）
３ 活性層（半導体層）
４ ディープトレンチ（溝、分離溝、Ｕ溝、トレンチ）
５ 絶縁膜
６，６ａ ＬＯＣＯＳ絶縁膜
７ 中空（す、シーム、エアギャップ、空隙）
８ ｐ型ウェル
９ ゲート絶縁膜
１０ ゲート電極
１１ ｎ型半導体領域
１２ サイドウォール
１３ ｎ型半導体領域
１４ ｐ型半導体領域
１５ 絶縁膜（ハードマスク）
１６ コンタクトホール
１７ プラグ
１８ 配線
１９ レジストパターン
２０ キャップ膜
２１ 第１素子領域
２２ 第２素子領域
２３，２３ｘ，２３ｙ ディープトレンチ
２４ 第１素子領域
２５ 第２素子領域
２６，２６ｘ，２６ｙ ディープトレンチ
２７ 第１素子領域
２８ 第２素子領域
２９ 第３素子領域
３０ 第４素子領域
３１ ディープトレンチ
３１ｘｉ１，３１ｘｉ２，３１ｘｏ ディープトレンチ
３１ｙｉ１，３１ｙｉ２，３１ｙｏ ディープトレンチ
５１ ディープトレンチ（溝、分離溝、Ｕ溝、トレンチ）
５２ 埋め込み絶縁膜
５３ 中空（す、シーム、エアギャップ、空隙）
５４ 窪み
Ｌ１ 第１の幅
Ｌ２ 第２の幅
Ｌ３ 第３の幅
Ｌｒ トレンチ幅
Ｌｔ，Ｌｘ，Ｌｙ 寸法
Ｌｉ 延長線
Ｔ１ｘ 第１ｘ側面
Ｔ１ｙ 第１ｙ側面
Ｔ２ｘ 第２ｘ側面
Ｔ２ｙ 第２ｙ側面
Ｔ３ｘ 第３ｘ側面
Ｔ３ｙ 第３ｙ側面
Ｔ４ｘ 第４ｘ側面
Ｔ４ｙ 第４ｙ側面
Ｔ５ｘ 第５ｘ側面
Ｔ５ｙ 第５ｙ側面

Claims (11)

  1. 支持基板と、前記支持基板の主面に形成された絶縁体からなるＢＯＸ層と、前記ＢＯＸ層の上面に形成された活性層とから構成されるＳＯＩ基板と、
    平面視において素子領域を環状に囲み、前記活性層の上面に形成されたＬＯＣＯＳ絶縁膜と、
    平面視において前記素子領域を環状に囲み、前記ＬＯＣＯＳ絶縁膜の一部およびその下の前記活性層に連続して形成され、前記ＢＯＸ層に到達するディープトレンチと、
    前記ディープトレンチの内部に埋め込まれた絶縁膜と、
    を有する半導体装置であって、
    前記ＬＯＣＯＳ絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が、前記ディープトレンチが前記活性層に形成された部分における最小トレンチ幅よりも狭いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記ＬＯＣＯＳ絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が１．２μｍよりも狭いことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記絶縁膜は、前記素子領域に形成される半導体素子を覆う層間絶縁膜としても機能することを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記ディープトレンチの下部は、裾広がりの形状をしていることを特徴とする半導体装置。
  5. 支持基板と、前記支持基板の主面に形成された絶縁体からなるＢＯＸ層と、前記ＢＯＸ層の上面に形成された活性層とから構成されるＳＯＩ基板と、
    平面視において素子領域を環状に囲み、前記活性層の上面に形成されたＬＯＣＯＳ絶縁膜と、
    平面視において前記素子領域を環状に囲み、前記ＬＯＣＯＳ絶縁膜の一部およびその下の前記活性層に連続して形成され、前記ＢＯＸ層に到達するディープトレンチと、
    前記ディープトレンチの内部に埋め込まれ、かつ、前記素子領域に形成される半導体素子を覆う層間絶縁膜としても機能する第１絶縁膜と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第１絶縁膜と前記第２絶縁膜とを貫き、前記素子領域に達するコンタクトホールと、
    前記コンタクトホールの内部に埋め込まれた導電性物質で構成されるプラグと、
    前記プラグの上面に接続される金属配線と、
    を有し、
    前記ＬＯＣＯＳ絶縁膜の一部に形成された前記ディープトレンチのトレンチ幅が、前記ディープトレンチが前記活性層に形成された部分における最小トレンチ幅よりも狭いことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記ディープトレンチの下部は、裾広がりの形状をしていることを特徴とする半導体装置。
  7. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）支持基板と、前記支持基板の主面に形成された絶縁体からなるＢＯＸ層と、前記ＢＯＸ層の上面に形成された活性層とから構成されるＳＯＩ基板を用意する工程；
    （ｂ）平面視において素子領域を環状に囲むＬＯＣＯＳ絶縁膜を前記活性層の上面に形成する工程；
    （ｃ）前記素子領域の前記活性層に半導体素子を形成する工程；
    （ｄ）前記活性層の上面上に前記半導体素子を覆う第１絶縁膜を堆積する工程；
    （ｅ）レジストパターンをマスクとしたドライエッチングにより、前記ＬＯＣＯＳ絶縁膜上で、かつ、平面視において前記素子領域を環状に囲む所定の領域の前記第１絶縁膜をエッチングする工程；
    （ｆ）前記レジストパターンを除去する工程；
    （ｇ）前記第１絶縁膜をマスクとした異方性ドライエッチングにより、前記ＬＯＣＯＳ絶縁膜および前記活性層を順次エッチングして、平面視において前記素子領域を環状に囲み、前記ＢＯＸ層に到達するディープトレンチを形成する工程；
    （ｈ）等方性エッチングにより、前記活性層に形成された前記ディープトレンチの側面をエッチングすることで、前記ＬＯＣＯＳ絶縁膜に形成された前記ディープトレンチのトレンチ幅よりも、前記ディープトレンチが前記活性層に形成された部分における最小トレンチ幅を広くする工程；
    （ｉ）前記ディープトレンチの内部および前記第１絶縁膜上に第２絶縁膜を堆積する工程；
    （ｊ）前記第２絶縁膜の上面を平坦に加工する工程。
  8. 請求項７記載の半導体装置の製造方法において、前記（ｇ）工程の前記活性層の前記異方性ドライエッチングでは、ＳＦ６ガスを用いることを特徴とする半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、前記（ｈ）工程の前記等方性エッチングでは、フロロカーボン系ガスを用いることを特徴とする半導体装置の製造方法。
  10. 請求項７記載の半導体装置の製造方法において、前記第２絶縁膜は、熱ＣＶＤ法により形成されるＢＰＳＧ膜であることを特徴とする半導体装置の製造方法。
  11. 請求項７記載の半導体装置の製造方法において、前記（ｇ）工程で形成される前記ディープトレンチのトレンチ幅が１．２μｍよりも狭いことを特徴とする半導体装置の製造方法。
JP2010191743A 2010-08-30 2010-08-30 半導体装置およびその製造方法 Expired - Fee Related JP5670669B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010191743A JP5670669B2 (ja) 2010-08-30 2010-08-30 半導体装置およびその製造方法
US13/208,273 US8710619B2 (en) 2010-08-30 2011-08-11 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010191743A JP5670669B2 (ja) 2010-08-30 2010-08-30 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014255787A Division JP6030109B2 (ja) 2014-12-18 2014-12-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2012049415A JP2012049415A (ja) 2012-03-08
JP5670669B2 true JP5670669B2 (ja) 2015-02-18

Family

ID=45696013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010191743A Expired - Fee Related JP5670669B2 (ja) 2010-08-30 2010-08-30 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8710619B2 (ja)
JP (1) JP5670669B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658504B2 (en) 2017-11-17 2020-05-19 Fuji Electric Co., Ltd. Semiconductor integrated circuit device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813513B1 (ko) * 2011-11-30 2018-01-02 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
JP5968708B2 (ja) * 2012-01-23 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2013184321A (ja) * 2012-03-06 2013-09-19 Toshiba Tec Corp インクジェットヘッドおよびその製造方法
JP6154582B2 (ja) * 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
US10074650B2 (en) * 2013-12-27 2018-09-11 Semiconductor Manufacturing International (Shanghai) Corporation Deep trench isolation for RF devices on SOI
US9653477B2 (en) * 2014-01-03 2017-05-16 International Business Machines Corporation Single-chip field effect transistor (FET) switch with silicon germanium (SiGe) power amplifier and methods of forming
JP6200818B2 (ja) 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102699535B1 (ko) 2016-12-29 2024-09-02 삼성전자주식회사 이미지 센서
US10886165B2 (en) * 2018-06-15 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming negatively sloped isolation structures
US10643927B1 (en) * 2018-11-16 2020-05-05 Globalfoundries Inc. Ring isolated through-substrate vias for high resistivity substrates
JP7344049B2 (ja) * 2019-08-29 2023-09-13 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04274344A (ja) * 1991-03-01 1992-09-30 Matsushita Electron Corp 半導体装置の製造方法
JPH07326659A (ja) * 1994-06-02 1995-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
JPH0917856A (ja) * 1995-06-30 1997-01-17 Toyota Motor Corp 半導体装置の製造方法
US5691230A (en) * 1996-09-04 1997-11-25 Micron Technology, Inc. Technique for producing small islands of silicon on insulator
JP3159134B2 (ja) 1997-07-15 2001-04-23 日本電気株式会社 半導体集積回路装置
JP2000150807A (ja) 1998-11-16 2000-05-30 Denso Corp 半導体装置及びその製造方法
JP2002043413A (ja) 2000-07-25 2002-02-08 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002076113A (ja) * 2000-08-31 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006049828A (ja) * 2004-07-05 2006-02-16 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006269551A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置及びその製造方法
US20070264819A1 (en) 2005-10-07 2007-11-15 Dirk Offenberg Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer
DE102005059035B4 (de) 2005-12-10 2007-11-08 X-Fab Semiconductor Foundries Ag Isolationsgrabenstrukturen für hohe Spannungen
KR100845103B1 (ko) * 2005-12-28 2008-07-09 동부일렉트로닉스 주식회사 반도체소자의 제조방법
JP2008060383A (ja) 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
JP4450245B2 (ja) 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP2009099815A (ja) 2007-10-18 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2009147248A (ja) * 2007-12-18 2009-07-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009224660A (ja) * 2008-03-18 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2010135444A (ja) * 2008-12-03 2010-06-17 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658504B2 (en) 2017-11-17 2020-05-19 Fuji Electric Co., Ltd. Semiconductor integrated circuit device

Also Published As

Publication number Publication date
US8710619B2 (en) 2014-04-29
JP2012049415A (ja) 2012-03-08
US20120049318A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
JP5670669B2 (ja) 半導体装置およびその製造方法
TWI434371B (zh) 半導體裝置及其製造方法
TWI548086B (zh) 溝渠式橫向擴散金屬氧化半導體元件及其製造方法
US20070194403A1 (en) Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US6844223B2 (en) Semiconductor device having silicon on insulator and fabricating method therefor
JP6872951B2 (ja) 半導体装置及びその製造方法
US8492832B2 (en) Semiconductor device
TWI470699B (zh) 具有超級介面之溝槽型功率電晶體元件及其製作方法
JP5558243B2 (ja) 半導体装置
JP2014203851A (ja) 半導体装置及びその製造方法
JP5743831B2 (ja) 半導体装置
KR970000552B1 (ko) 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법
US10083857B2 (en) Method for manufacturing semiconductor device with trench isolation structure having plural oxide films
JP4579512B2 (ja) 半導体装置およびその製造方法
JP6030109B2 (ja) 半導体装置
JP6956600B2 (ja) 半導体装置
WO2019109829A1 (zh) 绝缘栅双极型晶体管及其制造方法
JP6302031B2 (ja) 半導体装置の製造方法
TWI708364B (zh) 半導體元件及其製造方法
JP2006319241A (ja) 半導体装置およびその製造方法
JP2009238866A (ja) 半導体装置の製造方法
KR20230086068A (ko) 고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법
JP5071652B2 (ja) 半導体装置
TWI550864B (zh) 溝槽型金屬－氧化物－半導體元件及其製造方法
JP2013222765A (ja) 半導体装置、及び、半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141218

R150 Certificate of patent or registration of utility model

Ref document number: 5670669

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees