KR20230086068A - 고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법 - Google Patents

고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 고전압 소자는 기판; 상기 기판 상에 배치되는 폴리 게이트 구조물; 상기 기판 및 상기 폴리 게이트 구조물 상에 적층되는 층간 유전층; 및 상기 층간 유전층 내에 위치하는 컨택 구조;를 포함하고, 상기 기판은 상기 폴리 게이트 구조물을 사이에 두고 양 측면과 이격되어 위치하는 소스 드레인 영역을 포함하고, 상기 컨택 구조는 상기 폴리 게이트 구조물, 상기 소스 드레인 영역 각각과 접촉하여 전기적으로 연결하는 것을 특징으로 한다.

Description

고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법{High Voltage Device, Semiconductor Including High Voltage Device and Method of Fabricating Semicoductor}
본 명세서는 고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 산업이 급격하게 성장함에 따라, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 반도체 디바이스들의 세대들을 양산해 왔다. 집적 회로(integrated circuit; IC) 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 구성요소(component)(또는 라인)]는 감소되어 왔다. 이러한 스케일링 다운 프로세스는 일반적으로, 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다. 그러나 이 이점들은 또한 반도체 디바이스들을 프로세싱하고 제조하는 것의 복잡성을 증가시켜 왔다.
본 발명은 보다 나은 소자 특성을 가지며 공정을 단순화하기 위한 고전압 소자, 고전압 소자를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법을 제공하는 것을 그 기술적 과제로 한다.
본 발명의 일 실시예에 따른 고전압 소자는 기판; 상기 기판 상에 배치되는 폴리 게이트 구조물; 상기 기판 및 상기 폴리 게이트 구조물 상에 적층되는 층간 유전층; 및 상기 층간 유전층 내에 위치하는 컨택 구조;를 포함하고, 상기 기판은 상기 폴리 게이트 구조물을 사이에 두고 양 측면과 이격되어 위치하는 소스 드레인 영역을 포함하고, 상기 컨택 구조는 상기 폴리 게이트 구조물, 상기 소스 드레인 영역 각각과 접촉하여 전기적으로 연결하는 것을 특징으로 한다.
본 발명에 따른 고전압 소자 및 반도체 소자는 각 장치에서 요구하는 특성을 구현하는 금속 게이트 구조물 및 폴리 게이트 구조물을 각각 포함하고, 기판과 단차를 갖는 고전압 게이트 트렌치에 폴리 게이트 구조물이 위치하여 별도의 추가 공정이 요구되지 않아 반도체 소자의 제조 공정을 단순화하여 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 고전압 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정의 플로우 차트이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 나타내는 도면이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 및 고전압 소자에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 본 발명의 일 실시예에 따른 고전압 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 저전압 소자(LV Device), 중전압 소자(MV Device) 및 고전압 소자(HV Device)를 포함한다. 저전압 소자(LV Device)는 제1 전압을 입력받고, 중전압 소자(MV Device)는 제1 전압보다 큰 제2 전압을 입력받고, 고전압 소자(HV Device)는 제1 전압 및 제2 전압보다 큰 제3 전압을 입력받는다. 예를 들어, 제1 전압은 0.9V이고, 제2 전압은 5V이고, 제3 전압은 20V 이상 32V이하일 수 있다.
본 발명의 일 실시예에 따른 저전압 소자(LV Device) 및 중전압 소자(MV Device)는 게이트 라스트(gate last) 공정을 통해 적층된 금속 게이트 구조물(100,200)을 포함할 수 있으며, 고전압 소자(HV Device)는 폴리 게이트(poly gate) 공정을 통해 적층된 폴리 게이트 구조물(300)을 포함할 수 있다.
기판(1000)은 실리콘, 게르마늄, 및/또는 다른 적합한 재료들과 같은 원소(단일 원소) 반도체, 실리콘 탄화물(silicon carbide), 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 인듐 안티몬화물(indium antimonide), 및/또는 다른 적합한 재료들과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 다른 적합한 재료들과 같은 합금 반도체를 포함할 수 있다. 기판(1000)은 균일한 조성을 갖는 단일층 재료일 수 있다. 또는, 기판(1000)은 IC 디바이스 제조용으로 적합한 유사하거나 상이한 조성들을 갖는 다중 재료층들을 포함할 수 있다. 예를 들어, 기판(1000)은 실리콘 산화물층 상에 형성된 실리콘층을 갖는 실리콘 온 절연체(silicon-on-insulator; SOI)일 수 있다. 또는, 기판(1000)은 전도성층, 반도체층, 유전체층, 다른 층들, 또는 이들의 조합들을 포함할 수 있다.
기판(1000)은 기판(1000) 내에 또는 상에 위치하는 다양한 도핑된 영역들을 포함한다. 도핑된 영역들은, 설계 요건에 따라, 인 또는 비소와 같은 n형 도펀트(n-type dopant)들, 및/또는 붕소 또는 BF2와 같은 p형 도펀트(p-type dopant)들로 도핑될 수 있다. 또한, 도핑 영역들은, 기판(1000) 바로 위에, p웰 구조물(p-well structure) 내에, n웰 구조물(n-well structure) 내에, 이중웰 구조물(dual-well structure) 내에, 또는 융기된 구조물 내에 형성될 수 있다. 도핑된 영역들은, 도펀트 원자들의 주입, 인시추 도핑되는 에피택셜 성장(in-situ doped epitaxial growth), 및/또는 다른 적합한 기술들에 의해 형성될 수 있다. 예를 들어, 기판(1000)은 저전압 소자(LV Device) 및 중전압 소자(MV Device)에 위치하고 n타입으로 도핑된 깊은 n웰 영역(DNW), 깊은 n웰 영역(DNW) 내에 n타입 또는 p타입으로 도핑된 저전압 웰(LV well) 및 중전압 웰(MV well), n타입 또는 p타입으로 도핑된 고전압 웰(HV well) 및 고전압 웰(HV well) 내에 n타입 또는 p타입으로 도핑된 드리프트 영역(331,332)을 포함할 수 있다.
기판(1000)은 장치들을 전기적으로 분리시키기 위해 기판(1000) 내에 위치하는 격리 구조물(510)을 포함한다. 이를 위해, 격리 구조물(510)은 각 장치들 사이에 위치할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 저전압 소자(LV Device)와 중전압 소자(MV Device) 사이 또는 중전압 소자(MV Device)와 고전압 소자(HV Device) 사이에 위치하여 저전압 소자(LV Device), 중전압 소자(MV Device) 및 고전압 소자(HV Device) 사이를 전기적으로 분리할 수 있다.
격리 구조물(510)은 얕은 트렌치 격리(shallow trench isolation, STI) 구조물을 포함할 수 있다.
격리 구조물(510)은 기판(1000)과는 상이한 유전체 물질을 포함할 수 있다. 예를 들어, 격리 구조물(510)은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화질화물, 다른 적합한 유전체 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함하는 유전체로 구성될 수 있다.
층간 유전층(Interlayer Dielectric, ILD)은 기판(1000) 상에 금속 게이트 구조물들(100,200) 사이 및 폴리 게이트 구조물(300) 상에 위치한다. 이때, 층간 유전층(ILD)은, 예를 들어, 층간 유전층(ILD)은 실리콘 이산화물, 로우 k (low-k) 유전체 물질, 극도의 로우 k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 다만 이에 한정되는 것은 아니며, 층간 유전층(ILD)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 유전율을 갖는 물질로 구성될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 저전압 소자(LV Device) 및 중전압 소자(MV Device)는 게이트 라스트(gate last) 공정을 통해 적층된 금속 게이트 구조물(100,200)을 포함한다.
본 발명의 일 실시예예 따른 저전압 소자(LV Device) 및 중전압 소자(MV Device) 각각은 금속 게이트 구조물(100,200) 및 소스 드레인 영역(S/D)을 포함한다.
저전압 소자(LV Device) 및 중전압 소자(MV Device) 각각은 기판(1000) 상에 위치하는 금속 게이트 구조물(100,200)을 포함한다. 금속 게이트 구조물(100,200)은 저전압 소자(LV Device) 및 중전압 소자(MV Device) 각각의 소스 드레인 영역(S/D) 사이에 위치하며, 금속 게이트 유전체층(110,210) 및 금속 게이트 전극(120,220)을 포함할 수 있다.
금속 게이트 유전체층(110,210)은 실리콘 이산화물, 하이-k(high-k) 유전체 물질 등일 수 있거나 이를 포함할 수 있다. 특히, 하이-k 금속 게이트 공정(High k metal gate, HKMG)을 통해 금속 게이트 유전체층(110,210)이 적층되는 경우, 금속 게이트 유전체층(110,210)은 하이-k(high-k) 유전체 물질일 수 있다. 예를 들어, 하프늄 산화물, 란타늄 산화물, 다른 적합한 재료들, 또는 이들의 조합들로 구성된 유전체 재료를 포함할 수 있다. 또한, 금속 게이트 유전체층(110,210)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 유전율을 갖는 물질로 구성될 수 있다.
금속 게이트 전극(120,220)은 금속 게이트 유전체층(110,210) 상에 적층된다. 예를 들어, 금속 게이트 전극(120,220)은 티타늄 질화물, 탄탈룸 질화물, 티타늄, 탄탈룸, 텅스텐, 알루미늄, 구리, 다른 적합한 도전성 금속 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, 금속 게이트 전극(120,220)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 도전성 금속 물질로 구성될 수 있다.
또한, 금속 게이트 구조물(100,200)은 도시되지 않았지만, 확산 배리어(diffusion barrier)층 또는 일함수(work-function)층을 더 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) TiN(titanium nitride)로 형성될 수 있다. 일함수층은 개별적인 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성되는 복수의 층들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 금속 게이트 구조물(100,200)은 고온의 소스 드레인 영역 제조 공정 후에 게이트 전극을 형성하는 게이트 라스트(gate last) 공정에 의해 적층된다. 이에 따라, 금속 게이트 유전체층(110,210), 확산 배리어층 또는 일함수층 중 적어도 하나는 금속 게이트 전극(120,220)의 측면 및 하면을 둘러싸는 구조를 가질 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 저전압 소자(LV Device) 및 중전압 소자(MV Device)의 금속 게이트 유전체층(110,210)은 금속 게이트 전극(120,220)의 하면 및 측면을 둘러싸는 구조를 가질 수 있다.
저전압 소자(LV Device) 및 중전압 소자(MV Device) 각각은 기판(1000) 내에 위치하는 소스 드레인 영역(S/D)을 포함한다. 소스 드레인 영역은 각각 격리 구조물과 인접하여 위치할 수 있으며, 금속 게이트 구조물(100,200)을 사이에 두고 위치할 수 있다.
기판(1000)이 제1 도핑 타입으로 도핑되고, 소스 드레인 영역(S/D)은 제1 도핑 타입과 상이한 제2 도핑 타입으로 도핑되어 고농도 도핑 영역(highly doped regions)을 포함할 수 있다. 예를 들어, 제1 도핑 타입은 p 타입일 수도 있고, 제2 도핑 타입은 n 타입일 수 있으며, 또는 그 반대일 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따르면, 고전압 소자(HV Device)는 폴리 게이트(poly gate) 공정을 통해 적층된 폴리 게이트 구조물(300)을 포함할 수 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 고전압 소자(HV Device)는 폴리 게이트(poly gate) 구조물(300), 소스 드레인 영역(S/D), 드리프트 영역(331,332), 산화 드리프트 영역(341,342) 및 컨택 구조(CNT1,CNT2)를 포함한다.
폴리 게이트 구조물(300)은 폴리 게이트 유전체층(310) 및 폴리실리콘 게이트 전극(320)을 포함한다.
폴리 게이트 유전체층(310)은 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들), 실리콘 산화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
폴리실리콘 게이트 전극(320)은 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
고전압 소자(HV Device)는 소스 드레인 영역(S/D)을 포함한다. 이때, 기판(1000)이 제1 도핑 타입으로 도핑되고, 소스 드레인 영역(S/D)은 제1 도핑 타입과 상이한 제2 도핑 타입으로 도핑된 고농도 도핑 영역(highly doped regions)을 포함한다. 예를 들어, 제1 도핑 타입은 p 타입일 수도 있고, 제2 도핑 타입은 n 타입일 수 있으며, 또는 그 반대일 수 있다.
본 발명의 일 실시예에 따르면, 폴리실리콘 게이트 구조물(300)은 격리 구조물(510)이 제거된 고전압 게이트 트렌치(HVG_TRC)에 배치된다. 이에 따라, 도 1에 도시된 바와 같이, 폴리 게이트 유전체층(310)과 폴리실리콘 게이트 전극(320)이 적층된 제1 방향(D1)에 대해, 폴리실리콘 게이트 구조물(300)의 하면(300a)은 격리 구조물(510)의 하면(510a)과 실질적으로 동일한 높이일 수 있다. 또한, 제1 방향(D1)에 대해 폴리 게이트 유전체층(310)과 폴리실리콘 게이트 전극(320) 사이의 경계면(300b)은 격리 구조물(510)의 하면(510a)과 격리 구조물(510)의 상면(510b) 사이에 위치한다.
본 발명의 일 실시예에 따르면, 폴리실리콘 게이트 전극(320)은 기판(1000)보다 돌출될 수 있다. 구체적으로, 폴리실리콘 게이트 전극(320)은 제1 방향(D1)에 대해 기판(1000)의 하면을 기준으로 보다 높은 높이를 가질 수 있다. 다만, 폴리실리콘 게이트 전극(320)은 기판(1000)의 상면보다 400A 이하로 돌출되기 때문에 추후 화학적 기계 연마(chemical mechanical polishing) 공정이 수행되더라도 폴리실리콘 게이트 전극(320)은 연마되지 않을 수 있다. 또는, 폴리실리콘 게이트 전극(320)의 돌출된 부분이 연마되더라도, 고전압 소자(HV Device)의 특성에 영향을 미치지 않을 정도로 미미하게 연마될 수 있다. 이에 따라, 별도의 공정을 추가하지 않고, 게이트 라스트(gate last) 공정 및 하이-k 금속 게이트 공정(High k metal gate, HKMG)을 통해 적층된 금속 게이트 구조물(100,200)을 형성하는 공정을 연속적으로 수행할 수 있다.
저전압 소자(LV Device), 중전압 소자(MV Device)는 게이트 라스트(gate last) 공정 및 하이-k 금속 게이트 공정(High k metal gate, HKMG)을 통해 형성되는 금속 게이트 구조물(100,200)를 포함하고 고전압 소자(HV Device)는 폴리 게이트(poly gate) 공정을 통해 형성되는 폴리 게이트 구조물(300)을 포함하여, 본 발명의 일 실시예에 따른 반도체 소자는 각 장치에서 요구하는 특성을 구현하는 구조를 포함하고, 기판(1000)과 단차를 갖는 고전압 게이트 트렌치(HVG_TRC)에 폴리 게이트 구조물(300)이 위치하여 별도의 추가 공정이 요구되지 않아 반도체 소자의 제조 공정을 단순화하여 제조 비용을 절감할 수 있다.
드리프트 영역(331,332)은 폴리 게이트 구조물(300)과 소스 드레인 영역(S/D) 사이에 배치된다. 구체적으로, 드리프트 영역(331,332)은 폴리 게이트 구조물(300)에서 각 소스 드레인 영역(S/D)까지 연장되어, 드리프트 영역(331,332)은 소스 드레인 영역(S/D)과 인접하게 위치한다. 또한, 드리프트 영역(331,332)은 폴리 게이트 구조물(300)과 적어도 일부 중첩하며, 또한, 소스 드레인 영역(S/D)과 중첩하여 위치한다.
드리프트 영역(331,332)은 제2 도핑 타입(예를 들어, n 타입)으로 도핑될 수 있다.
드리프트 영역(331,332)은 드리프트 영역(331,332) 내에 산화 드리프트 영역(341,342)을 포함한다. 산화 드리프트 영역(341,342)은 폴리 게이트 구조물(300)과 적어도 일부 중첩한다. 산화 드리프트 영역(341,342)은 개방된 드리프트 영역(331,332)의 상부가 산화되어 형성될 수 있다.
컨택 구조(CNT1,CNT2)는 기판(1000) 상의 층간 유전층(ILD) 내에 위치하며, 제1 컨택 구조(CNT1) 및 제2 컨택 구조(CNT2)를 포함한다. 제1 컨택 구조(CNT1)는 폴리 게이트 구조물(300)과 직접 접촉하여 전기적으로 연결되고, 제2 컨택 구조(CNT2)는 소스 드레인 영역(S/D)과 직접 접촉하여 전기적으로 연결된다.
제1 컨택 구조(CNT1) 및 제2 컨택 구조(CNT2)는 구리, 알루미늄, 텅스텐 등 중 하나 이상을 포함할 수 있다.
도 4a 내지 도 4e를 참조하여 본 발명의 일 실시예에 따른 고전압 소자 및 고전압 소자를 포함하는 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 고전압 소자를 포함하는 반도체 소자의 제조 공정을 나타내는 도면이다.
도 3을 참조하면, 우선, 기판(1000)에 격리 트렌치(TRC)를 형성한다(s301). 구체적으로, 기판(1000)에 격리 트렌치(TRC)가 형성될 영역을 패터닝하고, 패터닝된 부분을 에칭하여 격리 트렌치(TRC)를 형성한다. 즉, 제1 도핑 타입 또는 제2 도핑 타입으로 도핑된 고전압 웰(HV well) 및 드리프트 영역(331,332)을 포함하는 기판(1000)에 격리 트렌치(TRC)가 형성될 영역을 제외한 영역에 제1 마스킹층(M1)이 배치되고, 제1 에천트에 기판(1000)을 노출시킴으로써 격리 트렌치(TRC)가 형성될 수 있다. 이때, 제1 마스킹층(M1)은 산화물 또는 질화물과 같은 유전체 물질로 형성될 수 있으며, 또는, 서로 상이한 재료로 이루어진 복수의 층으로 구성될 수도 있다. 또한, 제1 에천트는 습식 에천트 또는 건식 에천트일 수 있다. 예를 들어, 제1 에천트는 습식 에천트로서, H3PO4, H2SO4, HCl 등을 포함한다. 또는, 제1 에천트는 건식 에천트로서 HBr 등이 에칭 가스로서 사용될 수 있다.
본 발명의 일 실시예에 따르면, 고전압 소자(HV Device)의 격리 트렌치(TRC)는 고전압 웰(HV well) 및 소스 드레인 영역(S/D)과 인접한 드리프트 영역(331,332)의 적어도 일부를 제거하여 형성된다. 즉, 고전압 웰(HV well) 및 소스 드레인 영역(S/D)과 인접한 드리프트 영역(331,332)의 상부는 격리 트렌치(TRC)로 인해 개방된다. 또한, 소스 드레인 영역(S/D)과 인접한 드리프트 영역(331,332)의 상부면은 단차를 가질 수 있다. 예를 들어, 소스 드레인 영역(S/D)과 인접한 드리프트 영역(331,332)의 상부면은 3.5kÅ의 단차를 가질 수 있다. 즉, 격리 트렌치(TRC)는 3.5kÅ의 제1 깊이(Depth1)로 형성될 수 있다. 또한, 예를 들어, 격리 트렌치(TRC)는 제1 깊이(Depth1)의 14배 이하의 길이의 너비(Width)로 형성될 수 있으며, 즉, 격리 트렌치(TRC)는 5.0㎛ 이하의 너비(Width)로 형성될 수 있다. 이때, 격리 트렌치(TRC)는 저전압 소자(LV Device), 중전압 소자(MV Device) 및 고전압 소자(HV Device)들을 각각 전기적으로 분리하는 격리 구조물(510)을 형성하기 위해 저전압 소자(LV Device)와 중전압 소자(MV Device) 사이, 중전압 소자(MV Device)와 고전압 소자(HV Device) 사이 또는 저전압 소자(LV Device)와 고전압 소자(HV Device) 사이에 형성될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 격리 트렌치(TRC)는 고전압 소자(HV Device)의 드리프트 영역(331,332)의 적어도 일부 및 드리프트 영역(331,332) 사이에 형성될 수 있다.
이후, 격리 트렌치(TRC) 내에 격리 구조물(510)이 형성된다(s302). 구체적으로, 도 1 및 도 4a에 도시된 바와 같이, 하나 이상의 유전체 물질을 격리 트렌치(TRC) 내에 적층하여 격리 구조물(510)을 형성한다. 격리 구조물(510)을 얕은 트렌치 격리(shallow trench isolation, STI) 구조물로서 형성하는 경우, 공지된 바와 같이 식각 공정, 실리콘 산화막(SiO2)에 의한 고밀도 플라즈마 화학기상증착(HDPCVD: high density plasma chemical vapor deposition), 저압 화학기상증착(LPCVD: low pressure chemical vapor deposition), TEOS(tetraethyl-orthosilicate) 증착, 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition)등의 증착 공정과 화학적 기계 연마(chemical mechanical polishing) 및 세척 공정을 이용할 수 있다. 격리 구조물(510)은 실리콘 산화막(SiO2) 이외에 다양한 물질을 이용하여 형성될 수 있다. 즉, 격리 구조물(510)은 산화물, 질화물 들을 포함할 수 있다. 이에 따라, 저전압 소자(LV Device), 중전압 소자(MV Device) 및 고전압 소자(HV Device)는 격리 구조물(510)에 의해 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 따르면, 격리 트렌치(TRC) 내에 형성된 격리 구조물(510)은 드리프트 영역(331,332)의 상부면과 평탄하게 형성될 수 있다. 이를 위해, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함하는 평탄화 공정이 수행될 수 있다.
격리 구조물(510)은 격리 트렌치(TRC)의 깊이(Depth)와 동일한 높이를 가질 수 있으며, 격리 구조물(510)은 격리 트렌치(TRC)에 적층되어 형성되기 때문에 동일한 너비를 가질 수 있다. 이에 따라, 예를 들어, 고전압 소자(HV Device)에 형성되는 격리 구조물(510)은 제1 깊이(Depth1)의 14배 이하의 길이의 너비(Width)로 형성될 수 있으며, 즉, 격리 트렌치(TRC)는 5.0㎛ 이하의 너비(Width)로 형성될 수 있다.
이후, 고전압 게이트 트렌치(HVG_TRC)가 형성된다(s303). 구체적으로, 도 4b에 도시된 바와 같이, 고전압 소자(HV Device)의 격리 구조물(510)을 제거하기 위해 기판(1000)에 고전압 게이트 트렌치(HVG_TRC)가 형성될 영역을 패터닝하고, 패터닝된 부분을 에칭하여 고전압 게이트 트렌치(HVG_TRC)를 형성한다. 즉, 고전압 게이트 트렌치(HVG_TRC)가 형성될 영역을 제외한 영역에 제2 마스킹층(M2)이 배치되고, 제2 에천트에 기판(1000)을 노출시킴으로써 고전압 게이트 트렌치(HVG_TRC)가 형성될 수 있다. 이때, 제2 마스킹층(M2)은 하드 마스크층, 감광성 물질(예를 들어, 포토레지스트) 등을 포함할 수 있다. 또한, 제2 에천트는 습식 에천트 또는 건식 에천트일 수 있다. 예를 들어, 제2 에천트는 습식 에천트로서, H3PO4, H2SO4, HCl 등을 포함한다. 또는, 제2 에천트는 건식 에천트로서 HBr 등이 에칭 가스로서 사용될 수 있다.
본 발명의 일 실시예에 따르면, s302 단계에서 고전압 소자(HV Device)에 형성된 격리 구조물(510)이 제거되어 고전압 게이트 트렌치(HVG_TRC)가 형성된다. 예를 들어, 고전압 게이트 트렌치(HVG_TRC)는 3.5kÅ의 제1 깊이(Depth1)로 형성될 수 있다. 이때, 저전압 소자(LV Device)와 중전압 소자(MV Device) 사이, 중전압 소자(MV Device)와 고전압 소자(HV Device) 사이 또는 저전압 소자(LV Device)와 고전압 소자(HV Device) 사이에 위치하는 격리 구조물(510)은 제거되지 않고 저전압 소자(LV Device), 중전압 소자(MV Device) 및 고전압 소자(HV Device)들을 각각 전기적으로 분리할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 기판(1000)과 수직하는 제1 방향(D1)에 대해 고전압 게이트 트렌치(HVG_TRC)의 최대 깊이는 기판(1000)의 상면을 기준으로 저전압 소자(LV Device)와 중전압 소자(MV Device) 사이, 중전압 소자(MV Device)와 고전압 소자(HV Device) 사이 또는 저전압 소자(LV Device)와 고전압 소자(HV Device) 사이에 위치하는 격리 구조물(510)의 깊이와 실질적으로 동일한 값을 가질 수 있다.
이후, 드리프트 영역(331,332)의 상부를 산화시켜, 산화 드리프트 영역(341,342)을 형성한다(s304). 구체적으로, 고전압 게이트 트렌치(HVG_TRC)를 형성하기 위해 배치된 제2 마스킹층(M2)이 제거되고, 도 4c에 도시된 바와 같이, 드리프트 영역(331,332)의 개방된 상부를 제외한 영역에 제3 마스킹층(M3)이 배치되어 드리프트 영역(331,332)의 개방된 상부를 산화시켜 산화 드리프트 영역(341,342)을 형성한다. 이때, 제3 마스킹층(M3)은 하드 마스크층, 감광성 물질(예를 들어, 포토레지스트) 등을 포함할 수 있으며, 산화 드리프트 영역(341,342)은 일반적인 실리콘 부분 산화법(Local Oxidation of Silicon, LOCOS)을 통해 형성될 수 있다.
이후, 폴리 게이트 구조물(300)을 적층한다(s304). 구체적으로, 도 4d 및 도 4e에 도시된 바와 같이, 드리프트 영역(331,332) 및 산화 드리프트 영역(341,342)에 의해 정의되는 고전압 게이트 트렌치(HVG_TRC)에 폴리 게이트 구조물(300)을 적층한다. 즉, 드리프트 영역(331,332), 산화 드리프트 영역(341,342) 및 고전압 웰(HV well)에 의해 정의되는 고전압 게이트 트렌치(HVG_TRC)에 폴리 게이트 유전체층(310)이 적층되고, 폴리 게이트 유전체층(310) 및 산화 드리프트 영역(341,342) 상에 폴리실리콘 게이트 전극(320)이 적층된다. 폴리 게이트 유전체층(310)은 산화물, 질화물 등을 포함하여 증착 공정(예를 들어, CVD 공정, PE-CVD 공정 등)에 의해 적층될 수 있다. 또한, 폴리실리콘 게이트 전극(320)은 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 폴리실리콘 게이트 구조물(300)은 격리 구조물(510)이 제거된 고전압 게이트 트렌치(HVG_TRC)에 배치되고, 기판(1000)과 수직하는 제1 방향(D1)에 대해 고전압 게이트 트렌치(HVG_TRC)의 최대 깊이는 격리 구조물(510)의 깊이와 실질적으로 동일한 값을 가질 수 있다. 이에 따라, 폴리 게이트 유전체층(310)과 폴리실리콘 게이트 전극(320)이 적층되는 제1 방향(D1)에 대해, 폴리실리콘 게이트 구조물(300)의 하면(300a)은 격리 구조물(510)의 하면(510a)과 실질적으로 동일한 높이일 수 있다. 또한, 제1 방향(D1)에 대해 폴리 게이트 유전체층(310)과 폴리실리콘 게이트 전극(320) 사이의 경계면(300b)은 격리 구조물(510)의 하면(510a)과 격리 구조물(510)의 상면(510b) 사이에 위치한다.
본 발명의 일 실시예에 따르면, 폴리실리콘 게이트 전극(320)은 제1 방향(D1)에 대해 기판(1000)의 상면보다 돌출될 수 있다. 다만, 폴리실리콘 게이트 전극(320)은 400A 이하로 돌출되기 때문에 추후 화학적 기계 연마(chemical mechanical polishing) 공정이 진행되더라도 연마되지 않을 수 있다. 또는, 폴리실리콘 게이트 전극(320)의 돌출된 부분이 연마되더라도, 고전압 소자(HV Device)의 특성에 영향을 미치지 않을 정도로 미미하게 연마될 수 있다. 이에 따라, 별도의 공정을 추가하지 않고, 게이트 라스트(gate last) 공정 및 하이-k 금속 게이트 공정(High k metal gate, HKMG)을 통해 적층된 금속 게이트 구조물(100,200)을 형성하는 공정을 연속적으로 진행할 수 있다.
본 발명의 일 실시예에 따르면, 저전압 소자(LV Device), 중전압 소자(MV Device)는 게이트 라스트(gate last) 공정 및 하이-k 금속 게이트 공정(High k metal gate, HKMG)을 통해 형성되는 금속 게이트 구조물(100,200)를 포함하고 고전압 소자(HV Device)는 폴리 게이트(poly gate) 공정을 통해 형성되는 폴리 게이트 구조물(300)을 포함하여, 본 발명의 일 실시예에 따른 반도체 소자는 각 장치에서 요구하는 특성을 구현하는 구조를 포함하고, 기판(1000)과 단차를 갖는 고전압 게이트 트렌치(HVG_TRC)에 폴리 게이트 구조물(300)이 위치하여 별도의 추가 공정이 요구되지 않아 반도체 소자의 제조 공정을 단순화하여 제조 비용을 절감할 수 있다.
이후, 저전압 소자(LV Device) 및 중전압 소자(MV Device)을 적층한다(s305). 금속 게이트 구조물(100,200)을 포함하는 저전압 소자(LV Device) 및 중전압 소자(MV Device)를 형성한다.
이후, 고전압 소자(HV Device)의 소스 드레인 영역을 형성하고, 폴리 게이트 구조물(300), 소스 드레인 영역(S/D) 각각과 연결되는 컨택 구조(CNT1,CNT2)를 형성한다(s306). 구체적으로, 소스 드레인 영역(S/D)은 제1 도핑 타입 또는 제2 도핑 타입으로 도핑되어 고농도 도핑 영역(highly doped regions)을 포함한다. 고농도로 도핑된 소스 드레인 영역(S/D)을 활성화시키기 위해 하나 이상의 어닐링(annealing) 공정이 수행될 수 있다. 어닐링 공정은 급속열 어닐링(rapid thermal annealing; RTA), 레이저 어닐링 공정, 또는 다른 적절한 어닐링 공정을 포함할 수 있다. 비록 다른 실시예가 상이한 범위 내의 온도를 사용할 수 있지만, 예를 들어, 고온 열어닝링 단계는 섭씨 900도에서 1100도 범위의 임의의 온도를 적용할 수 있다. 또는, 고온 어닐링은 매우 짧은 지속 시간을 갖는 "스파이크(spike)" 어닐링 공정을 포함할 수 있다. 또한, 도시되지 않았지만 저전압 소자(LV Device) 및 중전압 소자(MV Device)을 형성하는 과정에서 고전압 소자(HV Device) 상에 적층된 층을 이용하여 비아홀 또는 트렌치를 형성하고, 비아홀 또는 트렌치에 도전성 물질을 충진하여 폴리실리콘 게이트 전극(320)과 접촉하여 전기적으로 연결되는 제1 컨택 구조(CNT1) 및 소스 드레인 영역(S/D)과 접촉하여 전기적으로 연결되는 제2 컨택 구조(CNT2)를 형성한다. 예를 들어, 저전압 소자(LV Device) 및 중전압 소자(MV Device)을 형성하는 과정에서 고전압 소자(HV Device) 상에 적층된 접촉 에칭 정치층(contact etch stop layer, CESL)을 이용하여 컨택 구조(CNT1,CNT2)를 형성할 수 있다. 이때, 제1 컨택 구조(CNT1) 및 제2 컨택 구조(CNT2)는 예를 들어, 구리 및 알루미늄 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
이후, 층간 유전층(ILD)가 적층될 수 있다(s307). 구체적으로, 도 2에 도시된 바와 같이, 저전압 소자(LV Device) 및 중전압 소자(MV Device)의 금속 게이트 구조물(100,200) 사이 및 고전압 소자(HV Device)의 폴리 게이트 구조물(300) 상의 컨택 구조(CNT1, CNT2)들 사이에 층간 유전층(ILD)가 형성될 수 있다. 이때, 층간 유전층(ILD)은, 예를 들어, 실리콘 이산화물, 로우 k (low-k) 유전체 물질, 극도의 로우 k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 다만 이에 한정되는 것은 아니며, 층간 유전층(ILD)은 복수의 층이 적층된 구조로 구성될 수 있으며, 각 층은 서로 다른 유전율을 갖는 물질로 구성될 수 있다. 추후, 층간 유전층(ILD)과 컨택 구조(CNT1,CNT2) 사이의 단차를 제거하기 위해 평탄화 공정(화학적 기계적 평탄화 공정)이 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
또한, 본 명세서에 설명되어 있는 방법들은 적어도 부분적으로, 하나 이상의 컴퓨터 프로그램 또는 구성요소를 사용하여 구현될 수 있다.　 이 구성요소는 휘발성 및 비휘발성 메모리를 포함하는 컴퓨터로 판독 가능한 매체 또는 기계 판독 가능한 매체를 통해 일련의 컴퓨터 지시어들로서 제공될 수 있다. 상기 지시어들은 소프트웨어 또는 펌웨어로서 제공될 수 있으며, 전체적 또는 부분적으로, ASICs, FPGAs, DSPs, 또는 그 밖의 다른 유사 소자와 같은 하드웨어 구성에 구현될 수도 있다. 상기 지시어들은 하나 이상의 프로세서 또는 다른 하드웨어 구성에 의해 실행되도록 구성될 수 있는데, 상기 프로세서 또는 다른 하드웨어 구성은 상기 일련의 컴퓨터 지시어들을 실행할 때 본 명세서에 개시된 방법들 및 절차들의 모두 또는 일부를 수행하거나 수행할 수 있도록 한다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000: 디스플레이 장치 100: 디스플레이 패널
210: 디스플레이 구동 장치 211: 타이밍 컨트롤러
212: 게이트 구동 장치 213: 데이터 구동 장치
220: 터치 센싱 장치 221: 터치 구동 장치
222: 터치 컨트롤러

Claims (19)

  1. 기판;
    상기 기판 상에 배치되는 폴리 게이트 구조물;
    상기 기판 및 상기 폴리 게이트 구조물 상에 적층되는 층간 유전층; 및
    상기 층간 유전층 내에 위치하는 컨택 구조;를 포함하고,
    상기 기판은 상기 폴리 게이트 구조물을 사이에 두고 양 측면과 이격되어 위치하는 소스 드레인 영역을 포함하고,
    상기 컨택 구조는 상기 폴리 게이트 구조물, 상기 소스 드레인 영역 각각과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 고전압 소자.
  2. 제1항에 있어서,
    상기 기판은 제1 깊이를 갖는 고전압 게이트 트렌치를 포함하며, 상기 폴리 게이트 구조물은 상기 고전압 게이트 트렌치 상에 적층되는 것을 특징으로 하는 고전압 소자.
  3. 제1항에 있어서,
    상기 기판은
    제1 도핑 타입 또는 상기 제1 도핑 타입과 다른 제2 도핑 타입으로 도핑되고 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에 위치하는 드리프트 영역; 및
    상기 드리프트 영역 내의 상부에 위치하고, 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에서 상기 폴리 게이트 구조물의 적어도 일부와 중첩하는 산화 드리프트 영역;을 더 포함하고,
    상기 기판은 상기 드리프트 영역 및 상기 산화 드리프트 영역에 의해 정의되고, 제1 깊이를 갖는 고전압 게이트 트렌치를 포함하는 것을 특징으로 하는 고전압 소자.
  4. 제1항에 있어서,
    상기 기판은 제1 도핑 타입 또는 상기 제1 도핑 타입과 다른 제2 도핑 타입으로 도핑되고 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에 위치하는 드리프트 영역을 포함하는 것을 특징으로 하는 고전압 소자.
  5. 제4항에 있어서,
    상기 기판은 상기 드리프트 영역 내의 상부에 위치하고, 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에서 상기 폴리 게이트 구조물의 적어도 일부와 중첩하는 산화 드리프트 영역을 더 포함하는 것을 특징으로 하는 고전압 소자.
  6. 제1항에 있어서,
    상기 폴리 게이트 구조물은 상기 기판 상에 적층되는 폴리 게이트 유전체층 및 상기 폴리 게이트 유전체층 상에 적층되는 폴리실리콘 게이트 전극을 포함하는 것을 특징으로 하는 고전압 소자.
  7. 제6항에 있어서,
    상기 컨택 구조는 상기 폴리실리콘 게이트 전극과 직접 접촉하여 전기적으로 연결되는 제1 컨택 구조 및 상기 소스 드레인 영역과 직접 접촉하여 전기적으로 연결되는 제2 컨택 구조를 포함하는 것을 특징으로 하는 고전압 소자.
  8. 제6항에 있어서,
    상기 폴리실리콘 게이트 전극은 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘 또는 폴리실리콘, 진성 폴리실리콘, 도핑된 폴리실리콘의 임의의 조합을 포함하는 것을 특징으로 하는 고전압 소자.
  9. 제6항에 있어서,
    상기 폴리 게이트 구조물은 상기 기판보다 돌출된 것을 특징으로 하는 고전압 소자.
  10. 제1 전압을 입력 받는 저전압 소자;
    상기 제1 전압보다 큰 제2 전압을 입력 받는 중전압 소자;
    상기 제1 전압 및 상기 제2 전압보다 큰 제3 전압을 입력 받는 고전압 소자; 및
    상기 저전압 소자와 상기 중전압 소자 사이, 상기 중전압 소자와 상기 고전압 소자 사이 또는 상기 저전압 소자와 상기 고전압 소자 사이에 위치하여 상기 저전압 소자와 상기 중전압 소자, 상기 중전압 소자와 상기 고전압 소자 또는 상기 저전압 소자와 상기 고전압 소자를 전기적으로 분리하는 격리 구조물;을 포함하고,
    상기 저전압 소자 및 상기 중전압 소자 각각은 금속 게이트 유전체층 및 금속 게이트 전극이 적층된 금속 게이트 구조물을 포함하고,
    상기 고전압 소자는 폴리 게이트 유전체층 및 폴리실리콘 게이트 전극이 적층된 폴리 게이트 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 저전압 소자 및 상기 중전압 소자는 각각 금속 게이트 구조물 및 층간 유전층을 포함하고,
    상기 고전압 소자는 폴리 게이트 구조물 및 상기 층간 유전층을 포함하고,
    상기 층간 유전층은 상기 금속 게이트 구조물 사이에 위치하고, 상기 폴리 게이트 구조물 상에 위치하는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 고전압 소자는
    상기 폴리 게이트 구조물을 사이에 두고 이격되어 위치하는 소스 드레인 영역;
    제1 도핑 타입 또는 상기 제1 도핑 타입과 다른 제2 도핑 타입으로 도핑되고 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에 위치하는 드리프트 영역;
    상기 드리프트 영역 내의 상부에 위치하고, 상기 폴리 게이트 구조물과 상기 소스 드레인 영역 사이에서 상기 폴리 게이트 구조물의 적어도 일부와 중첩하는 산화 드리프트 영역; 및
    상기 드리프트 영역 및 상기 산화 드리프트 영역에 의해 정의되는 고전압 게이트 트렌치;를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제10항에 있어서,
    상기 금속 게이트 구조물은 금속 게이트 전극을 포함하고,
    금속 게이트 유전체층, 확산 배리어층 및 일함수층 중 적어도 하나는 상기 금속 게이트 전극의 측면 및 하면을 둘러싸는 구조를 갖는 것을 특징으로 하는 반도체 소자.
  14. 기판의 저전압 소자, 중전압 소자 및 고전압 소자에 격리 트렌치를 형성하는 단계;
    상기 격리 트렌치 내에 격리 구조물을 형성하는 단계;
    상기 고전압 소자의 격리 구조물을 제거하여 고전압 게이트 트렌치를 형성하는 단계;
    상기 고전압 게이트 트렌치에 폴리 게이트 구조물을 적층하는 단계;
    저전압 소자 및 중전압 소자를 형성하는 단계;
    상기 폴리 게이트 구조물과 이격되어 상기 고전압 소자의 소스 드레인 영역을 형성하는 단계; 및
    상기 폴리 게이트 구조물 및 상기 고전압 소자의 소스 드레인 영역과 접촉하여 전기적으로 연결하는 컨택 구조를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 고전압 게이트 트렌치에 폴리 게이트 구조물을 적층하는 단계는,
    상기 고전압 게이트 트렌치에 폴리 게이트 유전체층을 적층하는 단계; 및
    상기 폴리 게이트 유전체층 상에 폴리실리콘 게이트 전극을 적층하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 기판의 고전압 소자는 드리프트 영역을 포함하고,
    상기 고전압 게이트 트렌치에 폴리 게이트 구조물을 적층하는 단계는,
    상기 드리프트 영역의 일부를 산화시켜 산화 드리프트 영역을 형성하는 단계;
    상기 고전압 게이트 트렌치의 상기 산화 드리프트 영역 사이에 폴리 게이트 유전체층을 적층하는 단계; 및
    상기 폴리 게이트 유전체층 상에 폴리실리콘 게이트 전극을 적층하는 단계;를 포함하고,
    상기 고전압 게이트 트렌치의 적어도 일부는 상기 드리프트 영역 및 상기 산화 드리프트 영역에 의해 정의되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 고전압 게이트 트렌치에 폴리 게이트 구조물을 적층하는 단계는,
    상기 고전압 게이트 트렌치에 폴리실리콘 게이트 전극을 적층하는 단계;를 포함하고,
    상기 저전압 소자 및 중전압 소자를 형성하는 단계는,
    상기 기판에 상기 저전압 소자의 소스 드레인 영역을 형성하는 단계; 및
    상기 기판에 상기 중전압 소자의 소스 드레인 영역을 형성하는 단계;를 포함하고,
    상기 폴리실리콘 게이트 전극은 상기 고전압 소자의 소스 드레인 영역, 상기 중전압 소자의 소스 드레인 영역 또는 상기 저전압 소자의 소스 드레인 영역 중 적어도 하나보다 돌출된 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 저전압 소자 및 중전압 소자를 형성하는 단계는,
    상기 기판에 상기 저전압 소자의 소스 드레인 영역을 형성하는 단계;
    상기 기판 상에 상기 저전압 소자의 금속 게이트 유전체층을 적층하는 단계;
    상기 기판 상에 상기 저전압 소자의 금속 게이트 전극을 적층하는 단계;
    상기 기판에 상기 중전압 소자의 소스 드레인 영역을 형성하는 단계;
    상기 기판 상에 상기 중전압 소자의 금속 게이트 유전체층을 적층하는 단계; 및
    상기 기판 상에 상기 중전압 소자의 금속 게이트 전극을 적층하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 폴리 게이트 구조물 및 상기 고전압 소자의 소스 드레인 영역과 접촉하여 전기적으로 연결하는 컨택 구조를 형성하는 단계에서, 상기 폴리 게이트 구조물과 접촉하여 전기적으로 연결하는 제1 컨택 구조 및 상기 고전압 소자의 소스 드레인 영역과 접촉하여 전기적으로 연결하는 제2 컨택 구조를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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