TWI613708B - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件的製造方法，包括：以基底上的形成的罩幕結構進行第一離子植入製程，以形成具有第一導電型的第一摻雜區；形成多數個間隙壁，於罩幕結構的側壁；進行第二離子植入製程，以於第一摻雜區的下方形成具有第二導電型的第二摻雜區；以及於第一摻雜區中形成具有第一導電型的濃摻雜區。

Description

半導體元件及其製造方法

本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種電路保護裝置及其製造方法。

隨著電子科技不斷的進步，電子產品成為人們生活中不可獲缺的工具。積體電路在電子產品中更扮演著重要的角色。透過建構積體電路，電子產品中的電路面積可以大幅度地減小，且積體電路常可提供高效能的運算能力，以提升電子產品的整體效能。

在積體電路中，靜電放電(Electrostatic discharge，ESD)一直是主要的問題之一。當產生較大量的靜電放電電流時，常會導致晶片燒毀，因此如何做好靜電放電防護一直是相當受到重視的課題。

本發明實施例提供一種半導體元件及其製造方法。

本發明實施例提供一種半導體元件的製造方法，包括：在基底上形成多個罩幕結構，上述罩幕結構裸露出部分上述基底；以上述罩幕結構做為罩幕，進行第一離子植入製程，以形成具有第一導電型的第一摻雜區；形成多數個間隙壁，於上述罩幕結構的側壁；以上述間隙壁以及上述罩幕結構做為罩幕，進行第二離子植入製程，以於上述基底中形成具有第二導電型的第二摻雜區，其中上述第二摻雜區位於上述第一摻雜區的下方；以及於上述第一摻雜區中形成具有上述第一導電型的濃摻雜區。

本發明實施例又提供一種半導體元件，包括：多個罩幕結構，位於基底上；具有第一導電型的第一摻雜區，位於上述罩幕結構之間的上述基底中；以及具有第二導電型的第二摻雜區，位於上述第一摻雜區的下方，其中上述第二摻雜區的寬度小於上述第一摻雜區的寬度，且上述第二摻雜區的兩側邊緣與上述第一摻雜區的兩側邊緣的距離比為0.9~1.1；以及具有第一導電型的濃摻雜區，位於上述第一摻雜區中。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

4‧‧‧第一區域

6‧‧‧第二區域

8‧‧‧第三區域

12‧‧‧井區

14‧‧‧基底

16‧‧‧墊氧化層

18‧‧‧罩幕層

19‧‧‧頂蓋層

20‧‧‧罩幕結構

21、28、41、45、45b、49、53‧‧‧圖案化的光阻層

22、23、29、43、47、47a、51、55‧‧‧開口

24、44、50‧‧‧第一摻雜區

25‧‧‧第一離子植入製程

26‧‧‧間隙壁

26a‧‧‧輔助間隙壁

31‧‧‧第二離子植入製程

32、40‧‧‧第二摻雜區

33‧‧‧第三離子植入製程

34、46、48‧‧‧濃摻雜區

36‧‧‧介電層

37a、37b、37c‧‧‧接觸窗開口

38a、38b、38c‧‧‧接觸窗

39a‧‧‧第三摻雜區

39b‧‧‧第四摻雜區

45a‧‧‧蔭罩幕

d1~d4‧‧‧距離

圖1A~1I是依照本發明的第一實施例所繪示之半導體元件的 製造方法的流程的剖面示意圖。

圖2A~2D是依照本發明的第二實施例所繪示之半導體元件的製造方法的流程的剖面示意圖。

圖2E是表示圖2D所示的步驟的另一變形例的剖面示意圖。

圖2F是表示圖2D所示的步驟的另一變形例的剖面示意圖。

圖3A~3D是依照本發明的第三實施例所繪示之半導體元件的製造方法的流程的剖面示意圖。

積體電路中的靜電放電防護可藉由在積體電路中額外設置電路保護裝置，例如暫態電壓抑制器(Transient Voltage Supressor；TVS)，來進行保護。暫態電壓抑制器除了可降低電容之外，同時還具有製程簡單、成本低廉與體積小等優點。

暫態電壓抑制器可由N型二極體、P型二極體以及齊納二極體(Zener diode)所構成。暫態電壓抑制器主要是使用崩潰電壓(Breakdown Voltage)、漏電流(Leakage current)及輸入/輸出對地電容值(Input/Output-to-Ground Capacitance)來做為暫態電壓抑制器的評價基準。對一個暫態電壓抑制器來說，理想的是具有高崩潰電壓、低漏電流以及低輸入/輸出對地電容值。

暫態電壓抑制器主要可藉由如下方式來製造：首先利用局部區域矽氧化法(LOCOS)或矽平面製程(Silicon Planar Process)在基板上形成氧化矽罩幕，接著對基板的未形成有氧化矽罩幕的 區域進行離子植入製程，進而形成所需的摻雜區。

儘管使用局部區域矽氧化法製造的暫態電壓抑制器具有高崩潰電壓以及低輸入/輸出對地電容值，但其漏電流卻非常高。造成上述現象的原因被認為是使用區域矽氧化法形成的氧化矽罩幕普遍會呈現出所謂的鳥嘴(Bird's Beak)結構，因而造成暫態電壓抑制器的漏電流增加。另一方面，雖然上述問題可藉由使用矽平面製程來克服，但使用矽平面製程並無法穩定地製造具有同時兼具上述特性的暫態電壓抑制器。具體而言，在矽平面製程中係直接利用光阻罩幕來定義各區域的位置，但卻常因錯誤對準(Misalignment)而造成摻雜區的位置偏離預定的區域。如此製作而得的元件容易存在彼此之間的電性不均一等良率不佳的問題。

基於上述見解，本發明實施例提出一種半導體元件及其製造方法，以期能改善上述問題。本發明實施例所提出的半導體元件的製造方法可用於製造電路保護裝置等半導體元件，例如暫態電壓抑制器。

本發明實施例提供了如下的技術方案：使用以罩幕結構結合間隙壁做為植入製程中的罩幕，可防止對準誤差的產生，進而有效提高暫態電壓抑制器的製程良率，從而在不影響崩潰電壓的情況下，大幅度地降低元件的漏電流。

以下將針對本發明實施例的半導體元件及其製造方法的具體構成進行說明。

圖1A~1I是依照本發明的第一實施例所繪示之半導體元 件的製造方法的流程的剖面示意圖。

在本說明書中，第一導電型以及第二導電型不同，可以分別為N型以及P型，也可以分別為P型以及N型，在此並不做任何限定。

請參照圖1A，首先，提供基底14。基底14分為第一區域4、第二區域6以及第三區域8。第一區域4以及第三區域8分別位於第二區域6的周圍。

在一實施例中，基底例如是半導體、半導體化合物或是絕緣層上有半導體(Semiconductor Over Insulator，SOI)。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵摻雜硼、鎵等。此外，基底14例如是具有第二導電型摻雜的基底，其中第二導電型摻雜可以是IIIA族原子，例如是硼，或是氟化硼離子。

在另一實施例中，基底14是具有第一導電型摻雜的基底，且基底14中具有第二導電型的摻雜區或井區12。基底14的材料如上所述，第一導電型摻雜例如是VA族原子，例如是磷或砷。摻雜區或井區12可以是藉由在基底14中摻雜而形成的。在另一實施例中，也可以藉由磊晶成長製程在基底14上形成磊晶層，以取代摻雜區或井區12。為方便起見，以下僅以井區12來說明，但本發明並不以此為限。在一實施例中，基底14的摻雜濃度 例如是5×10¹³/cm³，井區12的摻雜濃度例如是1×10¹⁴/cm³，但並不限於此。

請參照圖1B，在井區12上形成多個罩幕結構20。在第二區域6上的兩罩幕結構20之間具有開口22，其中開口22裸露出第二區域6中部分井區12。罩幕結構20的形成方法例如是先在井區12上形成墊氧化材料層(未繪示)，並在墊氧化材料層(未繪示)上形成罩幕材料層(未繪示)，接著對墊氧化材料層與罩幕材料層進行微影與蝕刻製程，以形成墊氧化層16以及罩幕層18。墊氧化層16的材料例如是二氧化矽。罩幕層18的材料可以是導體材料、介電材料或其組合。導體材料例如是未摻雜多晶矽、未摻雜非晶矽或其組合，介電材料例如是氧化矽、氮化矽或其組合，但本發明並不限於此。墊氧化材料層以及罩幕材料層的形成方法例如是化學氣相沉積法、熱氧化法或其組合。

請參照圖1C，在基底14上形成圖案化的光阻層21。圖案化的光阻層21覆蓋第一區域4、第三區域8、部分的第二區域6以及第二區域6上部分的罩幕結構20。圖案化的光阻層21具有開口23，裸露出第二區域6上部分的罩幕結構20以及部分井區12。接著，以圖案化的光阻層21以及罩幕結構20做為罩幕，進行第一離子植入製程25，以於開口22所裸露的井區12中形成具有第一導電型的第一摻雜區24。在一實施例中，進行第一離子植入製程25時所使用的摻雜原子例如是磷、砷等VA族原子，離子植入的能量例如是50Kev~100Kev。在一實施例中，第一摻雜區24 的摻雜濃度例如是1×10¹⁸/cm³~5×10¹⁸/cm³，但並不限於此。

請參照圖1D以及圖1I，移除圖案化的光阻層21。接著形成多個間隙壁26。間隙壁26覆蓋罩幕結構20的側壁。間隙壁26的形成方法例如是先在井區12上以及罩幕結構20的側壁上形成間隙壁材料層(未繪示)，接著進行非等向性蝕刻製程，以形成間隙壁26。形成間隙壁材料層(未繪示)的方法例如是化學氣相沉積法。間隙壁26的材料例如是氮化矽、四乙基正矽酸鹽(Tetraethyl orthosilicate，TEOS)、多晶矽或其組合。罩幕層18與間隙壁26的材料可以相異。在一示範實施例中，罩幕層18為導體材料，例如是未摻雜多晶矽、未摻雜非晶矽或其組合；間隙壁26為介電材料，例如是氧化矽或氮化矽。在另一示範實施例中，罩幕層18例如是氮化矽；間隙壁26例如是氧化矽。然而，上述罩幕層18與間隙壁26的材料也可以相同。若罩幕層18與間隙壁26具有相同材料，則在形成間隙壁材料層之前，例如還包括先形成頂蓋層19於罩幕層18上(如圖1I所示)，之後再覆蓋間隙壁材料層於井區12上以及罩幕結構20的側壁上。上述頂蓋層19的材料與罩幕層18不同，且亦與間隙壁26不同。上述頂蓋層19可以是介電材料，例如是氧化矽、氮化矽或其組合；罩幕層18與間隙壁26可以皆為導體材料，例如是未摻雜多晶矽、未摻雜非晶矽或其組合。由於頂蓋層19的蝕刻速率不同於間隙壁26以及罩幕層18的蝕刻速率，例如頂蓋層19的蝕刻速率小於間隙壁26的蝕刻速率，因此在後續用以形成間隙壁26的非等向性蝕刻過程中， 頂蓋層19可以用來保護罩幕層18免於被蝕刻。

請參照圖1E，在基底14上形成圖案化的光阻層28。圖案化的光阻層28覆蓋第一區域4、第三區域8、部分的第二區域6、部分的罩幕結構20以及部分的間隙壁26。圖案化的光阻層28具有開口29，開口29裸露出第二區域6上部分的罩幕結構20、部分的間隙壁26以及部分的第一摻雜區24。接著，以圖案化的光阻層28、裸露的間隙壁26以及裸露的罩幕結構20做為罩幕，進行第二離子植入製程31，以於裸露的第一摻雜區24的下方形成具有第二導電型的第二摻雜區32。在一實施例中，進行第二離子植入製程31時所使用的摻雜原子例如是硼、鎵等IIIA族原子，離子植入的能量例如是120Kev~220Kev。在一實施例中，第二摻雜區32的摻雜濃度例如是5×10¹⁷/cm³~3×10¹⁸/cm³，但並不限於此。藉由使用裸露的罩幕結構20以及裸露的間隙壁26做為罩幕，在進行第二離子植入製程31時，可使第二摻雜區32的兩側分別自行對準位於第二區域6上之兩個裸露的間隙壁26之遠離與其接觸之罩幕結構20的一側，而準確地形成於第一摻雜區24下方的特定位置，進而可防止對準誤差的產生，從而降低元件的漏電流。在一實施例中，第二摻雜區32的兩側邊緣分別與第一摻雜區24的兩側邊緣的距離比為0.9~1.1。更具體地說，在圖式的左側，第二摻雜區32邊緣與第一摻雜區24的邊緣的距離為d1。在圖式的右側，第二摻雜區32邊緣與第一摻雜區24的邊緣的距離為d2。距離d1與距離d2的比為0.9~1.1。

請參照圖1F，再次以圖案化的光阻層28、裸露的間隙壁26以及裸露的罩幕結構20做為罩幕，進行第三離子植入製程33，以於第一摻雜區24中形成具有第一導電型的濃摻雜區34。在一實施例中，進行第三離子植入製程33時所使用的摻雜原子例如是磷、砷等VA族原子，離子植入的能量例如是60Kev~100Kev。在一實施例中，濃摻雜區34的摻雜濃度例如是1×10²⁰/cm³~5×10²⁰/cm³，但並不限於此。同樣地，藉由使用裸露的罩幕結構20以及裸露的間隙壁26做為罩幕，在進行第三離子植入製程33時，可使濃摻雜區34的兩側分別自行對準位於第二區域6上之兩個裸露的間隙壁26之遠離與其接觸之罩幕結構20的一側，而準確地形成於第一摻雜區24中的特定位置，進而可防止對準誤差的產生，從而降低元件的漏電流。在一實施例中，濃摻雜區34的兩側邊緣分別與第一摻雜區24的兩側邊緣的距離比為0.9~1.1。更具體地說，在圖式的左側，濃摻雜區34邊緣與第一摻雜區24的邊緣的距離為d3。在圖式的右側，第二摻雜區32邊緣與第一摻雜區24的邊緣的距離為d4。距離d3與距離d4的比為0.9~1.1。

在一實施例中，當第一離子植入製程25、第二離子植入製程31與第三離子植入製程33所使用的離子植入能量不同時，則三個離子植入製程所形成的離子摻雜區的深度也不同。換句話說，所使用的離子植入能量越高，則離子植入的深度也越深。舉例來說，相較於第一離子植入製程25所使用的離子植入能量(例如是50~100Kev)與第三離子植入製程33所使用的離子植入能量 (例如是60~100Kev)，上述第二離子植入製程31所使用的離子植入能量(120~220Kev)是三個離子植入製程中相對最高者，因此所形成之第二摻雜區32的深度也相對最深。此外，為了形成齊納二極體結構，上述第一摻雜區24、第二摻雜區32與濃摻雜區34的摻雜濃度通常是，濃摻雜區34的摻雜濃度例如是高於第一摻雜區24且皆為第一導電型摻雜，而第二摻雜區32的摻雜濃度例如是低於第一摻雜區24且第二摻雜區32為第二導電型摻雜。

請同時參照圖1G以及圖1H，接著移除圖案化的光阻層28。額外一提的是，當間隙壁26為導體材料時，例如可以再接著移除間隙壁26。移除間隙壁26的方法例如是溼式蝕刻法。於移除圖案化的光阻層28或間隙壁26之後，繼而在位於第一區域4以及第三區域8上的兩罩幕結構20之間所裸露的井區12中形成第三摻雜區39a以及第四摻雜區39b。其中第三摻雜區39a以及第四摻雜區39b分別位於第一摻雜區24的周圍。此外，間隙壁26例如可以在第三摻雜區39a與第四摻雜區39b形成之後再移除。第三摻雜區39a具有第一導電型；第四摻雜區39b具有第二導電型。之後在井區12以及罩幕結構20的側壁上形成介電層36。形成介電層36的方法例如是先在井區12以及罩幕結構20的側壁上形成介電材料層(未繪示)，接著進行蝕刻或化學機械研磨製程。之後，進行微影蝕刻製程，以在介電層36中形成接觸窗開口37a、37b、37c。之後，在罩幕結構20及井區12上形成接觸窗38a、38b、38c。形成接觸窗38a、38b、38c的方法例如是先在罩幕結構20及井區 12上形成導體材料層(未繪示)，接著進行微影蝕刻製程或化學機械研磨製程，以形成接觸窗38a、38b、38c。形成導體材料層(未繪示)的方法例如是化學氣相沉積法。導體材料層(未繪示)的材料例如銅、鋁或其組合。接觸窗38a覆蓋在位於第一區域4之罩幕結構20的表面，且與部分第三摻雜區39a的表面接觸；接觸窗38b覆蓋在位於第二區域6之罩幕結構20的表面，且與部分濃摻雜區34的表面接觸；接觸窗38c覆蓋在位於第三區域8之罩幕結構20的表面，且與部分第四摻雜區39b的表面接觸。在一實施例中，接觸窗38a、38b、38c與罩幕層18直接接觸。

在藉由第一實施例之半導體元件的製造方法所製得的半導體元件中，位於第一區域4以及第三區域8中與位於第一區域4以及第三區域8上方的元件可以做為二極體，位於第二區域6中與位於第二區域6上方的元件可以做為齊納二極體(Zener diode)。

本發明的第一實施例是依以下順序進行各步驟：(1)在基底14上形成罩幕結構20；(2)以罩幕結構20做為罩幕，進行第一離子植入製程25，以形成第一摻雜區24；(3)於罩幕結構20的側壁形成間隙壁26；(4)以間隙壁26以及罩幕結構20做為罩幕，進行第二離子植入製程31，以形成第二摻雜區32；(5)以間隙壁26以及罩幕結構20做為罩幕，進行第三離子植入製程33，以形成濃摻雜區34。然而，本發明的半導體元件的製造方法並不需要完全依照此順序進行，以下將會再列舉更多實施例，以說明這一點。另外，在以下的說明中將會省略類似於第一實施例的流 程以及構件的說明。

圖2A~2D是依照本發明的第二實施例所繪示之半導體元件的製造方法的流程的剖面示意圖。圖2E是表示圖2D所示的步驟的另一變形例的剖面示意圖。圖2F是表示圖2D所示的步驟的另一變形例的剖面示意圖。

請同時參照圖1A、圖1B以及圖2A，第一實施例與第二實施例最大的差別在於三個離子植入製程的順序不同。第一實施例例如是先進行第一離子植入製程25，再進行第二離子植入製程31。而第二實施例例如是先進行第二離子植入製程31，再進行第一離子植入製程25。本發明的第二實施例是在形成罩幕結構20之後且在形成圖案化的光阻層41之前，形成間隙壁26於罩幕結構20的側壁，之後才形成覆蓋在部分間隙壁26上與部分罩幕結構20上的圖案化的光阻層41。上述圖案化的光阻層41具有開口43，以裸露出第二區域6的部分罩幕結構20、部分間隙壁26與部分井區12。並且，裸露的間隙壁26、裸露的罩幕結構20與圖案化的光阻層41被利用來當作首先進行的第二離子植入製程31的罩幕。利用上述第二離子植入製程31可以在間隙壁26以及罩幕結構20所裸露的部分井區12中形成具有第二導電型的第二摻雜區40。井區12、基底14、罩幕結構20(包括墊氧化層16與罩幕層18)以及間隙壁26的材料以及形成方法皆已於第一實施例的說明中詳述，故於此不再贅述。另外，第二離子植入製程31中所使用的植入能量以及摻雜原子的種類，還有所形成的第二摻雜區40 的摻雜濃度亦已於第一實施例的說明中詳述，故於此不再贅述。

請同時參照圖2B以及圖2C，移除圖案化的光阻層41以及間隙壁26，移除圖案化的光阻層41以及間隙壁26的方法已於第一實施例的說明中詳述，故於此不再贅述。接著在基底14上形成圖案化的光阻層45。圖案化的光阻層45覆蓋部分的第二區域6以及部分的罩幕結構20。圖案化的光阻層45具有開口47，裸露出第二區域6上的部分罩幕結構20以及部分井區12。接著，以圖案化的光阻層45以及裸露的罩幕結構20做為罩幕，進行第一離子植入製程25，以於開口47所裸露的井區12與第二摻雜區40中形成具有第一導電型的第一摻雜區44。第一摻雜區44位於罩幕結構20所裸露的部分井區12與第二摻雜區40中，且位於第二摻雜區40的上方。第一離子植入製程25中所使用的植入能量以及摻雜原子的種類，還有所形成的第一摻雜區44的摻雜濃度已於第一實施例的說明中詳述，故於此不再贅述。

請參照圖2D，以圖案化的光阻層45、罩幕結構20以及裸露出部分的第一摻雜區44的蔭罩幕(shadow mask)45a做為罩幕，進行第三離子植入製程33，以於第一摻雜區44中形成具有第一導電型的濃摻雜區46。上述第三離子植入製程33中所使用的植入能量以及摻雜原子的種類，還有所形成的濃摻雜區46的摻雜濃度已於第一實施例的說明中詳述，故於此不再贅述。此外，於其他實施例中，亦可於形成第一摻雜區44之後，藉由形成輔助間隙壁26a(如圖2E所示)於罩幕結構20的側壁來取代上述蔭罩幕 45a的功用。或者，亦可形成另一具有開口47a的圖案化的光阻層45b來取代上述蔭罩幕45a的功用，其中開口47a裸露出部分第一摻雜區44的(如圖2F所示)。由於形成濃摻雜區46的過程中即使發生對準誤差，也不至於會影響到所得的半導體元件的特性，因此濃摻雜區46所要求的對位準度可以不需要像第二摻雜區40那樣嚴格。也因如此，第三離子植入製程33中所使用的罩幕則容許較多的選擇，例如可以使用上述的蔭罩幕45a、輔助間隙壁26a與具有開口47a的圖案化的光阻層45b三者之一以合併圖案化的光阻層45與罩幕結構20一起作為第三離子植入製程33的罩幕。

之後的形成第三摻雜區39a以及第四摻雜區39b的步驟、形成介電層36的步驟以及形成接觸窗38a、38b、38c的步驟及其細節皆已於第一實施例的說明中詳述，故於此不再贅述。

圖3A~3D是依照本發明的第三實施例所繪示之半導體元件的製造方法的流程的剖面示意圖。

請同時參照圖1A、圖1B以及圖3A，與第二實施例不同的是，本發明的第三實施例例如是依序進行第二離子植入製程31、第三離子植入製程33與第一離子植入製程25，而第二實施例例如是依序進行第二離子植入製程31、第一離子植入製程25與第三離子植入製程33。具體而言，本發明之第三實施例的製造方法包括以下步驟。在基底14上形成罩幕結構20的步驟之後會先於罩幕結構20的側壁形成間隙壁26。接著在基底14上形成圖案化的光阻層49。圖案化的光阻層49覆蓋部分的第二區域6以及部分 的罩幕結構20。圖案化的光阻層49具有開口51，裸露出第二區域6上的部分罩幕結構20以及部分井區12。接著，以圖案化的光阻層49、裸露的間隙壁26以及裸露的罩幕結構20做為罩幕，進行第二離子植入製程31，以形成具有第二導電型的第二摻雜區40。第二摻雜區40位於間隙壁26以及罩幕結構20所裸露的部分井區12中。井區12、基底14、罩幕結構20(包括墊氧化層16與罩幕層18)以及間隙壁26的材料以及形成方法皆已於第一實施例的說明中詳述，故於此不再贅述。另外，第二離子植入製程31中所使用的植入能量以及摻雜原子的種類，還有所形成的第二摻雜區40的摻雜濃度亦已於第一實施例的說明中詳述，故於此不再贅述。

請參照圖3B，再次以圖案化的光阻層49、間隙壁26以及罩幕結構20做為罩幕，進行第三離子植入製程33，以形成具有第一導電型的濃摻雜區48。濃摻雜區48位於第二摻雜區40中。第三離子植入製程33中所使用的植入能量以及摻雜原子的種類，還有所形成的濃摻雜區48的摻雜濃度已於第一實施例的說明中詳述，故於此不再贅述。

請同時參照圖3C以及圖3D，移除圖案化的光阻層49以及間隙壁26，移除圖案化的光阻層49以及間隙壁26的方法已於第一實施例的說明中詳述，故於此不再贅述。接著在基底14上形成圖案化的光阻層53。圖案化的光阻層53覆蓋部分的第二區域6以及部分的罩幕結構20。圖案化的光阻層53具有開口55，裸露 出第二區域6上的部分罩幕結構20以及部分的井區12。接著，以圖案化的光阻層53以及裸露的罩幕結構20做為罩幕，進行第一離子植入製程25，以於開口55所裸露的井區12中形成具有第一導電型的第一摻雜區50。第一摻雜區50位於罩幕結構20所裸露的部分井區12中，且位於第二摻雜區40的上方。第一離子植入製程25中所使用的植入能量以及摻雜原子的種類，還有所形成的第一摻雜區50的摻雜濃度已於第一實施例的說明中詳述，故於此不再贅述。

之後的形成第三摻雜區39a以及第四摻雜區39b的步驟、形成介電層36的步驟以及形成接觸窗38a、38b、38c的步驟及其細節皆已於第一實施例的說明中詳述，故於此不再贅述。

在藉由第二實施例與第三實施例之半導體元件的製造方法所製得的半導體元件中，與第一實施例相同地，位於第一區域4以及第三區域8中與位於第一區域4以及第三區域8上方的元件可以做為具有第一導電型的二極體或者是具有第二導電型的二極體，位於第二區域6中與位於第二區域6上方的元件可以做為齊納二極體(Zener diode)。

以下將針對本發明實施例的半導體元件的結構進行說明。

請參照圖1H，本發明實施例的半導體元件位於基底14上以及基底14中。在一實施例中，基底14具有第一導電型，基底14中具有井區12。半導體元件包括第一區域4、第二區域6以 及第三區域8上的罩幕結構20、介電層36以及接觸窗38a、38b、38c，或更包括間隙壁26。上述第二區域6介於第一區域4與第三區域8之間。上述罩幕結構20覆蓋在部分井區12上。在一實施例中，罩幕結構20包括墊氧化層16以及罩幕層18。墊氧化層16位於井區12上，而罩幕層18位於墊氧化層16上。間隙壁26位於罩幕結構20的側壁。介電層36位於基底14上，且覆蓋間隙壁26。接觸窗38b位於罩幕結構20及介電層36上，覆蓋罩幕結構20的表面，且與部分井區12的表面接觸。

本發明實施例的半導體元件還包括位於基底14中的多個摻雜區。更具體地說，在第一區域4以及第三區域8中分別還包含了具有第一導電型的第三摻雜區39a以及具有第二導電型的第四摻雜區39b，在此並不做限定。第三摻雜區39a以及第四摻雜區39b位於井區12中，且分別與接觸窗38a、38c接觸。

此外，在第二區域6中還包括具有第一導電型的第一摻雜區24、具有第二導電型的第二摻雜區32以及具有第一導電型的濃摻雜區34。第一摻雜區24位於井區12中，且位於兩罩幕結構20之間，其中第一摻雜區24的寬度例如等於兩罩幕結構20的間距。第二摻雜區32位於第一摻雜區24的下方，其中第二摻雜區32的寬度例如小於第一摻雜區24的寬度。濃摻雜區34位於第一摻雜區24中，其中濃摻雜區34的寬度例如是小於第一摻雜區24的寬度。在一實施例中，第二摻雜區32的兩側邊緣分別與第一摻雜區24的兩側邊緣的距離比為0.9~1.1；濃摻雜區34的兩側邊緣 分別與第一摻雜區24的兩側邊緣的距離比為0.9~1.1。換言之，濃摻雜區34的邊緣例如與第二摻雜區32幾乎相互對齊或相互切齊，且第一摻雜區24、第二摻雜區32以及濃摻雜區34所形成的結構相當對稱，因此，本發明實施例的半導體元件具有相當低的漏電流。

另外，本發明實施例的半導體元件的所有構件的材料以及形成方法，乃至於摻雜區的濃度皆已於前文中詳述，故於此不再贅述。

在本發明實施例的半導體元件中，位於第一區域4以及第三區域8中與位於第一區域4以及第三區域8上方的元件可以做為具有第一導電型的二極體或者是具有第二導電型的二極體，位於第二區域6中與位於第二區域6上方的元件可以做為齊納二極體。

雖然上述實施例是以形成兩個一般的二極體以及一個齊納二極體的製造方法以及由此製造方法製得的元件做為例子，但本發明當然不限於此。本領域中具有通常知識者在閱讀過本說明書的內容後，自然能夠了解到，只要是利用本發明實施例的半導體元件的製造方法製造的齊納二極體均在本發明的範圍內，上述一般的二極體的數目是可以根據實際需要而自行調整。

在一實驗例中，以現有的矽平面製程以及本發明實施例的製程所分別製造的半導體元件，來進行崩潰電壓、漏電流以及輸入/輸出對地電容值等電性的測定，其結果如下表所示。

由上表的結果可知，在使用矽平面製程所製造的半導體元件中，由於發生了錯誤對準，因而導致半導體元件具有極高的漏電流以及較高的輸入/輸出對地電容值。相對於此，在使用本發明的製程所製造的半導體元件中，由於對準的精度得到改善，因而能夠在不影響崩潰電壓的情況下，降低輸入/輸出對地電容值且大幅降低半導體元件的漏電流，以獲得良率與效能相對較好的暫態電壓抑制器。

綜上所述，本發明藉由使用罩幕結構做為罩幕，或罩幕結構以及間隙壁做為罩幕，再進行離子植入製程，可自行對準間隙壁防止對準誤差的產生，進而有效提高暫態電壓抑制器的製程良率，從而在不影響崩潰電壓的情況下，穩定地降低元件的漏電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

4‧‧‧第一區域

6‧‧‧第二區域

8‧‧‧第三區域

12‧‧‧井區

14‧‧‧基底

16‧‧‧墊氧化層

18‧‧‧罩幕層

20‧‧‧罩幕結構

24‧‧‧第一摻雜區

26‧‧‧間隙壁

32‧‧‧第二摻雜區

34‧‧‧濃摻雜區

36‧‧‧介電層

37a、37b、37c‧‧‧接觸窗開口

38a、38b、38c‧‧‧接觸窗

39a‧‧‧第三摻雜區

39b‧‧‧第四摻雜區

Claims (20)

1. 一種半導體元件的製造方法，包括：在一基底上形成多個罩幕結構，該些罩幕結構裸露出部分該基底；以該些罩幕結構做為罩幕，進行一第一離子植入製程，以形成具有一第一導電型的一第一摻雜區；形成多數個間隙壁於該些罩幕結構的側壁；以該些間隙壁以及該些罩幕結構做為罩幕，進行一第二離子植入製程，以於該基底中形成具有一第二導電型的一第二摻雜區，其中該第二摻雜區位於該第一摻雜區的下方；以及於該第一摻雜區中形成具有該第一導電型的一濃摻雜區。
2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中形成該些罩幕結構的步驟包括：於該基底上形成多個墊氧化層；以及於該些墊氧化層上形成多個罩幕層。
3. 如申請專利範圍第2項所述的半導體元件的製造方法，其中該些罩幕層與該些間隙壁分別為一導體材料、一介電材料或其組合。
4. 如申請專利範圍第3項所述的半導體元件的製造方法，其中該導體材料係為一未摻雜多晶矽、一未摻雜非晶矽或其組合，該介電材料係為氧化矽或氮化矽。
5. 如申請專利範圍第1項所述的半導體元件的製造方法， 其中該第二摻雜區的兩側邊緣與該第一摻雜區的兩側邊緣的距離比為0.9~1.1。
6. 如申請專利範圍第1項所述的半導體元件的製造方法，其中該第二離子植入製程所使用之離子植入能量大於該第一離子植入製程所使用之離子植入能量。
7. 如申請專利範圍第1項所述的半導體元件的製造方法，依以下順序進行各步驟：在該基底上形成該些罩幕結構；以該些罩幕結構做為罩幕，進行該第一離子植入製程，以形成該第一摻雜區；形成該些間隙壁於該些罩幕結構的側壁；以該些間隙壁以及該些罩幕結構做為罩幕，進行該第二離子植入製程，以形成該第二摻雜區；以及以該些間隙壁以及該些罩幕結構做為罩幕，進行一第三離子植入製程，以形成該濃摻雜區。
8. 如申請專利範圍第7項所述的半導體元件的製造方法，其中該濃摻雜區的邊緣與該第二摻雜區的邊緣相互對齊。
9. 如申請專利範圍第1項所述的半導體元件的製造方法，依以下順序進行各步驟：在該基底上形成該些罩幕結構；形成該些間隙壁於該些罩幕結構的側壁；以該些間隙壁以及該些罩幕結構做為罩幕，進行該第二離子 植入製程，以形成該第二摻雜區；移除該些間隙壁；以該些罩幕結構做為罩幕，進行該第一離子植入製程，以形成該第一摻雜區，其中該第二摻雜區位於該第一摻雜區的下方；於該基底上形成一光阻層或一蔭罩幕，該光阻層或該蔭罩幕具有一開口，裸露出部分該第一摻雜區；以及以該光阻層或該蔭罩幕為罩幕，進行一第三離子植入製程，以於該第一摻雜區中形成該濃摻雜區。
10. 如申請專利範圍第1項所述的半導體元件的製造方法，依以下順序進行各步驟：在該基底上形成該些罩幕結構；形成該些間隙壁於該些罩幕結構的側壁；以該些間隙壁以及該些罩幕結構做為罩幕，進行該第二離子植入製程，以形成該第二摻雜區；移除該些間隙壁；以該些罩幕結構做為罩幕，進行該第一離子植入製程，以形成該第一摻雜區，其中該第二摻雜區位於該第一摻雜區的下方；形成多數個輔助間隙壁於該些罩幕結構的側壁；以及以該些罩幕結構以及該些輔助間隙壁為罩幕，進行一第三離子植入製程，以形成該濃摻雜區。
11. 如申請專利範圍第10項所述的半導體元件的製造方法，其中該濃摻雜區的兩側邊緣分別與該第一摻雜區的兩側邊緣的距 離比為0.9~1.1。
12. 如申請專利範圍第1項所述的半導體元件的製造方法，依以下順序進行各步驟：在該基底上形成該些罩幕結構；形成該些間隙壁，於該些罩幕結構的側壁；以該些間隙壁以及該些罩幕結構做為罩幕，進行該第二離子植入製程，以形成該第二摻雜區；以該些間隙壁以及該些罩幕結構做為罩幕，進行一第三離子植入製程，以形成該濃摻雜區；移除該些間隙壁；以及以該些罩幕結構做為罩幕，進行該第一離子植入製程，以形成該第一摻雜區。
13. 如申請專利範圍第12項所述的半導體元件的製造方法，其中該濃摻雜區的邊緣與該第二摻雜區的邊緣相互對齊。
14. 如申請專利範圍第1項所述的半導體元件的製造方法，其中該基底具有一第一區域、一第二區域以及一第三區域，該第一區域以及該第三區域分別位於該第二區域的周圍，其中在該第二區域形成該第一摻雜區、該第二摻雜區以及該濃摻雜區之後，在位於該第一區域以及該第三區域的該些罩幕結構之間所裸露的該基底中分別形成具有該第一導電型的一第三摻雜區以及具有該第二導電型一第四摻雜區。
15. 如申請專利範圍第1項所述的半導體元件的製造方法， 其中該半導體元件為一暫態電壓抑制器。
16. 一種暫態電壓抑制器，包括：多個罩幕結構，位於一基底上；具有一第一導電型的一第一摻雜區，位於該些罩幕結構之間的該基底中，與該第一摻雜區相鄰的該些罩幕結構的側壁分別與該第一摻雜區的兩側邊緣相互切齊；具有一第二導電型的一第二摻雜區，位於該第一摻雜區的下方，其中該第二摻雜區的寬度小於該第一摻雜區的寬度，且該第二摻雜區的兩側邊緣與該第一摻雜區的兩側邊緣的距離比為0.9~1.1；以及具有該第一導電型的一濃摻雜區，位於該第一摻雜區中，其中該濃摻雜區的兩側邊緣分別與該第二摻雜區的兩側邊緣相互切齊，其中該第一摻雜區與該第二摻雜區在垂直該基底表面的方向上只有一個該第一導電型及該第二導電型的接面。
17. 如申請專利範圍第16項所述的暫態電壓抑制器，其中該濃摻雜區的兩側邊緣分別與該第一摻雜區的兩側邊緣的距離比為0.9~1.1。
18. 如申請專利範圍第16項所述的暫態電壓抑制器，其中每一該罩幕結構包括：一墊氧化層，位於該基底上；以及一罩幕層，位於該墊氧化層上。
19. 如申請專利範圍第16項所述的暫態電壓抑制器，更包括多數個間隙壁，位於該些罩幕結構的側壁。
20. 如申請專利範圍第16項所述的暫態電壓抑制器，更包括一井區，該井區具有該第二導電型且位於該基底中，其中該第一摻雜區與該第二摻雜區位於該井區中，且該第一摻雜區、該第二摻雜區與該井區在垂直該基底表面的方向上只有一個該第一導電型及該第二導電型之接面。