CN106206548B - 半导体元件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title abstract description 46
- 239000004065 semiconductor Substances 0.000 title abstract description 40
- 238000005468 ion implantation Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000005516 engineering process Methods 0.000 claims description 65
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 36
- 230000001052 transient effect Effects 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000002513 implantation Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 Boron ion Chemical class 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
一种半导体元件及其制造方法，包括：以基底上的形成的光掩膜结构进行第一离子植入工艺，以形成具有第一导电型的第一掺杂区；形成多个间隙壁，于光掩膜结构的侧壁；进行第二离子植入工艺，以于第一掺杂区的下方形成具有第二导电型的第二掺杂区；以及于第一掺杂区中形成具有第一导电型的浓掺杂区。
Description
技术领域
本发明实施例是有关于一种半导体元件及其制造方法，且特别是有关于一种电路保护装置及其制造方法。
背景技术
随着电子科技不断的进步，电子产品成为人们生活中不可获缺的工具。集成电路在电子产品中更扮演着重要的角色。通过建构集成电路，电子产品中的电路面积可以大幅度地减小，且集成电路常可提供高效能的运算能力，以提升电子产品的整体效能。
在集成电路中，静电放电(Electrostatic discharge，ESD)一直是主要的问题之一。当产生较大量的静电放电电流时，常会导致芯片烧毁，因此如何做好静电放电防护一直是相当受到重视的课题。
发明内容
本发明目的在于提供一种半导体元件及其制造方法。
本发明实施例提供一种半导体元件的制造方法，包括：在基底上形成多个光掩膜结构，上述光掩膜结构裸露出部分上述基底；以上述光掩膜结构做为光掩膜，进行第一离子植入工艺，以形成具有第一导电型的第一掺杂区；形成多个间隙壁，于上述光掩膜结构的侧壁；以上述间隙壁以及上述光掩膜结构做为光掩膜，进行第二离子植入工艺，以于上述基底中形成具有第二导电型的第二掺杂区，其中上述第二掺杂区位于上述第一掺杂区的下方；以及于上述第一掺杂区中形成具有上述第一导电型的浓掺杂区。
本发明实施例又提供一种半导体元件，包括：多个光掩膜结构，位于基底上；具有第一导电型的第一掺杂区，位于上述光掩膜结构之间的上述基底中；以及具有第二导电型的第二掺杂区，位于上述第一掺杂区的下方，其中上述第二掺杂区的宽度小于上述第一掺杂区的宽度，且上述第二掺杂区的两侧边缘与上述第一掺杂区的两侧边缘的距离比为0.9～1.1；以及具有第一导电型的浓掺杂区，位于上述第一掺杂区中。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
图1A～图1I是依照本发明的第一实施例所绘示的半导体元件的制造方法的流程的剖面示意图。
图2A～图2D是依照本发明的第二实施例所绘示的半导体元件的制造方法的流程的剖面示意图。
图2E是表示图2D所示的步骤的另一变形例的剖面示意图。
图2F是表示图2D所示的步骤的另一变形例的剖面示意图。
图3A～图3D是依照本发明的第三实施例所绘示的半导体元件的制造方法的流程的剖面示意图。
附图标号
4：第一区域
6：第二区域
8：第三区域
12：阱
14：基底
16：垫氧化层
18：光掩膜层
19：顶盖层
20：光掩膜结构
21、28、41、45、45b、49、53：图案化的光阻层
22、23、29、43、47、47a、51、55：开口
24、44、50：第一掺杂区
25：第一离子植入工艺
26：间隙壁
26a：辅助间隙壁
31：第二离子植入工艺
32、40：第二掺杂区
33：第三离子植入工艺
具体实施方式
集成电路中的静电放电防护可通过在集成电路中额外设置电路保护装置，例如暂态电压抑制器(Transient Voltage Supressor；TVS)，来进行保护。暂态电压抑制器除了可降低电容之外，同时还具有工艺简单、成本低廉与体积小等优点。
暂态电压抑制器可由N型二极管、P型二极管以及齐纳二极管(Zener diode)所构成。暂态电压抑制器主要是使用崩溃电压(Breakdown Voltage)、漏电流(Leakagecurrent)及输入/输出对地电容值(Input/Output-to-Ground Capacitance)来做为暂态电压抑制器的评价基准。对一个暂态电压抑制器来说，理想的是具有高崩溃电压、低漏电流以及低输入/输出对地电容值。
暂态电压抑制器主要可通过如下方式来制造：首先利用局部区域硅氧化法(LOCOS)或硅平面工艺(Silicon Planar Process)在基板上形成氧化硅光掩膜，接着对基板的未形成有氧化硅光掩膜的区域进行离子植入工艺，进而形成所需的掺杂区。
尽管使用局部区域硅氧化法制造的暂态电压抑制器具有高崩溃电压以及低输入/输出对地电容值，但其漏电流却非常高。造成上述现象的原因被认为是使用区域硅氧化法形成的氧化硅光掩膜普遍会呈现出所谓的鸟嘴(Bird's Beak)结构，因而造成暂态电压抑制器的漏电流增加。另一方面，虽然上述问题可通过使用硅平面工艺来克服，但使用硅平面工艺并无法稳定地制造具有同时兼具上述特性的暂态电压抑制器。具体而言，在硅平面工艺中直接利用光阻光掩膜来定义各区域的位置，但却常因错误对准(Misalignment)而造成掺杂区的位置偏离预定的区域。如此制作而得的元件容易存在彼此之间的电性不均一等良率不佳的问题。
基于上述见解，本发明实施例提出一种半导体元件及其制造方法，以期能改善上述问题。本发明实施例所提出的半导体元件的制造方法可用于制造电路保护装置等半导体元件，例如暂态电压抑制器。
本发明实施例提供了如下的技术方案：使用以光掩膜结构结合间隙壁做为植入工艺中的光掩膜，可防止对准误差的产生，进而有效提高暂态电压抑制器的工艺良率，从而在不影响崩溃电压的情况下，大幅度地降低元件的漏电流。
以下将针对本发明实施例的半导体元件及其制造方法的具体构成进行说明。
图1A～图1I是依照本发明的第一实施例所绘示的半导体元件的制造方法的流程的剖面示意图。
在本说明书中，第一导电型以及第二导电型不同，可以分别为N型以及P型，也可以分别为P型以及N型，在此并不做任何限定。
请参照图1A，首先，提供基底14。基底14分为第一区域4、第二区域6以及第三区域8。第一区域4以及第三区域8分别位于第二区域6的周围。
在一实施例中，基底例如是半导体、半导体化合物或是绝缘层上有半导体(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓掺杂硼、镓等。此外，基底14例如是具有第二导电型掺杂的基底，其中第二导电型掺杂可以是IIIA族原子，例如是硼，或是氟化硼离子。
在另一实施例中，基底14是具有第一导电型掺杂的基底，且基底14中具有第二导电型的掺杂区或阱12。基底14的材料如上所述，第一导电型掺杂例如是VA族原子，例如是磷或砷。掺杂区或阱12可以是通过在基底14中掺杂而形成的。在另一实施例中，也可以通过外延成长工艺在基底14上形成外延层，以取代掺杂区或阱12。为方便起见，以下仅以阱12来说明，但本发明并不以此为限。在一实施例中，基底14的掺杂浓度例如是5×1013/cm3，阱12的掺杂浓度例如是1×1014/cm3，但并不限于此。
请参照图1B，在阱12上形成多个光掩膜结构20。在第二区域6上的两光掩膜结构20之间具有开口22，其中开口22裸露出第二区域6中部分阱12。光掩膜结构20的形成方法例如是先在阱12上形成垫氧化材料层(未绘示)，并在垫氧化材料层(未绘示)上形成光掩膜材料层(未绘示)，接着对垫氧化材料层与光掩膜材料层进行光刻与刻蚀工艺，以形成垫氧化层16以及光掩膜层18。垫氧化层16的材料例如是二氧化硅。光掩膜层18的材料可以是导体材料、介电材料或其组合。导体材料例如是未掺杂多晶硅、未掺杂非晶硅或其组合，介电材料例如是氧化硅、氮化硅或其组合，但本发明并不限于此。垫氧化材料层以及光掩膜材料层的形成方法例如是化学汽相沉积法、热氧化法或其组合。
请参照图1C，在基底14上形成图案化的光阻层21。图案化的光阻层21覆盖第一区域4、第三区域8、部分的第二区域6以及第二区域6上部分的光掩膜结构20。图案化的光阻层21具有开口23，裸露出第二区域6上部分的光掩膜结构20以及部分阱12。接着，以图案化的光阻层21以及光掩膜结构20做为光掩膜，进行第一离子植入工艺25，以于开口22所裸露的阱12中形成具有第一导电型的第一掺杂区24。在一实施例中，进行第一离子植入工艺25时所使用的掺杂原子例如是磷、砷等VA族原子，离子植入的能量例如是50Kev～100Kev。在一实施例中，第一掺杂区24的掺杂浓度例如是1×1018/cm3～5×1018/cm3，但并不限于此。
请参照图1D以及图1I，移除图案化的光阻层21。接着形成多个间隙壁26。间隙壁26覆盖光掩膜结构20的侧壁。间隙壁26的形成方法例如是先在阱12上以及光掩膜结构20的侧壁上形成间隙壁材料层(未绘示)，接着进行非等向性刻蚀工艺，以形成间隙壁26。形成间隙壁材料层(未绘示)的方法例如是化学汽相沉积法。间隙壁26的材料例如是氮化硅、四乙基正硅酸盐(Tetraethyl orthosilicate，TEOS)、多晶硅或其组合。光掩膜层18与间隙壁26的材料可以相异。在一示范实施例中，光掩膜层18为导体材料，例如是未掺杂多晶硅、未掺杂非晶硅或其组合；间隙壁26为介电材料，例如是氧化硅或氮化硅。在另一示范实施例中，光掩膜层18例如是氮化硅；间隙壁26例如是氧化硅。然而，上述光掩膜层18与间隙壁26的材料也可以相同。若光掩膜层18与间隙壁26具有相同材料，则在形成间隙壁材料层之前，例如还包括先形成顶盖层19于光掩膜层18上(如图1I所示)，之后再覆盖间隙壁材料层于阱12上以及光掩膜结构20的侧壁上。上述顶盖层19的材料与光掩膜层18不同，且亦与间隙壁26不同。上述顶盖层19可以是介电材料，例如是氧化硅、氮化硅或其组合；光掩膜层18与间隙壁26可以皆为导体材料，例如是未掺杂多晶硅、未掺杂非晶硅或其组合。由于顶盖层19的刻蚀速率不同于间隙壁26以及光掩膜层18的刻蚀速率，例如顶盖层19的刻蚀速率小于间隙壁26的刻蚀速率，因此在后续用以形成间隙壁26的非等向性刻蚀过程中，顶盖层19可以用来保护光掩膜层18免于被刻蚀。
请参照图1E，在基底14上形成图案化的光阻层28。图案化的光阻层28覆盖第一区域4、第三区域8、部分的第二区域6、部分的光掩膜结构20以及部分的间隙壁26。图案化的光阻层28具有开口29，开口29裸露出第二区域6上部分的光掩膜结构20、部分的间隙壁26以及部分的第一掺杂区24。接着，以图案化的光阻层28、裸露的间隙壁26以及裸露的光掩膜结构20做为光掩膜，进行第二离子植入工艺31，以于裸露的第一掺杂区24的下方形成具有第二导电型的第二掺杂区32。在一实施例中，进行第二离子植入工艺31时所使用的掺杂原子例如是硼、镓等IIIA族原子，离子植入的能量例如是120Kev～220Kev。在一实施例中，第二掺杂区32的掺杂浓度例如是5×1017/cm3～3×1018/cm3，但并不限于此。通过使用裸露的光掩膜结构20以及裸露的间隙壁26做为光掩膜，在进行第二离子植入工艺31时，可使第二掺杂区32的两侧分别自行对准位于第二区域6上的两个裸露的间隙壁26的远离与其接触的光掩膜结构20的一侧，而准确地形成于第一掺杂区24下方的特定位置，进而可防止对准误差的产生，从而降低元件的漏电流。在一实施例中，第二掺杂区32的两侧边缘分别与第一掺杂区24的两侧边缘的距离比为0.9～1.1。更具体地说，在附图的左侧，第二掺杂区32边缘与第一掺杂区24的边缘的距离为d1。在附图的右侧，第二掺杂区32边缘与第一掺杂区24的边缘的距离为d2。距离d1与距离d2的比为0.9～1.1。
请参照图1F，再次以图案化的光阻层28、裸露的间隙壁26以及裸露的光掩膜结构20做为光掩膜，进行第三离子植入工艺33，以于第一掺杂区24中形成具有第一导电型的浓掺杂区34。在一实施例中，进行第三离子植入工艺33时所使用的掺杂原子例如是磷、砷等VA族原子，离子植入的能量例如是60Kev～100Kev。在一实施例中，浓掺杂区34的掺杂浓度例如是1×1020/cm3～5×1020/cm3，但并不限于此。同样地，通过使用裸露的光掩膜结构20以及裸露的间隙壁26做为光掩膜，在进行第三离子植入工艺33时，可使浓掺杂区34的两侧分别自行对准位于第二区域6上的两个裸露的间隙壁26的远离与其接触的光掩膜结构20的一侧，而准确地形成于第一掺杂区24中的特定位置，进而可防止对准误差的产生，从而降低元件的漏电流。在一实施例中，浓掺杂区34的两侧边缘分别与第一掺杂区24的两侧边缘的距离比为0.9～1.1。更具体地说，在附图的左侧，浓掺杂区34边缘与第一掺杂区24的边缘的距离为d3。在附图的右侧，第二掺杂区32边缘与第一掺杂区24的边缘的距离为d4。距离d3与距离d4的比为0.9～1.1。
在一实施例中，当第一离子植入工艺25、第二离子植入工艺31与第三离子植入工艺33所使用的离子植入能量不同时，则三个离子植入工艺所形成的离子掺杂区的深度也不同。换句话说，所使用的离子植入能量越高，则离子植入的深度也越深。举例来说，相较于第一离子植入工艺25所使用的离子植入能量(例如是50～100Kev)与第三离子植入工艺33所使用的离子植入能量(例如是60～100Kev)，上述第二离子植入工艺31所使用的离子植入能量(120～220Kev)是三个离子植入工艺中相对最高者，因此所形成的第二掺杂区32的深度也相对最深。此外，为了形成齐纳二极管结构，上述第一掺杂区24、第二掺杂区32与浓掺杂区34的掺杂浓度通常是，浓掺杂区34的掺杂浓度例如是高于第一掺杂区24且皆为第一导电型掺杂，而第二掺杂区32的掺杂浓度例如是低于第一掺杂区24且第二掺杂区32为第二导电型掺杂。
请同时参照图1G以及图1H，接着移除图案化的光阻层28。额外一提的是，当间隙壁26为导体材料时，例如可以再接着移除间隙壁26。移除间隙壁26的方法例如是湿式刻蚀法。于移除图案化的光阻层28或间隙壁26之后，继而在位于第一区域4以及第三区域8上的两光掩膜结构20之间所裸露的阱12中形成第三掺杂区39a以及第四掺杂区39b。其中第三掺杂区39a以及第四掺杂区39b分别位于第一掺杂区24的周围。此外，间隙壁26例如可以在第三掺杂区39a与第四掺杂区39b形成之后再移除。第三掺杂区39a具有第一导电型；第四掺杂区39b具有第二导电型。之后在阱12以及光掩膜结构20的侧壁上形成介电层36。形成介电层36的方法例如是先在阱12以及光掩膜结构20的侧壁上形成介电材料层(未绘示)，接着进行刻蚀或化学机械研磨工艺。之后，进行光刻刻蚀工艺，以在介电层36中形成接触窗开口37a、37b、37c。之后，在光掩膜结构20及阱12上形成接触窗38a、38b、38c。形成接触窗38a、38b、38c的方法例如是先在光掩膜结构20及阱12上形成导体材料层(未绘示)，接着进行光刻刻蚀工艺或化学机械研磨工艺，以形成接触窗38a、38b、38c。形成导体材料层(未绘示)的方法例如是化学汽相沉积法。导体材料层(未绘示)的材料例如铜、铝或其组合。接触窗38a覆盖在位于第一区域4的光掩膜结构20的表面，且与部分第三掺杂区39a的表面接触；接触窗38b覆盖在位于第二区域6的光掩膜结构20的表面，且与部分浓掺杂区34的表面接触；接触窗38c覆盖在位于第三区域8的光掩膜结构20的表面，且与部分第四掺杂区39b的表面接触。在一实施例中，接触窗38a、38b、38c与光掩膜层18直接接触。
在通过第一实施例的半导体元件的制造方法所制得的半导体元件中，位于第一区域4以及第三区域8中与位于第一区域4以及第三区域8上方的元件可以做为二极管，位于第二区域6中与位于第二区域6上方的元件可以做为齐纳二极管(Zener diode)。
本发明的第一实施例是依以下顺序进行各步骤：(1)在基底14上形成光掩膜结构20；(2)以光掩膜结构20做为光掩膜，进行第一离子植入工艺25，以形成第一掺杂区24；(3)于光掩膜结构20的侧壁形成间隙壁26；(4)以间隙壁26以及光掩膜结构20做为光掩膜，进行第二离子植入工艺31，以形成第二掺杂区32；(5)以间隙壁26以及光掩膜结构20做为光掩膜，进行第三离子植入工艺33，以形成浓掺杂区34。然而，本发明的半导体元件的制造方法并不需要完全依照此顺序进行，以下将会再列举更多实施例，以说明这一点。另外，在以下的说明中将会省略类似于第一实施例的流程以及构件的说明。
图2A～图2D是依照本发明的第二实施例所绘示的半导体元件的制造方法的流程的剖面示意图。图2E是表示图2D所示的步骤的另一变形例的剖面示意图。图2F是表示图2D所示的步骤的另一变形例的剖面示意图。
请同时参照图1A、图1B以及图2A，第一实施例与第二实施例最大的差别在于三个离子植入工艺的顺序不同。第一实施例例如是先进行第一离子植入工艺25，再进行第二离子植入工艺31。而第二实施例例如是先进行第二离子植入工艺31，再进行第一离子植入工艺25。本发明的第二实施例是在形成光掩膜结构20之后且在形成图案化的光阻层41之前，形成间隙壁26于光掩膜结构20的侧壁，之后才形成覆盖在部分间隙壁26上与部分光掩膜结构20上的图案化的光阻层41。上述图案化的光阻层41具有开口43，以裸露出第二区域6的部分光掩膜结构20、部分间隙壁26与部分阱12。并且，裸露的间隙壁26、裸露的光掩膜结构20与图案化的光阻层41被利用来当作首先进行的第二离子植入工艺31的光掩膜。利用上述第二离子植入工艺31可以在间隙壁26以及光掩膜结构20所裸露的部分阱12中形成具有第二导电型的第二掺杂区40。阱12、基底14、光掩膜结构20(包括垫氧化层16与光掩膜层18)以及间隙壁26的材料以及形成方法皆已于第一实施例的说明中详述，故于此不再赘述。另外，第二离子植入工艺31中所使用的植入能量以及掺杂原子的种类，还有所形成的第二掺杂区40的掺杂浓度亦已于第一实施例的说明中详述，故于此不再赘述。
请同时参照图2B以及图2C，移除图案化的光阻层41以及间隙壁26，移除图案化的光阻层41以及间隙壁26的方法已于第一实施例的说明中详述，故于此不再赘述。接着在基底14上形成图案化的光阻层45。图案化的光阻层45覆盖部分的第二区域6以及部分的光掩膜结构20。图案化的光阻层45具有开口47，裸露出第二区域6上的部分光掩膜结构20以及部分阱12。接着，以图案化的光阻层45以及裸露的光掩膜结构20做为光掩膜，进行第一离子植入工艺25，以于开口47所裸露的阱12与第二掺杂区40中形成具有第一导电型的第一掺杂区44。第一掺杂区44位于光掩膜结构20所裸露的部分阱12与第二掺杂区40中，且位于第二掺杂区40的上方。第一离子植入工艺25中所使用的植入能量以及掺杂原子的种类，还有所形成的第一掺杂区44的掺杂浓度已于第一实施例的说明中详述，故于此不再赘述。
请参照图2D，以图案化的光阻层45、光掩膜结构20以及裸露出部分的第一掺杂区44的荫光掩膜(shadow mask)45a做为光掩膜，进行第三离子植入工艺33，以于第一掺杂区44中形成具有第一导电型的浓掺杂区46。上述第三离子植入工艺33中所使用的植入能量以及掺杂原子的种类，还有所形成的浓掺杂区46的掺杂浓度已于第一实施例的说明中详述，故于此不再赘述。此外，于其他实施例中，亦可于形成第一掺杂区44之后，通过形成辅助间隙壁26a(如图2E所示)于光掩膜结构20的侧壁来取代上述荫光掩膜45a的功用。或者，亦可形成另一具有开口47a的图案化的光阻层45b来取代上述荫光掩膜45a的功用，其中开口47a裸露出部分第一掺杂区44的(如图2F所示)。由于形成浓掺杂区46的过程中即使发生对准误差，也不至于会影响到所得的半导体元件的特性，因此浓掺杂区46所要求的对位准度可以不需要像第二掺杂区40那样严格。也因如此，第三离子植入工艺33中所使用的光掩膜则容许较多的选择，例如可以使用上述的荫光掩膜45a、辅助间隙壁26a与具有开口47a的图案化的光阻层45b三者之一以合并图案化的光阻层45与光掩膜结构20一起作为第三离子植入工艺33的光掩膜。
之后的形成第三掺杂区39a以及第四掺杂区39b的步骤、形成介电层36的步骤以及形成接触窗38a、38b、38c的步骤及其细节皆已于第一实施例的说明中详述，故于此不再赘述。
图3A～图3D是依照本发明的第三实施例所绘示的半导体元件的制造方法的流程的剖面示意图。
请同时参照图1A、图1B以及图3A，与第二实施例不同的是，本发明的第三实施例例如是依序进行第二离子植入工艺31、第三离子植入工艺33与第一离子植入工艺25，而第二实施例例如是依序进行第二离子植入工艺31、第一离子植入工艺25与第三离子植入工艺33。具体而言，本发明的第三实施例的制造方法包括以下步骤。在基底14上形成光掩膜结构20的步骤之后会先于光掩膜结构20的侧壁形成间隙壁26。接着在基底14上形成图案化的光阻层49。图案化的光阻层49覆盖部分的第二区域6以及部分的光掩膜结构20。图案化的光阻层49具有开口51，裸露出第二区域6上的部分光掩膜结构20以及部分阱12。接着，以图案化的光阻层49、裸露的间隙壁26以及裸露的光掩膜结构20做为光掩膜，进行第二离子植入工艺31，以形成具有第二导电型的第二掺杂区40。第二掺杂区40位于间隙壁26以及光掩膜结构20所裸露的部分阱12中。阱12、基底14、光掩膜结构20(包括垫氧化层16与光掩膜层18)以及间隙壁26的材料以及形成方法皆已于第一实施例的说明中详述，故于此不再赘述。另外，第二离子植入工艺31中所使用的植入能量以及掺杂原子的种类，还有所形成的第二掺杂区40的掺杂浓度亦已于第一实施例的说明中详述，故于此不再赘述。
请参照图3B，再次以图案化的光阻层49、间隙壁26以及光掩膜结构20做为光掩膜，进行第三离子植入工艺33，以形成具有第一导电型的浓掺杂区48。浓掺杂区48位于第二掺杂区40中。第三离子植入工艺33中所使用的植入能量以及掺杂原子的种类，还有所形成的浓掺杂区48的掺杂浓度已于第一实施例的说明中详述，故于此不再赘述。
请同时参照图3C以及图3D，移除图案化的光阻层49以及间隙壁26，移除图案化的光阻层49以及间隙壁26的方法已于第一实施例的说明中详述，故于此不再赘述。接着在基底14上形成图案化的光阻层53。图案化的光阻层53覆盖部分的第二区域6以及部分的光掩膜结构20。图案化的光阻层53具有开口55，裸露出第二区域6上的部分光掩膜结构20以及部分的阱12。接着，以图案化的光阻层53以及裸露的光掩膜结构20做为光掩膜，进行第一离子植入工艺25，以于开口55所裸露的阱12中形成具有第一导电型的第一掺杂区50。第一掺杂区50位于光掩膜结构20所裸露的部分阱12中，且位于第二掺杂区40的上方。第一离子植入工艺25中所使用的植入能量以及掺杂原子的种类，还有所形成的第一掺杂区50的掺杂浓度已于第一实施例的说明中详述，故于此不再赘述。
之后的形成第三掺杂区39a以及第四掺杂区39b的步骤、形成介电层36的步骤以及形成接触窗38a、38b、38c的步骤及其细节皆已于第一实施例的说明中详述，故于此不再赘述。
在通过第二实施例与第三实施例的半导体元件的制造方法所制得的半导体元件中，与第一实施例相同地，位于第一区域4以及第三区域8中与位于第一区域4以及第三区域8上方的元件可以做为具有第一导电型的二极管或者是具有第二导电型的二极管，位于第二区域6中与位于第二区域6上方的元件可以做为齐纳二极管(Zener diode)。
以下将针对本发明实施例的半导体元件的结构进行说明。
请参照图1H，本发明实施例的半导体元件位于基底14上以及基底14中。在一实施例中，基底14具有第一导电型，基底14中具有阱12。半导体元件包括第一区域4、第二区域6以及第三区域8上的光掩膜结构20、介电层36以及接触窗38a、38b、38c，或更包括间隙壁26。上述第二区域6介于第一区域4与第三区域8之间。上述光掩膜结构20覆盖在部分阱12上。在一实施例中，光掩膜结构20包括垫氧化层16以及光掩膜层18。垫氧化层16位于阱12上，而光掩膜层18位于垫氧化层16上。间隙壁26位于光掩膜结构20的侧壁。介电层36位于基底14上，且覆盖间隙壁26。接触窗38b位于光掩膜结构20及介电层36上，覆盖光掩膜结构20的表面，且与部分阱12的表面接触。
本发明实施例的半导体元件还包括位于基底14中的多个掺杂区。更具体地说，在第一区域4以及第三区域8中分别还包含了具有第一导电型的第三掺杂区39a以及具有第二导电型的第四掺杂区39b，在此并不做限定。第三掺杂区39a以及第四掺杂区39b位于阱12中，且分别与接触窗38a、38c接触。
此外，在第二区域6中还包括具有第一导电型的第一掺杂区24、具有第二导电型的第二掺杂区32以及具有第一导电型的浓掺杂区34。第一掺杂区24位于阱12中，且位于两光掩膜结构20之间，其中第一掺杂区24的宽度例如等于两光掩膜结构20的间距。第二掺杂区32位于第一掺杂区24的下方，其中第二掺杂区32的宽度例如小于第一掺杂区24的宽度。浓掺杂区34位于第一掺杂区24中，其中浓掺杂区34的宽度例如是小于第一掺杂区24的宽度。在一实施例中，第二掺杂区32的两侧边缘分别与第一掺杂区24的两侧边缘的距离比为0.9～1.1；浓掺杂区34的两侧边缘分别与第一掺杂区24的两侧边缘的距离比为0.9～1.1。换言之，浓掺杂区34的边缘例如与第二掺杂区32几乎相互对齐或相互切齐，且第一掺杂区24、第二掺杂区32以及浓掺杂区34所形成的结构相当对称，因此，本发明实施例的半导体元件具有相当低的漏电流。
另外，本发明实施例的半导体元件的所有构件的材料以及形成方法，乃至于掺杂区的浓度皆已于前文中详述，故于此不再赘述。
在本发明实施例的半导体元件中，位于第一区域4以及第三区域8中与位于第一区域4以及第三区域8上方的元件可以做为具有第一导电型的二极管或者是具有第二导电型的二极管，位于第二区域6中与位于第二区域6上方的元件可以做为齐纳二极管。
虽然上述实施例是以形成两个一般的二极管以及一个齐纳二极管的制造方法以及由此制造方法制得的元件做为例子，但本发明当然不限于此。本领域中具有通常知识者在阅读过本说明书的内容后，自然能够了解到，只要是利用本发明实施例的半导体元件的制造方法制造的齐纳二极管均在本发明的范围内，上述一般的二极管的数目是可以根据实际需要而自行调整。
在一实验例中，以现有的硅平面工艺以及本发明实施例的工艺所分别制造的半导体元件，来进行崩溃电压、漏电流以及输入/输出对地电容值等电性的测定，其结果如下表所示。
由上表的结果可知，在使用硅平面工艺所制造的半导体元件中，由于发生了错误对准，因而导致半导体元件具有极高的漏电流以及较高的输入/输出对地电容值。相对于此，在使用本发明的工艺所制造的半导体元件中，由于对准的精度得到改善，因而能够在不影响崩溃电压的情况下，降低输入/输出对地电容值且大幅降低半导体元件的漏电流，以获得良率与效能相对较好的暂态电压抑制器。
综上所述，本发明通过使用光掩膜结构做为光掩膜，或光掩膜结构以及间隙壁做为光掩膜，再进行离子植入工艺，可自行对准间隙壁防止对准误差的产生，进而有效提高暂态电压抑制器的工艺良率，从而在不影响崩溃电压的情况下，稳定地降低元件的漏电流。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视上附的申请权利要求书为准。
Claims (14)
1.一种暂态电压抑制器的制造方法，其特征在于，所述制造方法包括：
在一基底上形成多个光掩膜结构，所述光掩膜结构裸露出部分所述基底；
以所述光掩膜结构做为光掩膜，进行一第一离子植入工艺，以形成具有一第一导电型的一第一掺杂区；
形成多个间隙壁于所述光掩膜结构的侧壁；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第二离子植入工艺，所述第二离子植入工艺所使用的离子植入能量大于所述第一离子植入工艺所使用的离子植入能量，以于所述基底中形成具有一第二导电型的一第二掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方，其中所述第二掺杂区的两侧边缘与所述第一掺杂区的两侧边缘的距离比为0.9~1.1；以及
于所述第一掺杂区中形成具有所述第一导电型的一浓掺杂区，其中所述浓掺杂区与所述第一掺杂区以及所述第二掺杂区形成一齐纳二极管。
2.根据权利要求1所述的暂态电压抑制器的制造方法，其中每一所述光掩膜结构包括：
一垫氧化层，位于所述基底上；以及
一光掩膜层，位于所述垫氧化层上。
3.根据权利要求2所述的暂态电压抑制器的制造方法，其特征在于，所述光掩膜层与所述间隙壁分别为一导体材料、一介电材料或其组合。
4.根据权利要求3所述的暂态电压抑制器的制造方法，其特征在于，所述导体材料为一未掺杂多晶硅、一未掺杂非晶硅或其组合，所述介电材料为氧化硅或氮化硅。
5.根据权利要求1所述的暂态电压抑制器的制造方法，其特征在于，所述制造方法依以下顺序进行各步骤：
在所述基底上形成所述光掩膜结构；
以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区；
形成所述间隙壁于所述光掩膜结构的侧壁；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；以及
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第三离子植入工艺，以形成所述浓掺杂区。
6.根据权利要求5所述的暂态电压抑制器的制造方法，其特征在于，所述浓掺杂区的边缘与所述第二掺杂区的边缘相互对齐。
7.根据权利要求1所述的暂态电压抑制器的制造方法，其特征在于，所述制造方法依以下顺序进行各步骤：
在所述基底上形成所述光掩膜结构；
形成所述间隙壁于所述光掩膜结构的侧壁；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；
移除所述间隙壁；
以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方；
于所述基底上形成一光阻层或一荫光掩膜，所述光阻层或所述荫光掩膜具有一开口，裸露出部分所述第一掺杂区；以及
以所述光阻层或所述荫光掩膜为光掩膜，进行一第三离子植入工艺，以于所述第一掺杂区中形成所述浓掺杂区。
8.根据权利要求1所述的暂态电压抑制器的制造方法，依以下顺序进行各步骤：
在所述基底上形成所述光掩膜结构；
形成所述间隙壁于所述光掩膜结构的侧壁；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；
移除所述间隙壁；
以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方；
形成多个辅助间隙壁于所述光掩膜结构的侧壁；以及
以所述光掩膜结构以及所述辅助间隙壁为光掩膜，进行一第三离子植入工艺，以形成所述浓掺杂区，其中所述浓掺杂区的两侧边缘分别与所述第一掺杂区的两侧边缘的距离比为0.9~1.1。
9.根据权利要求1所述的暂态电压抑制器的制造方法，依以下顺序进行各步骤：
在所述基底上形成所述光掩膜结构；
形成所述间隙壁，于所述光掩膜结构的侧壁；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；
以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第三离子植入工艺，以形成所述浓掺杂区；
移除所述间隙壁；以及
以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区。
10.根据权利要求9所述的暂态电压抑制器的制造方法，其特征在于，所述浓掺杂区的边缘与所述第二掺杂区的边缘相互对齐。
11.根据权利要求1所述的暂态电压抑制器的制造方法，其特征在于，所述基底具有一第一区域、一第二区域以及一第三区域，所述第一区域以及所述第三区域分别位于所述第二区域的周围，
其中在所述第二区域形成所述第一掺杂区、所述第二掺杂区以及所述浓掺杂区之后，在位于所述第一区域以及所述第三区域的所述光掩膜结构之间所裸露的所述基底中分别形成具有所述第一导电型的一第三掺杂区以及具有所述第二导电型一第四掺杂区。
12.一种适用于权利要求1所述的暂态电压抑制器的制造方法的暂态电压抑制器，其特征在于，所述暂态电压抑制器包括：
多个光掩膜结构，位于一基底上，其中所述基底包括一阱，所述阱具有第二导电型且位于所述基底中；
具有一第一导电型的一第一掺杂区，位于所述光掩膜结构之间的所述基底中；以及
具有一所述第二导电型的一第二掺杂区，位于所述第一掺杂区的下方，
其中所述第二掺杂区的宽度小于所述第一掺杂区的宽度，且所述第二掺杂区的两侧边缘与所述第一掺杂区的两侧边缘的距离比为0.9~1.1；以及
具有所述第一导电型的一浓掺杂区，位于所述第一掺杂区中，且所述浓掺杂区的两侧边缘与所述第二掺杂区的两侧边缘相互切齐，其中所述浓掺杂区的两侧边缘分别与所述第一掺杂区的两侧边缘的距离比为0.9~1.1，其中所述浓掺杂区与所述第一掺杂区以及所述第二掺杂区为一齐纳二极管。
13. 根据权利要求12所述的暂态电压抑制器，其特征在于，每一所述光掩膜结构包括：
一垫氧化层，位于所述基底上；以及
一光掩膜层，位于所述垫氧化层上。
14.根据权利要求12所述的暂态电压抑制器，其特征在于，所述暂态电压抑制器包括多个间隙壁，位于所述光掩膜结构的侧壁。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104113519A TWI613708B (zh) | 2015-04-28 | 2015-04-28 | 半導體元件及其製造方法 |
| TW104113519 | 2015-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106206548A CN106206548A (zh) | 2016-12-07 |
| CN106206548B true CN106206548B (zh) | 2019-08-09 |
Family
ID=57460113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510277769.2A Active CN106206548B (zh) | 2015-04-28 | 2015-05-27 | 半导体元件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106206548B (zh) |
| TW (1) | TWI613708B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112002767B (zh) * | 2020-08-12 | 2022-08-23 | 杰华特微电子股份有限公司 | 齐纳二极管及其制造方法 |
| TWI755334B (zh) * | 2021-01-22 | 2022-02-11 | 立錡科技股份有限公司 | 齊納二極體及其製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890824B2 (en) * | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN1210774C (zh) * | 2002-02-06 | 2005-07-13 | 台湾积体电路制造股份有限公司 | 汲极内具有缺陷区的静电放电保护结构及其制造方法 |
| JP5165321B2 (ja) * | 2007-09-28 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法 |
| JP2009177006A (ja) * | 2008-01-25 | 2009-08-06 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| TW200952176A (en) * | 2008-06-06 | 2009-12-16 | Nuvoton Technology Corp | Semiconductor devices and methods for fabricating the same |
| TWI360874B (en) * | 2008-07-29 | 2012-03-21 | United Microelectronics Corp | Device for esd protection circuit |
| CN102446912B (zh) * | 2010-10-13 | 2013-09-11 | 上海华虹Nec电子有限公司 | 金属氧化物半导体晶体管esd保护结构及其制备方法 |
-
2015
- 2015-04-28 TW TW104113519A patent/TWI613708B/zh active
- 2015-05-27 CN CN201510277769.2A patent/CN106206548B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN106206548A (zh) | 2016-12-07 |
| TWI613708B (zh) | 2018-02-01 |
| TW201639009A (zh) | 2016-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |