CN101345258A - 高压金属氧化物半导体晶体管及其制造方法 - Google Patents
高压金属氧化物半导体晶体管及其制造方法 Download PDFInfo
- Publication number
- CN101345258A CN101345258A CNA2007101283756A CN200710128375A CN101345258A CN 101345258 A CN101345258 A CN 101345258A CN A2007101283756 A CNA2007101283756 A CN A2007101283756A CN 200710128375 A CN200710128375 A CN 200710128375A CN 101345258 A CN101345258 A CN 101345258A
- Authority
- CN
- China
- Prior art keywords
- type
- high voltage
- isolation structure
- doping substrate
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000002955 isolation Methods 0.000 claims description 144
- 238000000034 method Methods 0.000 claims description 39
- 239000003989 dielectric material Substances 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 238000000926 separation method Methods 0.000 abstract 12
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical group CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 239000005297 pyrex Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
本发明提出一种高压金属氧化物半导体晶体管，其包括掺杂基底、两个第一隔离结构、栅极结构、源极区、漏极区、两个第二隔离结构以及两个漂移区。其中，两个第一隔离结构分别配置于掺杂基底中。栅极结构配置于部分两个第一隔离结构及其之间的掺杂基底上。源极区与漏极区分别配置于两个第一隔离结构一侧的掺杂基底中。两个第二隔离结构分别配置于两个第一隔离结构下方，而第二隔离结构的上表面小于第一隔离结构的下表面。两个漂移区分别配置于掺杂基底中，且将源极区与漏极区、两个第一隔离结构以及两个第二隔离结构包围起来。
Description
技术领域
本发明是有关于一种集成电路元件及其制造方法，且特别是有关于一种高压金属氧化物半导体晶体管及其制造方法。
背景技术
在集成电路元件中，不同的电路需要具有不同基础操作特性的不同电路元件密切配合。其中，高压元件，顾名思义就是一种可以耐较高偏压的元件，意即高压元件的击穿电压值(breakdown voltage)会较一般元件高。
习知的高压元件主要是利用隔离结构形成，以提高源极/漏极区的接面击穿电压，继而使高压元件在高电压的状况下，仍能正常运作。虽然高压元件中的隔离结构的形成可提高击穿电压，但是此法却会增加元件的面积，而不利于集成电路元件尺寸缩小化与集成度提高的趋势。
因此，如何制作出一种不会影响元件的集成度及元件效能的高压元件，便成为一项亟待解决的重要课题。
发明内容
有鉴于此，本发明的目的就是在提供一种高压金属氧化物半导体晶体管，能够提高元件的击穿电压，使得元件承受高电压的操作。
本发明的另一目的是提供一种高压金属氧化物半导体晶体管的制造方法，能够使元件的击穿电压提高，且可符合元件尺寸缩小与集成度增加的要求。
本发明提出一种高压金属氧化物半导体晶体管，其包括第一型掺杂基底、两个第一隔离结构、栅极结构、第二型源极区、第二型漏极区、两个第二隔离结构以及两个第二型漂移区。其中，两个第一隔离结构分别配置于第一型掺杂基底中。栅极结构配置于部分两个第一隔离结构及其之间的第一型掺杂基底上。栅极结构包括栅极绝缘层与栅极。第二型源极区与第二型漏极区分别配置于两个第一隔离结构一侧的第一型掺杂基底中。两个第二隔离结构分别配置于两个第一隔离结构下方，而第二隔离结构的上表面小于第一隔离结构的下表面。两个第二型漂移区分别配置于第一型掺杂基底中，且将第二型源极区、该第二型漏极区、两个第一隔离结构以及两个第二隔离结构包围起来。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的两个第一隔离结构的材质例如是介电材料或掺杂介电材料。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的第二隔离结构的材质例如是介电材料或掺杂介电材料。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的第一型掺杂基底为n型，且两个第二型漂移区、第二型源极区与第二型漏极区为p型。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的第一型掺杂基底为p型，且两个第二型漂移区、第二型源极区与第二型漏极区为n型。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的两个第一隔离结构为浅沟槽隔离结构或场氧化层。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，上述的第一型掺杂基底为阱区或外延层。
依照本发明的实施例所述的高压金属氧化物半导体晶体管，可进一步包括两个元件隔离结构，其分别配置在两个第二型漂移区一侧的第一型掺杂基底中。
本发明另提出一种高压金属氧化物半导体晶体管的制造方法。此方法为，先提供一第一型掺杂基底。然后，在第一型掺杂基底中形成两个隔离结构开口。其中，两个隔离结构开口包括第一开口以及形成于第一开口底部的第二开口，且第二开口的顶部宽度小于第一开口的底部宽度。接着，在第一开口以及第二开口中填入一介电层或一掺杂介电层，以分别形成第一隔离结构与第二隔离结构，且分别在两个隔离结构开口周围形成第二型漂移区。随后，在部分两个第一隔离结构及其之间的第一型掺杂基底上，形成一栅极结构。其中，栅极结构包括一栅极绝缘层与一栅极。继之，在两个第一隔离结构一侧的第一型掺杂基底内分别形成第二型源极区与第二型漏极区。
依照本发明的实施例所述的高压金属氧化物半导体晶体管的制造方法，上述的第一型掺杂基底为n型，且两个第二型漂移区、第二型源极区与第二型漏极区为p型。
依照本发明的实施例所述的高压金属氧化物半导体晶体管的制造方法，上述的第一型掺杂基底为p型，且两个第二型漂移区、第二型源极区与第二型漏极区为n型。
依照本发明的实施例所述的高压金属氧化物半导体晶体管的制造方法，上述的两个第一隔离结构为浅沟槽隔离结构或场氧化层。
依照本发明的实施例所述的高压金属氧化物半导体晶体管的制造方法，上述的第一型掺杂基底为阱区或外延层。
依照本发明的实施例所述的高压金属氧化物半导体晶体管的制造方法，在第一型掺杂基底中形成第一开口以及形成第一隔离结构时，还包括同时于第一型掺杂基底中形成一元件隔离结构开口，以及于元件隔离结构开口中填入介电层以形成元件隔离结构。
由于，本发明的高压金属氧化物半导体晶体管的第一隔离结构下方还配置有第二隔离结构，以作为电流的流动路径。因此，本发明的高压金属氧化物半导体晶体管可以增加电流路径，进而提高击穿电压。另一方面，本发明的高压金属氧化物半导体晶体管是藉由于第一隔离结构下方配置另一隔离结构的方式来提高击穿电压，因此就不会造成元件面积的增加，而可有助于集成电路元件尺寸缩小化与集成度提高。此外，本发明的高压金属氧化物半导体晶体管还可进一步地降低表面电场，如此亦可有效提高击穿电压。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1为依照本发明的一实施例所绘示的高压金属氧化物半导体晶体管的剖面示意图。
图2、图3A与图3B、图4、图5为依照本发明的一实施例所绘示的高压金属氧化物半导体晶体管的制造流程示意图。
主要元件符号说明
100、200：高压金属氧化物半导体晶体管
101：第一型掺杂基底
102、214：栅极绝缘层
104、216：栅极
106、212：栅极结构
108a：第二型漏极区
108b：第二型源极区
110a、110b：第二型漂移区
112a、112b：第一隔离结构
114、116：第二隔离结构
118：元件隔离结构
201：第一型掺杂基底
202：第一开口
203：元件隔离结构开口
203a：元件隔离结构
204：第二开口
205：隔离结构开口
206、210：漂移区
208a、208b：隔离结构
218a：漏极区
218b：源极区
具体实施方式
图1为依照本发明的一实施例所绘示的高压金属氧化物半导体晶体管的剖面示意图。
请参照图1，本实施例的高压金属氧化物半导体晶体管100包括第一型掺杂基底101、栅极结构106、第二型漏极区108a、第二型源极区108b、第二型漂移区110a与110b、第一隔离结构112a与112b以及第二隔离结构114与116。
其中，第一型掺杂基底101例如是阱区或外延层，而在第一型掺杂基底101中具有两个元件隔离结构118。第一隔离结构112a与112b分别配置于第一型掺杂基底101中。此第一隔离结构112a与112b例如是浅沟槽隔离结构(shallow trench isolation，STI)。第一隔离结构112a与112b的材质例如是介电材料或掺杂介电材料，而介电材料例如是氧化硅。
栅极结构106配置于部分两个第一隔离结构112a与112b及其之间的第一型掺杂基底101上。栅极结构106主要是由栅极绝缘层102与栅极104所组成。栅极绝缘层102的材质例如是氧化硅。栅极104配置于栅极绝缘层102上，其材质例如是掺杂多晶硅。特别要说明的是，栅极绝缘层102会覆盖住部分第一隔离结构112a与112b，因此可避免栅极绝缘层薄化的问题，而影响元件效能。
另外，第二型漏极区108a与第二型源极区108b分别配置于两个第一隔离结构112a与112b一侧的第一型掺杂基底101中。
第二隔离结构114配置于第一隔离结构112a下方，而第二隔离结构114的上表面小于第一隔离结构112a的下表面。另外，第二隔离结构116配置于第一隔离结构112b下方，而第二隔离结构116的上表面小于第一隔离结构112b的下表面。第二隔离结构114与116的材质与第一隔离结构112a与112b的材质相同或不同，其例如是介电材料或掺杂介电材料，而介电材料例如是氧化硅。
此外，两个第二型漂移区(drift region)110a与110b分别配置于第一型掺杂基底101中，且将第二型漏极区108a与第二型源极区108b、第一隔离结构112a与112b以及第二隔离结构114与116包围起来。
上述实施例中，第一隔离结构112a与112b例如是一浅沟槽隔离结构。而在另一实施例中，第一隔离结构112a与112b可例如是场氧化层(FieldOxide，FOX)。
倘若上述的高压金属氧化物半导体晶体管100为一p型高压金属氧化物半导体晶体管，则第一型掺杂基底101为n型，第二型漂移区110a与110b以及第二型漏极区108a与第二型源极区108b为p型，且第一隔离结构112a与112b以及第二隔离结构114与116中的掺杂介电材料例如是硼硅玻璃(BSG)。倘若上述的高压金属氧化物半导体晶体管100为一n型高压金属氧化物半导体晶体管，则第一型掺杂基底101为p型，第二型漂移区110a与110b以及第二型漏极区108a与第二型源极区108b为n型，且第一隔离结构112a与112b以及第二隔离结构114中的掺杂介电材料例如是磷硅玻璃(PSG)或ASG。
由上述实施例可知，因为本发明所提出的高压金属氧化物半导体晶体管的第一隔离结构下方还配置有第二隔离结构，而第二隔离结构的外围区域可作为电流的流动路径。所以，本发明的高压金属氧化物半导体晶体管可以增加电流路径，进而提高击穿电压。而且，本发明的高压金属氧化物半导体晶体管，不是利用习知增加隔离结构的横向尺寸的方式，而是藉由于第一隔离结构下方配置另一隔离结构的方式来提高击穿电压，如此一来就不会造成元件面积的增加，且可有助于集成电路元件尺寸缩小化与集成度提高。
另外，本发明的高压金属氧化物半导体晶体管可将发生在第一隔离结构角落的高电场，进一步地往第二隔离结构角落移动以降低表面电场，进而可有效提高击穿电压。
在另一实施例中，高压金属氧化物半导体晶体管还可仅在漏极侧配置第一隔离结构与第二隔离结构(未绘示)，如此亦可达到增加电流的流动路径以提高击穿电压的目的。而且，同样不会造成元件面积的增加，有助于集成电路元件尺寸缩小化与集成度提高。
接下来，特举实施例以说明上述的图1的高压金属氧化物半导体晶体管的制造方法。
图2、图3A与图3B、图4、图5为依照本发明的一实施例所绘示的高压金属氧化物半导体晶体管的制造流程示意图。
首先，请参照图2，提供一第一型掺杂基底201，在本实施例中第一型掺杂基底201例如是n型掺杂基底。第一型掺杂基底201可例如是n型阱区，其形成方法例如是以磷为掺杂剂进行一个离子注入工艺而形成的。另外，第一型掺杂基底201可例如是n型外延层。n型外延层的形成方法，例如是以磷为掺杂剂利用临场掺杂方式进行一个化学气相沉积工艺形成一层非晶硅材料层(未绘示)，再对此非晶硅材料层进行一个固相外延步骤而形成的。特别是，以外延层作为第一型掺杂基底，还可节省后续工艺中的离子注入步骤以及热预算，因此可降低工艺成本。
接着，以图3A与图3B说明在第一型掺杂基底201中形成两个隔离结构开口205以及元件隔离结构开口203的多种形成方法。在图3A与图3B中，相同的构件给予相同的标号，并省略可能重复的说明。其中，隔离结构开口205包括一第一开口202，而第一开口202底部具有一第二开口204，且第二开口204的顶部宽度小于第一开口202的底部宽度。
然后，请参照图3A，在第一型掺杂基底201中形成两个第一开口202。第一开口202的形成方法，例如是在第一型掺杂基底201上形成一图案化掩模层(未绘示)，接着以图案化掩模层为蚀刻掩模，进行一蚀刻工艺，移除掉部分第一型掺杂基底201，以形成之。之后，在第一开口202底部的第一型掺杂基底201中形成第二开口204。此第二开口204的顶部宽度小于第一开口202的底部宽度。第二开口204的形成方法例如是进行一蚀刻工艺。在本实施例中，是以在两个第一开口202底部皆形成第二开口204为例做说明。另外，在形成第一开口202时，可同时形成元件隔离结构开口203。
请参照图3B，两个隔离结构开口205的形成方法，还可例如是先在第一型掺杂基底201中形成第二开口204。然后，再移除第二开口204上半部周围的部分第一型掺杂基底201，以形成第一开口202。另外，在形成第一开口202时，可同时形成元件隔离结构开口203。
然后，在隔离结构开口205与元件隔离结构开口203形成之后，接着可进行隔离结构以及漂移区的制造。下面，以图4来说明隔离结构以及漂移区的多种形成方法。
请参照图4，于第二开口204与第一开口202中填入介电层或掺杂介电层，以分别形成隔离结构208a与208b。上述的介电层例如是氧化硅层，掺杂介电层例如是硼硅玻璃层。另外，在形成隔离结构208a时，可同时形成元件隔离结构203a。此外，在隔离结构208a周围的第一型掺杂基底201中形成有一漂移区210，而在第二开口204侧壁及其底部的第一型掺杂基底201中形成有一漂移区206。其中，漂移区210与206的掺杂型态例如是p型，其形成方式可以为离子注入法，也可以是利用热工艺，将原填入开口的掺杂介电层中的掺杂剂扩散而形成。
承上述，在本实施例中，元件隔离结构203a是与隔离结构208a同时形成，而隔离结构208a与208b以及漂移区210与206的形成方式有以下数种不同的方式，但非限定于此。在一实施例中，隔离结构208a例如是于第一开口202中填入氧化硅层而形成，隔离结构208b例如是于第二开口204中填入硼硅玻璃层而形成。漂移区210例如是以离子注入法所形成，而漂移区206例如是利用热工艺，将隔离结构208b中的硼硅玻璃层的掺杂剂扩散至第一型掺杂基底201中而形成。
在另一实施例中，隔离结构208a与208b例如是在第一开口202与第二开口204中填入氧化硅层而形成，而漂移区206与210例如是以离子注入法所形成。
在又一实施例中，隔离结构208a与208b例如是在第一开口202与第二开口204中填入硼硅玻璃层而形成，而漂移区206与210例如是利用热工艺，将隔离结构208b中的硼硅玻璃层的掺杂剂扩散至第一型掺杂基底201中而形成。
在再一实施例中，隔离结构208a例如是于第二开口204中填入硼硅玻璃层而形成，隔离结构208b例如是于第一开口202中填入氧化硅层而形成。漂移区210例如是利用热工艺，将隔离结构208b中的硼硅玻璃层的掺杂剂扩散至第一型掺杂基底201中而形成，而漂移区206例如是以离子注入法所形成。
随后，请参照图5，在隔离结构208a与208b、元件隔离结构203a以及漂移区206与210的形成之后，接着在部分隔离结构208a与208b及其之间的第一型掺杂基底201上，形成栅极结构212。栅极结构212主要是由栅极绝缘层214与栅极216所组成。栅极结构212的形成方法为本领域的技术人员所熟知，于此不再赘述。继之，在隔离结构208a与208b一侧的第一型掺杂基底201内分别形成漏极区218a与源极区218b。漏极区218a与源极区218b的形成方法例如是进行一离子注入工艺，其掺杂型态例如是p型。
另外，特别值得一提的是，在第一型掺杂基底201中还包括形成有元件隔离结构(未绘示)，其形成于漂移区206与210一侧。上述的元件隔离结构的形成方法，例如是在形成第一开口202的同时，在第一型掺杂基底201中形成元件隔离结构开口，然后于元件隔离结构开口中填入介电层，而形成之。
上述实施例是以高压金属氧化物半导体晶体管为p型高压金属氧化物半导体晶体管当作例子来说明。倘若上述的高压金属氧化物半导体晶体管为n型高压金属氧化物半导体晶体管，则第一型掺杂基底201为p型，漂移区206与210、漏极区218a以及源极区218b为n型，且隔离结构208a与208b中的掺杂介电层例如是磷硅玻璃层或ASG层。
综上所述，在本发明所提出的高压金属氧化物半导体晶体管及其制造方法至少具有下列优点：
1.本发明的高压金属氧化物半导体晶体管可以增加电流路径以提高击穿电压。
2.本发明的高压金属氧化物半导体晶体管可降低表面电场，如此一来亦可有效提高击穿电压。
3.本发明的方法可形成能够提高击穿电压的高压金属氧化物半导体晶体管，且不会造成元件面积的增加，而有助于集成电路元件尺寸缩小化与集成度提高。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
Claims (14)
1.一种高压金属氧化物半导体晶体管，包括：
一第一型掺杂基底；
两个第一隔离结构，分别配置于该第一型掺杂基底中；
一栅极结构，配置于部分该两个第一隔离结构及其之间的该第一型掺杂基底上，其中该栅极结构包括一栅极绝缘层与一栅极；
一第二型源极区与一第二型漏极区，分别配置于该两个第一隔离结构一侧的该第一型掺杂基底中；
两个第二隔离结构，分别配置于该两个第一隔离结构下方，而该第二隔离结构的上表面小于该第一隔离结构的下表面；以及
两个第二型漂移区，分别配置于该第一型掺杂基底中，且将该第二型源极区、该第二型漏极区、该两个第一隔离结构以及该两个第二隔离结构包围起来。
2.如权利要求1所述的高压金属氧化物半导体晶体管，其中该两个第一隔离结构的材质包括介电材料或掺杂介电材料。
3.如权利要求1所述的高压金属氧化物半导体晶体管，其中该两个第二隔离结构的材质包括介电材料或掺杂介电材料。
4.如权利要求1所述的高压金属氧化物半导体晶体管，其中该第一型掺杂基底为n型，且该两个第二型漂移区、该第二型源极区与该第二型漏极区为p型。
5.如权利要求1所述的高压金属氧化物半导体晶体管，其中该第一型掺杂基底为p型，且该两个第二型漂移区、该第二型源极区与该第二型漏极区为n型。
6.如权利要求1所述的高压金属氧化物半导体晶体管，其中该两个第一隔离结构为浅沟槽隔离结构或场氧化层。
7.如权利要求1所述的高压金属氧化物半导体晶体管，其中该第一型掺杂基底为一阱区或一外延层。
8.如权利要求1所述的高压金属氧化物半导体晶体管，还包括两个元件隔离结构，分别配置在该两个第二型漂移区一侧的该第一型掺杂基底中。
9.一种高压金属氧化物半导体晶体管的制造方法，包括：
提供一第一型掺杂基底；
在该第一型掺杂基底中形成两个隔离结构开口，其中该两个隔离结构开口包括一第一开口以及形成于该第一开口底部的一第二开口，且该第二开口的顶部宽度小于该第一开口的底部宽度；
在该第一开口以及该第二开口中填入一介电层或一掺杂介电层，以分别形成两个第一隔离结构与两个第二隔离结构，且分别在该两个隔离结构开口周围形成一第二型漂移区；
在部分该两个第一隔离结构及其之间的该第一型掺杂基底上，形成一栅极结构，其中该栅极结构包括一栅极绝缘层与一栅极；以及
在该两个第一隔离结构一侧的该第一型掺杂基底内分别形成一第二型源极区与一第二型漏极区。
10.如权利要求9所述的高压金属氧化物半导体晶体管的制造方法，其中该第一型掺杂基底为n型，且该两个第二型漂移区、该第二型源极区与该第二型漏极区为p型。
11.如权利要求9所述的高压金属氧化物半导体晶体管的制造方法，其中该第一型掺杂基底为p型，且该两个第二型漂移区、该第二型源极区与该第二型漏极区为n型。
12.如权利要求9所述的高压金属氧化物半导体晶体管的制造方法，其中该两个第一隔离结构为浅沟槽隔离结构或场氧化层。
13.如权利要求9所述的高压金属氧化物半导体晶体管的制造方法，其中该第一型掺杂基底为一阱区或一外延层。
14.如权利要求9所述的高压金属氧化物半导体晶体管的制造方法，其中在该第一型掺杂基底中形成该些第一开口以及形成该两个第一隔离结构时，还包括同时于该第一型掺杂基底中形成一元件隔离结构开口，以及于该元件隔离结构开口中填入一介电层以形成一元件隔离结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007101283756A CN100565923C (zh) | 2007-07-10 | 2007-07-10 | 高压金属氧化物半导体晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007101283756A CN100565923C (zh) | 2007-07-10 | 2007-07-10 | 高压金属氧化物半导体晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101345258A true CN101345258A (zh) | 2009-01-14 |
| CN100565923C CN100565923C (zh) | 2009-12-02 |
Family
ID=40247203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101283756A Expired - Fee Related CN100565923C (zh) | 2007-07-10 | 2007-07-10 | 高压金属氧化物半导体晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100565923C (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106531630A (zh) * | 2015-09-09 | 2017-03-22 | 联华电子股份有限公司 | 半导体制作工艺、平面场效晶体管及鳍状场效晶体管 |
| WO2020172834A1 (en) * | 2019-02-28 | 2020-09-03 | Yangtze Memory Technologies Co., Ltd. | High-voltage semiconductor device with increased breakdown voltage and manufacturing method thereof |
| CN114582835A (zh) * | 2022-05-05 | 2022-06-03 | 长鑫存储技术有限公司 | 反熔丝结构及其制作方法、反熔丝阵列、存储装置 |
-
2007
- 2007-07-10 CN CNB2007101283756A patent/CN100565923C/zh not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106531630A (zh) * | 2015-09-09 | 2017-03-22 | 联华电子股份有限公司 | 半导体制作工艺、平面场效晶体管及鳍状场效晶体管 |
| CN106531630B (zh) * | 2015-09-09 | 2022-02-01 | 联华电子股份有限公司 | 半导体制作工艺、平面场效晶体管及鳍状场效晶体管 |
| WO2020172834A1 (en) * | 2019-02-28 | 2020-09-03 | Yangtze Memory Technologies Co., Ltd. | High-voltage semiconductor device with increased breakdown voltage and manufacturing method thereof |
| US11393899B2 (en) | 2019-02-28 | 2022-07-19 | Yangtze Memory Technologies Co., Ltd. | High-voltage semiconductor device with increased breakdown voltage |
| US11769794B2 (en) | 2019-02-28 | 2023-09-26 | Yangtze Memory Technologies Co., Ltd. | Manufacturing method of high-voltage semiconductor device with increased breakdown voltage |
| CN114582835A (zh) * | 2022-05-05 | 2022-06-03 | 长鑫存储技术有限公司 | 反熔丝结构及其制作方法、反熔丝阵列、存储装置 |
| CN114582835B (zh) * | 2022-05-05 | 2022-07-29 | 长鑫存储技术有限公司 | 反熔丝结构及其制作方法、反熔丝阵列、存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100565923C (zh) | 2009-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102074572B (zh) | 集成电路结构 | |
| KR100636680B1 (ko) | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 | |
| CN204289464U (zh) | 一种高压pmos器件 | |
| KR101531880B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20160012459A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN109560079A (zh) | 集成电路及其制造方法 | |
| US8492221B2 (en) | Method for fabricating power semiconductor device with super junction structure | |
| US8143680B2 (en) | Gated diode with non-planar source region | |
| CN108400166A (zh) | 在端子降低表面电场区域中具有端子沟槽的功率晶体管 | |
| CN109037204B (zh) | 一种功率器件及其制作方法 | |
| CN113130633A (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN100565923C (zh) | 高压金属氧化物半导体晶体管及其制造方法 | |
| KR101530579B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN111710713B (zh) | 一种鳍式场效应晶体管及其制作方法、电子设备 | |
| US7948031B2 (en) | Semiconductor device and method of fabricating semiconductor device | |
| US20080308868A1 (en) | High voltage metal oxide semiconductor transistor and fabrication method thereof | |
| WO2003001584A1 (en) | A non-self-aligned sige heterojunction bipolar transistor | |
| CN104659094A (zh) | 横向双扩散金属氧化物半导体元件及其制造方法 | |
| TWI613708B (zh) | 半導體元件及其製造方法 | |
| US9214531B2 (en) | Trenched power MOSFET with enhanced breakdown voltage and fabrication method thereof | |
| CN103296060A (zh) | 半导体结构及其制作方法 | |
| TWI435447B (zh) | 功率金氧半導體場效電晶體及其製造方法 | |
| CN109524457B (zh) | 半导体装置 | |
| US20140015040A1 (en) | Power semiconductor device and fabrication method thereof | |
| CN107808827B (zh) | 沟槽式功率半导体元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091202 Termination date: 20100710 |