CN103296060A

CN103296060A - 半导体结构及其制作方法

Info

Publication number: CN103296060A
Application number: CN2012100433827A
Authority: CN
Inventors: 金宥宪; 徐志嘉; 黄胤富
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-02-24
Filing date: 2012-02-24
Publication date: 2013-09-11

Abstract

本发明公开了一种半导体结构及其制作方法，该半导体结构包括一第一导电型的衬底、一形成于衬底中的第二导电型的阱区、一第一掺杂区、一第二掺杂区、一场氧化物、一第一介电层以及一第二介电层。第一掺杂区与一第二掺杂区形成于阱区中。场氧化物形成于阱区的表面区域，且位于第一掺杂区与第二掺杂区之间。第一介电层形成于阱区的表面区域，且覆盖场氧化物的一边缘部分，第一介电层具有一第一厚度。第二介电层形成于阱区的表面区域，第二介电层具有一第二厚度。第二厚度小于第一厚度。

Description

半导体结构及其制作方法

技术领域

本发明是有关于一种半导体结构及其制作方法，且特别是有关于一种金属氧化物半导体结构及其制作方法。

背景技术

在高电压的系统中，金属氧化物半导体元件具有高关闭击穿电压(Vbd)以及在操作时低导通阻值(Ronsp)是重要的，以使半导体元件能承受更高的电压，让更多的电流在漏极与源极之间流动，以提高元件的功率。然而，关闭击穿电压与导通阻值是相伴的，关闭击穿电压增加，相对地也会造成导通阻值的增加，因此，在设计半导体元件时，无法使关闭击穿电压趋向极大值。所以，如何提高半导体元件的关闭击穿电压，并降低操作时的导通阻值是业界亟欲解决的问题。

发明内容

本发明是有关于一种半导体结构及其制作方法，通过改变介电层的厚度及长度，以减少热载子效应并提高击穿电压。

根据本发明的一方面，提出一种半导体结构，包括一第一导电型的衬底、一形成于衬底中的第二导电型的阱区、一第一掺杂区、一第二掺杂区、一场氧化物、一第一介电层以及一第二介电层。第一掺杂区与一第二掺杂区形成于阱区中。场氧化物形成于阱区的表面区域，且位于第一掺杂区与第二掺杂区之间。第一介电层形成于阱区的表面区域，且覆盖场氧化物的一边缘部分，第一介电层具有一第一厚度。第二介电层形成于阱区的表面区域，第二介电层具有一第二厚度。第二厚度小于第一厚度。

根据本发明的另一方面，提出一种半导体结构的制作方法，包括下列步骤。提供一第一导电型的衬底。形成一第二导电型的阱区于衬底中。形成一第一掺杂区与一第二掺杂区于阱区中。形成一场氧化物于阱区的表面区域，且位于第一掺杂区与第二掺杂区之间，场氧化物的一边缘部分与第二掺杂区之间具有一通道区。形成一第一介电层，以覆盖场氧化物的边缘部分，第一介电层具有一第一厚度。形成一第二介电层，以覆盖阱区的表面区域，第二介电层具有一第二厚度。第二厚度小于第一厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体结构的示意图。

图2A至图2F分别绘示依照本发明一实施例的半导体结构的制作方法的示意图。

【主要元件符号说明】

100：半导体结构

101：掩模层

110：衬底

120：阱区

130：第一掺杂区

131：重掺杂区

132：漏极端

133：源极端

134：基极端

140：场氧化物

141：边缘部分

150：介电材料层

151：第一介电层

152：端部

160：第二介电层

170：栅极导电层

180：第二掺杂区

181：本体区

182：重掺杂区

190：通道区

X1、X2：厚度

L1、L2：长度

具体实施方式

本发明提供的半导体结构及其制作方法，是利用厚的介电层覆盖在场氧化物的边缘部分，故可避免较高的尖端电场发生在场氧化物的边缘部分，以减少热载子效应(hot carrier effect)。此外，栅极导电层可通过厚度不同的二介电层提供适当的绝缘，以避免电击穿的现象发生在栅极导电层与本体区之间。

以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并非用以限缩本发明欲保护的范围。

请参照图1，其绘示依照本发明一实施例的半导体结构的示意图。半导体结构100例如为双扩散金属半导体元件，其包括一衬底110、一阱区120、一第一掺杂区130、一第二掺杂区180、一场氧化物140、一第一介电层151以及一第二介电层160。衬底110例如为P型衬底，阱区120例如为N型阱区，阱区120形成于衬底110中。第一掺杂区130与第二掺杂区180位于阱区120中，第一掺杂区130例如为N型掺杂区。第一掺杂区130具有一重掺杂区131，例如为N+掺杂区，可作为漏极端132的接触区。第二掺杂区180包括一本体区181以及一重掺杂区182。本体区181例如为P型本体区，重掺杂区182例如为N+掺杂区与P+掺杂区，可分别作为源极端133与基极端134的接触区。场氧化物140形成于阱区120的表面区域，且位于第一掺杂区130与第二掺杂区180之间，其材质例如为氧化硅。场氧化物140亦可为浅沟道隔离结构，用以隔离第一掺杂区130与第二掺杂区180。

在本实施例中，第一介电层151与第二介电层160分别形成于阱区120的表面区域，且第一介电层151覆盖场氧化物140的一边缘部分141(例如鸟嘴部)。第一介电层151具有一第一厚度X1，其范围介于950～1000埃之间，例如975埃。此外，第二介电层160具有一第二厚度X2，其范围介于100～150埃之间，例如为115埃。在一实施例中，第一介电层151可作为厚栅极氧化层，而第二介电层160可作为薄栅极氧化层。随着栅极氧化层厚度的降低，半导体元件可承受的栅极电压亦随之降低。举例来说，第一介电层151可耐40V栅极电压，而第二介电层160可耐5V栅极电压。因此，可通过改变第一介电层151与第二介电层160的厚度，来改变栅极的开启电压。在本实施例中，由于厚度较薄的栅极氧化层(第二介电层160)位于部分P型本体区181上，故栅极的开启电压不会增加。

此外，第一介电层151与第二介电层160相邻且不重叠。第一介电层151覆盖部分通道区190及部分场氧化物140，而第二介电层160覆盖另一部分通道区190及部分第二掺杂区180。另外，栅极导电层170形成于第一介电层151与第二介电层160上，也就是位于本体区181、通道区190以及部分场氧化物140的上方，并通过第一介电层151与第二介电层160提供适当的绝缘，以避免电击穿的现象发生在栅极导电层170与本体区181之间。本实施例可调变施加至栅极导电层170的电压，以控制半导体结构100的开启电压或关闭半导体结构100。另外，当施加于第一掺杂区130的电压与施加于第二掺杂区180的电压之间具有一偏压时，可使电流于第一掺杂区130与第二掺杂区180之间流动。举例来说，在高电压操作下，第一掺杂区130连接至高电压，第二掺杂区180接地。

在本实施例中，第一介电层151的厚度(第一厚度X1)大于第二介电层160的厚度(第二厚度X2)。由于厚的第一介电层151覆盖在场氧化物140的边缘部分141，故可避免较高的尖端电场发生在场氧化物140的边缘部分141，以减少热载子效应。此外，由于第一介电层151的一端部152显露于栅极导电层170之外，且第一介电层151覆盖在场氧化物140的面积大于栅极导电层170覆盖在场氧化物140的面积，故可进一步提高击穿电压。

接着，请参照图2A至图2F，其分别绘示依照本发明一实施例的半导体结构的制作方法的示意图。在图2A中，提供一第一导电型的衬底110，并形成一第二导电型的阱区120于衬底110中。进行一掺杂制作方法，以形成一第一掺杂区130于阱区120中。第一导电型例如为P型，第二导电型例如为N型。但本发明对此不加以限制，在一实施例中，第一导电型可为N型，而第二导电型可为P型。

在图2B中，进行一局部热氧化制作方法，以形成一场氧化物140于阱区120的表面区域。场氧化物140用以隔离第一掺杂区130与第二掺杂区180，场氧化物140例如与第一掺杂区130连接，且与第二掺杂区180之间具有一通道区190。接着，以热氧化法形成一介电材料层150于阱区120的表面区域，介电材料层150覆盖场氧化物140。介电材料层150可通过刻蚀而形成第一介电层151。第一介电层151具有一第一厚度X1，其范围介于950～1000埃之间，例如975埃。第一介电层151的材质可为氧化硅、氮化硅或氮氧化硅等绝缘材质。第一介电层151的氧化状况可通过调变热氧化制作方法的参数例如加热温度、加热时间等来精确地控制其生长的厚度。此外，第一介电层151亦可采用牺牲氧化(sacrificial oxidation；SAC)法形成，本发明对此不加以限制。

在图2C及图2D中，形成一掩模层101于部分介电材料层150上，掩模层101例如为光刻胶图案，用以定义第一介电层151的图案。接着，例如进行干法刻蚀或湿法刻蚀制作方法，以移除未被掩模层101覆盖的显露部分的介电材料层150，使得图案化的第一介电层151可覆盖于场氧化物140的边缘部分141。

在图2E中，以热氧化法形成一第二介电层160于阱区120的表面区域。第二介电层160具有一第二厚度X2，其范围介于100～150埃之间，例如为115埃。第二介电层160的材质可为氧化硅、氮化硅或氮氧化硅等绝缘材质。第二介电层160的氧化状况可通过调变热氧化制作方法的参数例如加热温度、加热时间等来适当地控制其生长的厚度。此外，第二介电层160亦可采用牺牲氧化(SAC)法形成。

在图2F中，例如以化学气相沉积法形成一栅极导电层170于第一介电层151与第二介电层160上。栅极导电层170例如为一掺杂的多晶硅层或金属硅化物。在本实施例中，第一介电层151的一端部152显露于栅极导电层170之外，且第一介电层151覆盖在场氧化物140的面积大于栅极导电层170覆盖在场氧化物140的面积。当栅极导电层170被施予一开启电压以开启半导体元件，并施加一偏压于第一掺杂区130与第二掺杂区180之间，可使第一掺杂区130与第二掺杂区180之间产生一电流，并流经通道区190中的间隙。

由于厚的第一介电层151覆盖在场氧化物140的边缘部分141，故可避免较高的尖端电场发生在场氧化物140的边缘部分141，以减少热载子效应。此外，位于本体区181、通道区190以及部分场氧化物140的上方的栅极导电层170，可通过第一介电层151与第二介电层160提供适当的绝缘，以避免电击穿的现象发生在栅极导电层170与本体区181之间。

接着，请参照下表，其列出长度(L)、开启电压(Vt)、半导体关闭时的击穿电压(off-Vbd)、导通阻值(Ronsp)、半导体开启时的击穿电压(on-Vbd)及质量因子(FOM)的对照关系。如图2F所示，L1表示第一介电层151覆盖在场氧化层140的长度，L2表示栅极导电层170覆盖在场氧化层140的长度。由对照表的数据可知，相对于L1＜L2，当L1＞L2时，关闭击穿电压(off-Vbd)提高至94V，开启击穿电压提高至76V，使得质量因子(Ronsp/off-Vbd)下降至0.96，进而使半导体元件具有高击穿电压及低导通阻值。

上述的半导体结构100可为金属氧化半导体元件，例如垂直扩散金属氧化物半导体(VDMOS)、侧向双扩散金属氧化物半导体(LDMOS)或增强型金属氧化物半导体(EDMOS)元件等，但本发明对此不加以限制。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构，包括：

一第一导电型的衬底；

一第二导电型的阱区，形成于该衬底中；

一第一掺杂区与一第二掺杂区，形成于该阱区中；

一场氧化物，形成于该阱区的表面区域，且位于该第一掺杂区与该第二掺杂区之间；

一第一介电层，形成于该阱区的表面区域，且覆盖该场氧化物的一边缘部分，该第一介电层具有一第一厚度；以及

一第二介电层，形成于该阱区的表面区域，该第二介电层具有一第二厚度，该第二厚度小于该第一厚度。

2.根据权利要求1所述的半导体结构，其中该第一介电层与该第二介电层不重叠，该第一介电层为第一栅极氧化层，该第二介电层为第二栅极氧化层。

3.根据权利要求1所述的半导体结构，其中该场氧化物与该第二掺杂区之间具有一通道区，该第一介电层覆盖部分该通道区及部分该场氧化物，且该第二介电层覆盖另一部分该通道区及部分该第二掺杂区。

4.根据权利要求1所述的半导体结构，其中该第一掺杂区为漏极掺杂区，该第二掺杂区为源极掺杂区，该场氧化物与该第一掺杂区相连，且该场氧化物与该第二掺杂区之间具有一间隙。

5.根据权利要求1所述的半导体结构，更包括一栅极导电层，形成于该第一介电层与该第二介电层上，其中该第一介电层的一端部显露于该栅极导电层之外。

6.一种半导体结构的制作方法，包括：

提供一第一导电型的衬底；

形成一第二导电型的阱区于该衬底中；

形成一第一掺杂区与一第二掺杂区于该阱区中；

形成一场氧化物于该阱区的表面区域，且位于该第一掺杂区与该第二掺杂区之间；

形成一第一介电层，以覆盖该场氧化物的该边缘部分，该第一介电层具有一第一厚度；以及

形成一第二介电层，以覆盖该阱区的表面区域，该第二介电层具有一第二厚度，该第二厚度小于该第一厚度。

7.根据权利要求6所述的半导体结构的制作方法，其中该第一介电层与该第二介电层不重叠，该第一介电层为第一栅极氧化层，该第二介电层为第二栅极氧化层。

8.根据权利要求6所述的半导体结构的制作方法，其中该场氧化物与该第二掺杂区之间具有一通道区，该第一介电层覆盖部分该通道区及部分该场氧化物，该第二介电层覆盖另一部分该通道区及部分该第二掺杂区。

9.根据权利要求6所述的半导体结构的制作方法，更包括形成一栅极导电层于该第一介电层与该第二介电层上，其中该第一介电层的一端部显露于该栅极导电层之外。

10.根据权利要求6所述的半导体结构的制作方法，其中部分该第一介电层以一掩模层覆盖，并进行一刻蚀制作方法，以定义该第一介电层的图案。