CN104934321A - 具有局部绝缘结构的半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种具有局部绝缘结构的半导体元件及其制造方法，该半导体元件的制造方法包括：提供一具有一第一导电型的基板；形成一具有一第二导电型的高电压阱在基板中；形成一漂移区在高电压阱中；以及形成一绝缘层在基板上。此一绝缘层包括一第一绝缘部及一第二绝缘部，其分别覆盖漂移区相对的边缘部分，且未覆盖漂移区的一顶部。

Description

具有局部绝缘结构的半导体元件及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种具有绝缘结构的半导体元件及其制造方法。

背景技术

横向漏极金属氧化物半导体(Lateral Drain Metal-Oxide-Semiconductor，LDMOS)元件为一广泛使用于显示设备、便携设备及多种其他应用中的高电压元件。LDMOS元件的设计目标包括一高崩溃电压及一低特定导通电阻。

LDMOS元件的特定导通电阻是受限于此元件的一梯度区(graderegion)的一掺杂浓度。当梯度区的掺杂浓度降低时，特定导通电阻增加。

发明内容

依据本发明的一实施例，一种制造半导体元件的方法包括：提供一具有一第一导电型的基板；形成一具有一第二导电型的高电压阱在基板中；形成一漂移区在高电压阱中；以及形成一绝缘层在基板上。此一绝缘层包括一第一绝缘部及一第二绝缘部，分别覆盖漂移区相对的边缘部分，且未覆盖漂移区的一顶部。

依据本发明的另一实施例，一种半导体元件包括：一基板，具有一第一导电型；一高电压阱，具有一第二导电型，配置在基板中；一漂移区，配置在高电压阱中；一局部绝缘结构，配置在漂移区的边缘部分上；以及一漏极区，配置在高电压阱中并与漂移区隔开。

附图说明

图1A为依据一实施例的LDMOS元件的俯视图。

图1B为沿着图1A的B-B′线的LDMOS元件的剖面图。

图1C为沿着图1A的C-C′线的LDMOS元件的剖面图。

图2A-图13B大略地显示依据一实施例的图1A-图1C的LDMOS元件的制造过程。

图14为显示图1A-图1C的LDMOS元件以及一作为比较例的已知元件的漏极特征的曲线图。

图15为显示图1A-图1C的LDMOS元件，以及一作为比较例的已知元件的漏极特征的曲线图。

【符号说明】

10：LDMOS元件/LDMOS

100：P型基板

105：高电压N阱(HVNW)

110：第一P阱/第一P阱区

115：第二P阱/第二P阱区

120：漂移区

120a：第一区段

120b：第二区段

122：P顶部区

124：N梯度区

130：FOX层

131：第一FOX部

132：第二FOX部

133：第三FOX部

134：第四FOX部

135：第五FOX部

140：栅极氧化层

145：栅极层

150：间隔物

155：第一N⁺区

160：第二N⁺区

165：第一P⁺区

170：第二P⁺区

180：层间介电(ILD)层

190：接触层

200：基板

205：高电压N阱(HVNW)

210：第一P阱/第一P阱区

215：第二P阱

222：P顶部区

222′：P顶部注入区

224：N梯度区

224′：N梯度注入区

230：场氧化物(FOX)层

231：第一FOX部

232：第二FOX部

233：第三FOX部

234：第四FOX部

235：第五FOX部

240：栅极氧化层

245：栅极层

250：间隔物

255：第一N⁺区

260：第二N⁺区

265：第一P⁺区

270：第二P⁺区

280：层间介电(ILD)层

281：第一开口部

282：第二开口部

283：第三开口部

284：第四开口部

285：第五开口部

290：接触层

291：第一接触部

292：第二接触部

293：第三接触部

294：第四接触部

L1：长度

L2：长度

S：间隔

具体实施方式

现在将对于所提供的实施例进行详细说明，其范例被显示于附图中。在可能的情况下，所有图式将使用相同的元件符号来表示相同或类似的部分。

图1A大略地显示依据一实施例的一LDMOS元件10的俯视图。图1B为沿着图1A的B-B′线的LDMOS元件10的剖面图。图1C为沿着图1A的C-C′线的LDMOS元件10的剖面图。

如图1A-图1C所示，LDMOS元件10包括：一P型基板(P-Sub)100；一高电压N阱(High-Voltage N-Well，HVNW)105，形成于基板100中；一第一P阱110，形成于HVNW105中；一第二P阱(PW)115，形成在HVNW105外部且与HVNW105相邻；一漂移区120，形成于HVNW105中，位在第一P阱110的一侧(例如右侧)上并与第一P阱110隔开；以及一绝缘层130，配置在基板100上。漂移区120包括多个交互排列的第一区段120a与第二区段120b。每个第一区段120a包括一P顶部区(P-Top)122，以及一配置在P顶部区122上的N梯度区(N-grade)124。每个第二区段120b包括N梯度区124。绝缘层130可以由场氧化物(Field Oxide，FOX)所制成。以下，绝缘层130被称为FOX层130。FOX层130包括：一第一FOX部131，与漂移区120隔开；一第二FOX部132，覆盖漂移区120的一第一侧(例如右侧)边缘部分；一第三FOX部133，覆盖漂移区120的一第二侧(例如左侧)边缘部分；一第四FOX部134，覆盖HVNW105在第一P阱区110与第二P阱区115之间的一部分；以及一第五FOX部135，覆盖第二P阱区115的一侧(例如左侧)边缘部分。漂移区120的一中央部分并未被FOX层130所覆盖。

LDMOS元件10亦包括：一栅极氧化层140，覆盖于第三FOX部133的一侧(例如左侧)部分与第一P阱区110的此侧(例如右侧)边缘部分上；一栅极层145，配置在栅极氧化层140上；多个间隔物(spacer)150，配置在栅极层145的侧壁上；一第一N⁺区155，在第一FOX部131与第二FOX部132之间形成在HVNW105中；一第二N⁺区160，形成于第一P阱110中，与栅极层145的一侧(例如左侧)边缘部分相邻；一第一P⁺区165形成于第一P阱110中，与第二N⁺区160相邻；以及一第二P⁺区170，在第四FOX部134与第五FOX部135之间形成在第二P阱115中。第一N⁺区155构成LDMOS元件10的一漏极区。第二N⁺区160及第一P⁺区165构成LDMOS元件10的一源极区。第二P⁺区170构成LDMOS元件10的一主体区(bulk region)。

LDMOS元件10更包括一个形成于基板100上的层间介电(InterlayerDielectric，ILD)层180，以及一个形成于ILD层180上的接触层190。接触层190包括多个隔离的接触部，以经由形成于ILD层180中的不同开口部来接触形成于基板100中的结构的不同部分。

在LDMOS元件10中，第二FOX部132及第三FOX部133形成一局部绝缘结构。如将解释于参照一种LDMOS元件10的工艺所进行的详细说明，局部绝缘结构帮助增加N梯度区124的一掺杂浓度。

图2A-图13B大略地显示依据一实施例的图1A-图1C的LDMOS元件10的制造过程。图2A、图3A、图4A、...、图13A大略地显示在LDMOS元件10的制造过程的步骤期间，沿着图1A的B-B′线的LDMOS元件10的局部剖面图。图2B、图3B、图4B、...、图13B图大略地显示在LDMOS元件10的制造过程的步骤期间，沿着图1A的C-C′线的LDMOS元件10的局部剖面图。

首先，请参照图2A及图2B，提供一个具有一第一导电型的基板200，一个具有一第二导电型的深阱205被形成于基板200中，并从一基板200的上表面向下延伸。第一导电型可以是P型，第二导电型可以是N型。以下，将深阱205称为一高电压N阱(HVNW)205。基板(P-Sub)200可以由一P型硅块材、一P型外延层(P-epi)或一P型的绝缘体上硅(Silicon-On-Insulator，SOI)材料所形成。HVNW205可通过下述工艺而形成：一光刻工艺；一离子注入工艺，以一大约10¹¹至10¹³原子/cm²的浓度注入一N型掺杂物(例如磷或砷)；以及一加热工艺，用以驱使注入的掺杂物向内到达一预定深度。

请参照图3A及图3B，一第一P阱(PW)210被形成于HVNW205中，接近HVNW205的一边缘部分。一第二P阱(PW)215被形成于基板200中，在HVNW205的边缘部分外部并与HVNW205的边缘部分相邻。第一P阱210与第二P阱215可通过下述工艺而形成：一光刻工艺；一离子注入工艺，以大约10¹²至10¹⁴原子/cm²的浓度注入一P型掺杂物(例如硼)；以及一加热工艺，用以驱使注入的掺杂物向内到达一预定深度。

请参照图4A及图4B，一P顶部注入区(P-Top)222′被形成于HVNW205中，其形成在对应于图1A所显示的第一区段120a的区域中。没有P顶部注入区222′是形成于对应于图1A所显示的第二区段120b的区域中。P顶部注入区222′可通过下述工艺而形成：一光刻工艺，用以定义第一区段120a与第二区段120b；以及一离子注入工艺，以大约10¹¹至10¹⁴原子/cm²的浓度注入一P型掺杂物(例如硼)至第一区段120a中。

请参照图5A及图5B，一N梯度注入区(N-grade)224′被形成于HVNW205中，其形成在对应于图1A所显示的第一区段120a与第二区段120b两者的区域中。N梯度注入区224′可通过下述工艺而形成：一光刻工艺，以及一离子注入工艺，以大约10¹¹至10¹⁴原子/cm²的浓度注入一N型掺杂物(例如磷或砷)。

请参照图6A及图6B，以一场氧化物(FOX)层230的型式存在的一绝缘层被形成于基板200的上表面上。FOX层230包括：一第一FOX部231，覆盖HVNW205的一右边缘部分；一第二FOX部232，覆盖P顶部注入区222′及N梯度注入区224′的右边缘部分；一第三FOX部233，覆盖P顶部注入区222′及N梯度注入区224′的左边缘部分；一第四FOX部234，覆盖HVNW205在第一P阱210与第二P阱215之间的一左边缘部分；以及一第五FOX部235，覆盖第二P阱215的一左边缘部分。

FOX层230可通过一光刻工艺、一刻蚀工艺及一热氧化工艺而形成。在用以形成FOX层230的热氧化工艺期间，P顶部注入区222′中的P型掺杂物与N梯度注入区224′中的N型掺杂物，系被驱使至HVNW205中的预定深度，以分别形成P顶部区222及N梯度区224。P顶部区222的深度可以是大约0.5μm至3μm。N梯度区224的深度可以是大约0.1μm至1μm。

第二FOX部232及第三FOX部233构成一种局部绝缘结构，避免P顶部区222的掺杂浓度降低。如果是形成覆盖整个P顶部注入区222′及N梯度注入区224′的一FOX部，则P顶部注入区222′中的硼原子(亦即P型掺杂物)可扩散进入FOX部中，降低所产生的P顶部区222的掺杂浓度。由于为了形成一全空乏区(full depletion region)，N梯度区224的最大掺杂浓度是受限于P顶部区222的掺杂浓度，因此这种P顶部区222掺杂浓度的降低可能降低N梯度区224中的掺杂浓度。这种N梯度区224中的掺杂浓度的降低导致元件的高特定导通电阻。另一方面，依据此一实施例的局部绝缘结构，并不包括在P顶部注入区222′的顶部上的FOX部，从而可减少硼原子的扩散。

如图6A所示，第二FOX部232具有L1的长度，而第三FOX部233具有L2的长度。第二FOX部232的长度L1可以与第三FOX部233的长度L2不同。此外，鉴于各种设计考虑，例如N梯度区224的掺杂浓度，以及LDMOS元件10的结构及/或应用，第二FOX部232与第三FOX部233之间的间隔S是可以改变的。

请参照图7A及图7B，一栅极氧化层240被形成于图6A及图6B的结构中未被FOX层230所覆盖的表面部分上。亦即，栅极氧化层240被形成在第一FOX部231与第二FOX部232之间、第二FOX部232与第三FOX部233之间并覆盖N梯度区224、第三FOX部233与第四FOX部234之间、以及第四FOX部234与第五FOX部235之间。栅极氧化层240的形成可以通过：一牺牲氧化工艺，用以形成一牺牲氧化层；一清除工艺(cleaning process)，以移除牺牲氧化层；以及一氧化工艺，以形成一氧化物层。

请参照图8A及图8B，一栅极层245被形成于栅极氧化层240上，覆盖于第三FOX部233的一左部与第一P阱区210的一右部上。栅极层245可包括一多晶硅层及一形成于多晶硅层上的硅化钨层。栅极层245的厚度可以是大约0.1μm至0.7μm。栅极层245的形成可以通过：一沉积工艺，用以沉积一多晶硅层及一硅化钨层；一光刻工艺；以及一刻蚀工艺。

请参照图9A及图9B，间隔物250被形成于栅极层245的两侧上。间隔物250可以是四乙氧基硅烷(tetraethoysilane，TEOS)氧化膜。间隔物250的形成可以通过一沉积工艺、一光刻工艺以及一刻蚀工艺。在形成间隔物250之后，除了在栅极层245之下的部分以外，所有栅极氧化层240是通过刻蚀而移除。

请参照图10A及图10B，在第一FOX部231与第二FOX部232之间，一第一N⁺区255被形成于HVNW205中，而一第二N⁺区260被形成于第一P阱210中，与栅极层245的一左边缘部分相邻。第一N⁺区255与第二N⁺区260的形成可以通过：一光刻工艺；及一离子注入工艺，以大约10¹⁵至10¹⁶原子/cm²的浓度注入一N型掺杂物(例如磷或砷)。

请参照图11A及图11B，一第一P⁺区265被形成于第一P阱210中，与第二N⁺区260相邻，而一第二P⁺区270是于第四FOX部234与第五FOX部235之间形成在第二P阱215中。第一P⁺区265与第二P⁺区270的形成可以通过：一光刻工艺；以及一离子注入工艺，以大约10¹⁵至10¹⁶原子/cm²的浓度注入一P型掺杂物(例如硼)。

请参照图12A及图12B，一层间介电(ILD)层280被形成于图11A及图11B的结构的整个表面上。ILD层280包括：一第一开口部281，垂直地与第一N⁺区255对准；一第二开口部282，垂直地与栅极层245对准；一第三开口部283，垂直地与第二N⁺区260对准；一第四开口部284，垂直地与第一P⁺区265对准；以及一第五开口部285，垂直地与第二P⁺区270对准。ILD层280可包括未掺杂的硅玻璃(Undoped Silicon Glass，USG)及/或硼磷硅玻璃(borophosphosilicate glass，BPSG)。ILD层280的厚度可以是0.5μm至2μm。ILD层280可以通过下述工艺而形成：一沉积工艺，用以沉积一USG及BPSG之层；一光刻工艺；以及一刻蚀工艺，用以形成开口部281～285。

请参照图13A及图13B，一接触层290被形成于图12A及图12B的结构上。接触层290包括：一第一接触部291，接触第一N⁺区255；一第二接触部292，接触栅极层245；一第三接触部293，接触第二N⁺区260及第一P⁺区265两者；以及一第四接触部294，接触第二P⁺区270。接触层290可以由金属(例如铝或铝铜合金)所制成。接触层290的形成可以通过一沉积工艺、一光刻工艺以及一刻蚀工艺。

图14为显示如图1A-图1C所显示的具有局部绝缘结构的LDMOS元件10以及一作为比较例的已知元件的漏极特征的曲线图。在已知元件中，一FOX层覆盖整个漂移区120。在图14中，一漏极-源极电压VDS从0改变至800V，而一栅极-源极电压VGS及一主体-源极电压VBS是维持于0V。如图14所示，LDMOS元件10与已知元件两者的截止崩溃电压(off-breakdown voltage)皆在700V之上。因此，LDMOS元件10具有与已知元件相同的截止-崩溃电压。

图15为显示LDMOS元件10与已知元件的漏极特征的曲线图。在图15中，VDS从0改变至2V，而VGS是维持于20V。如图15所示，当VDS相同时，LDMOS10的一漏极电流IDS是高于已知元件。因此，LDMOS10具有比已知元件更低的一特定导通电阻，同时具有与已知元件相同的截止-崩溃电压。

虽然上述实施例是有关于图1A及图1B所显示的LDMOS元件10以及图2A-图13B所显示的LDMOS元件10的制造方法，但本发明所属技术领域中具有通常知识者现在将明白到，所揭露的概念是同样可应用于其他半导体元件及其制造方法，例如绝缘栅双极晶体管(Insulated-GateBipolar Transistor，IGBT)元件及二极管。

此外，虽然于上述实施例中的LDMOS元件10的局部绝缘结构是由场氧化物所制成，但本发明所属技术领域中具有通常知识者现在将明白到，局部绝缘结构可以由其他适当的介电绝缘结构所制成，例如一浅沟道隔离(Shallow Trench Isolation，STI)结构。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种制造半导体元件的方法，包括：

提供一具有一第一导电型的基板；

形成一具有一第二导电型的高电压阱在该基板中；

形成一漂移区在该高电压阱中；以及

形成一绝缘层在该基板上，该绝缘层包括一第一绝缘部及一第二绝缘部，该第一绝缘部及该第二绝缘部分别覆盖该漂移区相对的边缘部分，且未覆盖该漂移区的一顶部。

2.根据权利要求1所述的方法，其中该漂移区包括多个交互排列的第一区段与第二区段，

形成该漂移区在该高电压阱中的步骤包括：

形成一具有该第一导电型的顶部区在这些第一区段中；以及

形成一具有该第二导电型的梯度区在这些第一区段及这些第二区段两者中。

3.根据权利要求1所述的方法，在形成该漂移区在该高电压阱中之前，更包括：

形成一具有该第一导电型的第一阱在该高电压阱中接近该高电压阱的一边缘部分处；以及

形成一具有该第一导电型的第二阱在该高电压阱的该边缘部分外部并与该边缘部分相邻，

其中该第一阱是与该漂移区隔开。

4.根据权利要求3所述的方法，其中该绝缘层包括一第三绝缘部，该第三绝缘部覆盖该高电压阱在该第一阱与该第二阱之间的一部分，

该方法更包括，在形成该绝缘层在该基板上之后：

形成一栅极氧化层在该第一绝缘部与该第二绝缘部之间，以及在该第二绝缘部与该第三绝缘部之间；

在该高电压阱于该漂移区与该第一阱之间的一部分上，形成一栅极层在该栅极氧化层上；

形成一漏极区在该高电压阱中该漂移区相对于该第一阱的一侧上；

形成一源极区在该第一阱中；

形成一主体区在该第二阱中；

形成一层间介电层在该基板上；以及

形成一接触层在该层间介电层上。

5.根据权利要求1所述的方法，其中该第一导电型为P型、该第二导电型为N型，或该第一导电型为N型、该第二导电型为P型。

6.根据权利要求1所述的方法，其中该绝缘层被形成为一场氧化物层，或该绝缘层被形成于一浅沟道隔离结构中。

7.根据权利要求1所述的方法，其中该第一绝缘部的长度是与该第二绝缘部的长度不同。

8.一种半导体元件，包括：

一基板，具有一第一导电型；

一高电压阱，具有一第二导电型，配置在该基板中；

一漂移区，配置在该高电压阱中；

一局部绝缘结构，配置在该漂移区的边缘部分上；以及

一漏极区，配置在该高电压阱中并与该漂移区隔开。

9.根据权利要求8所述的半导体元件，其中该漂移区包括多个交互排列的第一区段与第二区段，

每个第一区段包括一具有该第一导电型的顶部区，以及一具有该第二导电型的梯度区，且

每个第二区段包括该梯度区。

10.根据权利要求8所述的半导体元件，更包括：

一第一阱，具有该第一导电型，配置在该高电压阱上，接近该高电压阱的一边缘部分，并与该漂移区隔开；

一第二阱，具有该第一导电型，位在该高电压阱外部，并与该高电压阱的该边缘部分相邻；

一源极区，配置在该第一阱中；

一栅极氧化层，在该第一阱与该漂移区之间配置在该基板上；以及

一栅极层，配置在该栅极氧化层上。