CN106898637B - 具有梯度注入区的半导体元件及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有梯度注入区的半导体元件及其制造方法。该半导体元件包括具有第一导电型的基板、设置于基板中并具有第二导电型的高压阱、设置于高压阱中并具有第一导电型的源极阱、设置于高压阱中并与源极阱分隔的漂移区，以及设置于高压阱中并介于源极阱与漂移区之间且具有第二导电型的梯度注入区。
Description
技术领域
本发明是有关于一种半导体元件，特别是有关于一种具有梯度注入区(gradientimplant region)的半导体元件及其制造方法。
背景技术
超高压半导体元件(ultra-high voltage semiconductor devices)被广泛用于显示元件、可携式元件，以及其他各式各样不同种类的应用。超高压半导体元件的设计目标在于，具有高崩溃电压(breakdown voltage)、低特定导通电阻(specific on-resistance)，并且于室温及高温环境两者之下均具有高可靠性。然而，当超高压半导体元件的尺寸开始逐渐缩小化(scale down)时，要达到这些设计目标，就会变得比较具有挑战性。
发明内容
根据本发明的一实施例，提供一种半导体元件，包括具有第一导电型的基板、设置于基板中并具有第二导电型的高压阱、设置于高压阱中并具有第一导电型的源极阱、设置于高压阱中并与源极阱分隔的漂移区(drift region)，以及设置于高压阱中并介于源极阱与漂移区之间且具有第二导电型的梯度注入区。
根据本发明的一实施例，提供一种制造半导体元件的方法，包括提供具有第一导电型的基板、于基板中形成具有第二导电型的高压阱、于高压阱中形成具有第一导电型的源极阱、于高压阱中形成与源极阱分隔的漂移区，以及于高压阱中介于源极阱与漂移区之间形成具有第二导电型的梯度注入区。
本发明所附图式，是并入且组成本申请的一部份，绘示本发明所揭露的多个实施例，并配合说明书一同用于详细说明本发明所揭露的多个实施例如下：
附图说明
图1A根据本发明的实施例绘示半导体元件的俯视示意图。
图1B绘示图1A所绘示的半导体元件沿着图1A中的线段B-B’的剖面图。
图1C绘示图1A所绘示的半导体元件沿着图1A中的线段C-C’的剖面图。
图2A至图17B根据本发明的实施例绘示图1A至图1C所绘示的半导体元件的制造流程的示意图。
图18绘示图1A至图1C所绘示的半导体元件及根据比较例的比较例半导体元件的显示其电流对电压特性(current vs.voltage characteristics)的模拟结果图。
图19绘示图1A至图1C所绘示的半导体元件及根据比较例的比较例半导体元件的显示其崩溃特性(breakdown characteristics)的模拟结果图。
图20A及图20B根据本发明的实施例绘示超高压绝缘栅极双极性晶体管(insulator gate bipolar transistor，IGBT)元件的剖面图。
图21A及图21B根据本发明的实施例绘示超高压二极管的剖面图。
图22A及图22B根据本发明的实施例绘示半导体元件的剖面图。
【符号说明】
10、2200：半导体元件
100：基板
105：高压n型阱
111：源极阱
112：第二p型阱
120：漂移区
120a：第一区段
120b：第二区段
122：p型顶区
124：n型梯度区
130、2210：梯度注入区
131、2211：第一部分
132、2212：第二部分
140：场氧化层
141：第一场氧化部分
142：第二场氧化部分
143：第三场氧化部分
144：第四场氧化部分
150：栅极结构
151、1100：栅极氧化层
152：栅极层
153、154：间隙物
161：第一n型重掺杂区
162：第二n型重掺杂区
163：第一p型重掺杂区
164：第二p型重掺杂区
170：层间介电层
180、2100：接触层
181、2111：第一接触部分
182、2112：第二接触部分
183：第三接触部分
184：第四接触部分
600：衬垫氧化层
610：氮化物层
711：第一开口
712：第二开口
713：第三开口
714：第四开口
800：光刻胶层
810：开口
821：第一区域
822：第二区域
1810、1910：横坐标
1820、1920：纵坐标
1830、1840、1930、1940：曲线
2000：超高压绝缘栅极双极性晶体管元件
2010：超高压二极管
B-B’、C-C’：线段
OD：氧化物定义区域
具体实施方式
本发明的各实施例，将于下文中详细进行说明，而其中一些实施例绘示于所附图式之中。本发明的各个图式之中，尽可能使用相同的符号，以表示相同或相似的部分。
图1A根据本发明的实施例绘示半导体元件10的俯视示意图。图1A绘示了不具场氧化物形成的氧化物定义区域(oxide defined area，OD)OD。图1B绘示半导体元件10沿着图1A中的线段B-B’的剖面图。图1C绘示半导体元件10沿着图1A中的线段C-C’的剖面图。
如图1A至图1C所示，半导体元件10包括p型基板(P-Sub)100。基板100可由p型硅块材(bulk silicon material)、p型外延层，或p型绝缘层上硅(silicon-on-insulator)材料所形成。第一p型阱(p-well，PW)，又称源极阱111，设置于高压n型阱(high-voltage n-well，HVNW)105中，并与高压n型阱105的左侧边缘靠近但分隔。源极阱111构成半导体元件10的源极阱。第二p型阱112设置于基板100中，位于高压n型阱105之外并邻接其左侧边缘。漂移区120设置于高压n型阱105中，并且如图1A至图1C所示，与源极阱111的右侧边缘分隔。漂移区120包括多个交错排列的第一区段120a以及第二区段120b。每一个第一区段120a包括p型顶区(p-type top region，P-top)以及设置于p型顶区122之上的n型梯度区(n-typegrade region，N-grade)124。每一个第二区段120b包括n型梯度区124。换句话说，n型梯度区124设置于包括第一区段120a及第二区段120b的整个漂移区120中，而p型顶区122仅设置于第一区段120a中。
n型梯度注入区130设置于高压n型阱105中，并介于漂移区120与源极阱111之间。梯度注入区130的掺杂浓度具有沿着平行于基板100的主要表面的水平方向上的梯度分布(gradient profile)。具体而言，如图1B及图1C所示，梯度注入区130包括了位于梯度注入区130中的右侧并靠近漂移区120的第一部分131，以及位于梯度注入区130中的左侧并靠近源极阱111的第二部分132。第一部分131的掺杂浓度大于第二部分132的掺杂浓度。此外，第一部分131的深度大于第二部分132的深度。
绝缘层，又称场氧化层140，设置于基板100之上。场氧化层140可由场氧化物(field oxide，FOX)形成。场氧化层140包括与漂移区120分隔的第一场氧化部分141，覆盖漂移区120的第二场氧化部分142，覆盖源极阱111的左侧边缘部分、高压n型阱105的左侧边缘部分、及第二p型阱112右侧边缘部分的第三场氧化部分143，以及覆盖第二p型阱112的左侧边缘部分的第四场氧化部分144。
半导体元件10更包括设置于基板100之上并重叠于第二场氧化部分142的左侧部分及源极阱111的右侧边缘部分的栅极结构150。栅极结构150包括栅极氧化物层151、栅极层152，以及侧壁的间隙物153、间隙物154。栅极氧化层151设置于基板100之上并邻接于第二场氧化部分142。栅极层151重叠于梯度注入区130的第二部分132以及源极阱111的右侧边缘部分。栅极层152设置于栅极氧化层151之上，并重叠于第二场氧化部分142的左侧边缘部分、高压n型阱105中介于第二场氧化部分142与源极阱111之间的部分，以及源极阱111的右侧边缘部分。间隙物153设置于栅极层152的右侧侧壁。间隙物154设置于栅极层152的左侧侧壁以与栅极氧化层151的左侧侧壁。
第一n型重掺杂区(N+)161设置于高压n型阱105中并介于第一场氧化部分141与第二场氧化部分142之间。第二n型重掺杂区(N+)162设置于源极阱111中并邻接间隙物154。第一p型重掺杂区(P+)163设置于源极阱111中并邻接第二n型重掺杂区162。第二p型重掺杂区(P+)164设置于第二p型阱112中并介于第三氧化部分143与第四氧化部分144之间。第一n型重掺杂区161构成半导体元件10的漏极区。第二n型重掺杂区162及第一p型重掺杂区构成半导体元件10的源极区。第二p型重掺杂区164构成半导体元件10的基极区。
半导体元件10更包括设置于基板100之上的层间介电层(interlayer dielectriclayer，ILD layer)170。层间介电层170包括多个穿孔以暴露基板100上的多个区域。接触层180为设置于层间介电层170之上的导电材料层。具体而言，接触层180包括重叠于并接触第一n型重掺杂区161的第一接触部分181，重叠于并接触栅极层152的第二接触部分182，重叠于并接触第二n型重掺杂区162、及第一p型重掺杂区的第三接触部分183，以及重叠于并接触第二p型重掺杂区164的第四接触部分184。接触层180之上可形成额外的介电层以及接触层。
图2A至图17B根据本发明的实施例绘示图1A至图1C所绘示的半导体元件10的制造流程的示意图。图2A、图3A、图4A、……、及图17A绘示半导体元件10的制造流程中，沿着图1A中的线段B-B’的剖面图。图2B、图3B、图4B、……、及图17B绘示半导体元件10的制造流程中，沿着图1A中的线段C-C’的剖面图。
首先，请参照图2A及图2B，提供基板100。于基板100中形成高压n型阱105，并自基板100的顶表面向下延伸。基板100可由p型硅块材、p型外延层，或p型绝缘层上硅材料所形成。举例而言，可以进行光刻(photolithography)工艺以定义高压n型阱105所要形成的区域，并于上述所定义的区域中进行离子注入(ion implantation)工艺以注入掺杂浓度为每平方厘米约1011至1013个原子的n型掺杂物(例如磷或砷)，再进行加热工艺以驱使所注入的掺杂物达到预定的深度，来形成高压n型阱105。
请参照图3A及图3B，是于高压n型阱105中形成源极阱111，并与高压n型阱105的左侧边缘部分靠近但分隔。第二p型阱112设置于基板100中，位于高压n型阱105之外并邻接其左侧边缘。举例而言，可以进行光刻工艺以定义源极阱111以及第二p型阱112所要形成的区域，并于上述所定义的区域中进行离子注入工艺以注入掺杂浓度为每平方厘米约1012至1014个原子的p型掺杂物(例如硼)，再进行加热工艺以驱使所注入的掺杂物达到预定的深度，来形成源极阱111以及第二p型阱112。
请参照图4A及图4B，是于高压n型阱105中的对应于图1A所示的第一区段120a的区域中形成p型顶区122。对应于图1A所示的第二区段120b的区域中不会形成p型顶区122。举例而言，可以进行光刻工艺以定义多个第一区段120a，并于多个第一区段120a中进行离子注入工艺以注入掺杂浓度为每平方厘米约1011至1014个原子的p型掺杂物(例如硼)，来形成p型顶区122。
请参照图5A及图5B，是于高压n型阱105中的对应于图1A所示的第一区段120a以及第二区段120b的区域中形成n型梯度区124。举例而言，可以进行光刻工艺以于高压n型阱105中定义n型梯度区124所要形成的区域，并于所定义的区域中进行离子注入工艺以注入掺杂浓度为每平方厘米约1011至1014个原子的p型掺杂物(例如硼)，来形成p型顶区122。
请参照图6A及图6B，是于图5A及图5B所示的结构的整个表面上形成衬垫氧化层600。举例而言，可以进行氧化，来形成衬垫氧化层600。于衬垫氧化层600的整个表面上形成氮化物层610。举例而言，可以进行沉积，来形成氮化物层610。
请参照图7A及图7B，是于氮化物层610中形成第一开口711、第二开口712、第三开口713及第四开口714，以暴露要形成于基板100中的有源元件区域(active deviceregions)。具体而言，第一开口711暴露高压n型阱105的右侧区域。第二开口712暴露包括第一区段120a及第二区段120b的漂移区120、高压n型阱105靠近漂移区120的右侧边缘的部分，以及高压n型阱105靠近漂移区120的左侧边缘的部分。第三开口713暴露源极阱111的左侧边缘部分、高压n型阱105的左侧边缘部分，以及第二p型阱112的右侧边缘部分。第四开口714暴露第二p型阱112的左侧边缘部分。举例而言，可以进行光刻工艺以于氮化物层610中定义第一开口711、第二开口712、第三开口713以及第四开口714所要形成的区域，并进行蚀刻工艺移除上述所定义的区域中的氮化物材料，来形成第一开口711、第二开口712、第三开口713以及第四开口714。
请参照图8A及图8B，是于图7A及图7B所示的结构上形成包括开口810的光刻胶层800。开口810暴露用以形成梯度注入区130的，高压n型阱中介于漂移区120与源极阱111之间的区域。举例而言，可以进行光刻工艺形成包括开口810的光刻胶层800。氮化物层610部分覆盖由开口810所暴露的高压n型阱105的区域。也就是说，高压n型阱105包括既不被光刻胶层800所覆盖，也不被氮化物层610所覆盖的第一区域821，以及虽不被光刻胶层800所覆盖，但被氮化物层610所覆盖的第二区域822。
请参照图9A及图9B，是于高压n型阱105中由光刻胶层800的开口810所定义的区域中形成梯度注入区130。梯度注入区130包括既不被光刻胶层800所覆盖也不被氮化物层610所覆盖的第一区域821中的第一部分131，以及虽不被光刻胶层800所覆盖但被氮化物层610所覆盖的第二区域822中的第二部分132。举例而言，可于所定义的区域中进行离子注入工艺以注入掺杂浓度为每平方厘米约1012至1014个原子的n型掺杂物(例如磷或砷)，来形成梯度注入区130。注入剂量(implantation dosage)以及注入能量(implantation energy)均为可变量。于离子注入工艺中，氮化物层610作为注入硬掩模，以阻挡部分的掺杂离子。结果是，第一部分131的掺杂浓度大于第二部分132的掺杂浓度。此外，第一部分131的深度大于第二部分132的深度。于形成梯度注入区130之后，移除光刻胶层800。
请参照图10A及图10B，是于图9A及图9B所示的结构上形成场氧化层140。场氧化层140包括第一场氧化部分141、第二场氧化部分142、第三场氧化部分143，以及第四场氧化部分144。举例而言，可以于基板100上由氮化物层610所暴露的区域进行热氧化工艺，来形成场氧化层140。于形成场氧化层140之后，移除氮化物层610以及衬垫氧化层600。
请参照图11A及图11B，是于图10A及图10B所示的结构的表面部分上形成栅极氧化层1100。于第一场氧化部分141与第二场氧化部分142之间形成栅极氧化层1100的第一部份、于第二场氧化部分142与第三场氧化部分143之间形成栅极氧化层1100的第二部份，而于第三场氧化部分143与第四场氧化部分144之间形成栅极氧化层1100的第三部份。举例而言，可以进行牺牲氧化(sacrificial oxidation)工艺形成牺牲氧化层，并进行清除工艺移除牺牲氧化层，再进行氧化工艺，来形成栅极氧化层1100。
请参照图12A及图12B，是于栅极氧化层1100之上形成栅极层152，并覆盖第二场氧化部分142的左侧部分部分及源极阱111的右侧边缘部分。栅极层152可包括多晶硅层以及形成于此多晶硅层之上的硅化钨层。举例而言，可于图11A及图11B的结构的整个表面上进行沉积工艺以沉积多晶硅层及硅化钨层，并进行光刻工艺定义栅极层152所要形成的区域，再进行蚀刻工艺移除于上述所定义的区域之外的多晶硅层及硅化钨层，来形成栅极层152。于形成栅极层152之后，利用蚀刻移除未被栅极层152所覆盖的栅极氧化层1100。被栅极层152所覆盖的栅极氧化层1100构成栅极氧化层151。
请参照图13A及图13B，是于栅极层152的右侧侧壁形成间隙物153。于栅极层152的左侧侧壁以与栅极氧化层151的左侧侧壁形成间隙物154。间隙物153及间隙物154可为四乙氧基硅烷(tetraethoxysilane，TEOS)氧化物膜。举例而言，可以进行沉积工艺沉积四乙氧基硅烷氧化物膜，并进行蚀刻工艺移除位于间隙物153及间隙物154所要形成的区域之外的四乙氧基硅烷氧化物膜。
请参照图14A及图14B，是于基板100中形成第一n型重掺杂区161以及第二n型重掺杂区162。可以进行光刻工艺定义第一n型重掺杂区161以及第二n型重掺杂区162所要形成的区域，并于上述所定义的区域中进行离子注入工艺以注入掺杂浓度为每平方厘米约1015至1016个原子的n型掺杂物(例如磷或砷)，来形成第一n型重掺杂区161以及第二n型重掺杂区162。
请参照图15A及图15B，是于基板100中形成第一p型重掺杂区163以及第二p型重掺杂区164。可以进行光刻工艺定义第一p型重掺杂区163以及第二p型重掺杂区164所要形成的区域，并于上述所定义的区域中进行离子注入工艺以注入掺杂浓度为每平方厘米约1015至1016个原子的p型掺杂物(例如硼)，来形成第一p型重掺杂区163以及第二p型重掺杂区164。
请参照图16A及图16B，是于图15A及图15B的结构的整个表面上形成层间介电层170。层间介电层170包括多个穿孔以暴露基板100上的多个区域。层间介电层170可包括未掺杂硅酸盐玻璃(undoped silicate glass，USG)及/或硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)。举例而言，可以进行沉积工艺以沉积未掺杂硅酸盐玻璃及/或硼磷硅酸盐玻璃层，并进行光刻工艺以定义多个通孔所要形成的区域，再进行蚀刻工艺移除于上述所定义的区域中的未掺杂硅酸盐玻璃及/或硼磷硅酸盐玻璃，来形成层间介电层170。
请参照图17A及图17B，是于图16A及图16B的结构的整个表面上形成接触层180。接触层180包括第一接触部分181、第二接触部分182、第三接触部分183，以及第四接触部分184。接触层180可由例如铝或铝铜合金的金属所形成。举例而言，可以进行沉积工艺沉积金属层，并进行光刻工艺定义第一接触部分181、第二接触部分182、第三接触部分183以及第四接触部分184所要形成的区域，再进行蚀刻工艺移除于上述所定义的区域之外的金属，来形成接触层180。
图18绘示根据本发明的实施例的半导体元件10及根据比较例的比较例半导体元件的显示其电流对电压特性的仿真结果图。此处的比较例半导体元件具有与半导体元件10相似的结构，除了比较例半导体元件不具有梯度注入区130之外。于图18中，横坐标1810代表以伏特(Volts，V)为单位的漏极电压(意即于半导体元件10的第一接触部分181与第三接触部分183之间所提供的电压)，而纵坐标代表以安培(Amperes，A)为单位的漏极电流(意即于半导体元件10的第一接触部分181与第三接触部分183之间所测量到的电流)。曲线1830绘示半导体元件10的电流对电压特性。曲线1840绘示比较例半导体元件的电流对电压特性。于模拟中，横坐标1810上的漏极电压自0伏特上升至2伏特。栅极-源极电压Vgs(意即于半导体元件10的第二接触部分182与第三接触部分183之间所提供的电压)维持在20伏特。基极-源极电压Vbs(意即于半导体元件10的第四接触部分184与第三接触部分183之间所提供的电压)维持在0伏特。如图18所示，当漏极电压为1伏特时，半导体元件10的漏极电流比比较例半导体元件的漏极电流高约10.6％。因此，当漏极电压为1伏特时，半导体元件10的特定导通电阻比比较例半导体元件的特定导通电阻低约10.6％。
图19绘示根据本发明的实施例的半导体元件10及根据比较例的比较例半导体元件的显示其崩溃特性的仿真结果图。于图19中，横坐标1910代表以伏特为单位的漏极电压，而纵坐标代表以安培为单位的漏极电流。曲线1930绘示半导体元件10的电流对电压特性。曲线1940绘示比较例半导体元件的电流对电压特性。于模拟中，横坐标1910上的漏极电压自0伏特上升至900伏特。栅极-源极电压Vgs及基极-源极电压Vbs维持在0伏特。如图19所示，半导体元件10及比较例半导体元件两者的闭态崩溃电压(off-breakdown voltage)均约为750伏特。因此，半导体元件10及比较例半导体元件两者的崩溃特性相似，且添加梯度注入区130对半导体元件10的闭态崩溃电压不会有实质上的影响。
虽然参照图1A至图1C所描述的实施例，是针对超高压n型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)元件进行描述，然而本发明所属技术领域具有通常知识者应当能够理解到本发明所揭露的内容同样可以应用于p型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)元件。本发明所属技术领域具有通常知识者也应当能够理解到，本发明所揭露的内容同样可以应用于其他超高压半导体元件，例如超高压绝缘栅极双极性晶体管元件，以及超高压二极管。
图20A及图20B根据本发明的实施例绘示超高压绝缘栅极双极性晶体管元件2000的剖面图。其中图20A绘示超高压绝缘栅极双极性晶体管元件2000沿着对应于图1A中线段B-B’的线段的剖面图。图20B绘示超高压绝缘栅极双极性晶体管元件2000沿着对应于图1A中线段C-C’的线段的剖面图。超高压绝缘栅极双极性晶体管元件2000与半导体元件10之间的其中一个区别在于半导体元件10的第一n型重掺杂区161被置换为p型重掺杂区2010。于图20A及图20B所绘示的超高压绝缘栅极双极性晶体管元件2000中，p型重掺杂区2010构成集极区，栅极结构150构成基极区，而第二n型重掺杂区162及第一p型重掺杂区163共同构成射极区。
图21A及图21B根据本发明的实施例绘示超高压二极管2100的剖面图。其中图21A绘示超高压二极管2100沿着对应于图1A中线段B-B’的线段的剖面图。图21B绘示超高压二极管2100沿着对应于图1A中线段C-C’的线段的剖面图。超高压二极管2100与半导体元件10之间的其中一个区别在于半导体元件10的接触层180被置换为接触层2110。接触层2110包括与第一n型重掺杂区161导电接触(conductively contact)的第一接触部分2111，以及与栅极层152、第二n型重掺杂区162、第一p型重掺杂区163及第二p型重掺杂区164导电接触的第二接触部分2112。第一接触部分2111构成了超高压二极管2100的n型端，而第二接触部分2112构成了超高压二极管2100的p型端。
于图1A至图1C所绘示的实施例中，梯度注入区130设置为相邻于漂移区120的左侧边缘及源极阱111的右侧边缘，而梯度注入区130沿着水平方向上的宽度为可变量。于图1B所绘示的实施例中，梯度注入区130沿着水平方向上的宽度小于栅极层152沿着平行于基板100的主要表面的水平方向上的宽度。于另一实施例中，梯度注入区130的右侧部分可更往右侧方向延伸至与漂移区120的左侧边缘部分重叠，而梯度注入区130的左侧部分可更往左侧方向延伸至与源极阱111的右侧边缘部分重叠。
图22A及图22B根据本发明的实施例绘示半导体元件2200的剖面图。其中图22A绘示半导体元件2200沿着对应于图1A中线段B-B’的线段的剖面图。图22B绘示半导体元件2200沿着对应于图1A中线段C-C’的线段的剖面图。半导体元件2200与半导体元件10之间的其中一个区别在于半导体元件10的梯度注入区130被置换为梯度注入区2210。梯度注入区2210的宽度大于梯度注入区130的宽度。梯度注入区2210包括第一部分2211及第二部分2212。第一部分2211与漂移区120的左侧边缘部分重叠。第二部分2212与源极阱111的右侧边缘部分重叠。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (20)
1.一种半导体元件，包括：
一基板，具有一第一导电型；
一高压阱，具有一第二导电型，并设置于该基板中；
一源极阱，具有该第一导电型，并设置于该高压阱中；
一漂移区，设置于该高压阱中，并与该源极阱分隔；以及
一梯度注入区，具有该第二导电型，设置于该高压阱中并接触该基板的主要表面，且介于该源极阱与该漂移区之间；
其中，该梯度注入区包括位于该梯度注入区中的右侧并靠近该漂移区的第一部分，以及位于该梯度注入区中的左侧并靠近该源极阱的第二部分；该梯度注入区的掺杂浓度具有沿着平行于该基板的主要表面的水平方向上的梯度分布。
2.根据权利要求1所述的半导体元件，其中该梯度注入区包括：
一第一部分，靠近该漂移区；以及
一第二部分，靠近该源极阱，其中
该第一部分的掺杂浓度大于该第二部分的掺杂浓度。
3.根据权利要求2所述的半导体元件，其中该第一部分的深度大于该第二部分的深度。
4.根据权利要求1所述的半导体元件，其中该梯度注入区重叠于该漂移区的一边缘部分。
5.根据权利要求1所述的半导体元件，其中该梯度注入区重叠于该源极阱的一边缘部分。
6.根据权利要求1所述的半导体元件，更包括：
一第二阱，设置于该高压阱之外；以及
一基极区，设置于该第二阱中。
7.根据权利要求1所述的半导体元件，其中该漂移区包括多个交错排列的多个第一区段及多个第二区段，
各该第一区段包括具有该第一导电型的一顶区及设置于该顶区之上并具有该第二导电型的一梯度区，且
各该第二区段包括该梯度区。
8.根据权利要求1所述的半导体元件，更包括：
一栅极氧化层，设置于该基板之上，并位于该源极阱与该漂移区之间；以及
一栅极层，设置于该栅极氧化层之上。
9.根据权利要求8所述的半导体元件，其中该栅极氧化层重叠于该源极阱的一边缘部分。
10.根据权利要求8所述的半导体元件，更包括一绝缘层，具有设置于该漂移区之上的一部分，其中
该梯度注入区包括设置为靠近该漂移区的一第一部分及设置为靠近该源极阱的一第二部分，
该栅极氧化层是设置为邻接于该绝缘层设置于该漂移区之上的该部分，且
该栅极氧化层是设置为重叠于该梯度注入区的该第二部分。
11.根据权利要求1所述的半导体元件，其中该半导体元件为一金属氧化物半导体元件，
该半导体元件更包括一漏极区，由具有该第二导电型的一重掺杂区形成。
12.根据权利要求1所述的半导体元件，其中该半导体元件为一绝缘栅极双极性晶体管，
该半导体元件更包括一集极区，由具有该第一导电型的一重掺杂区形成。
13.根据权利要求8所述的半导体元件，其中该栅极层的宽度大于该梯度注入区的宽度。
14.一种制造半导体元件的方法，包括：
提供具有一第一导电型的一基板；
于该基板中形成具有一第二导电型的一高压阱；
于该高压阱中形成具有该第一导电型的一源极阱；
于该高压阱中形成与该源极阱分隔的一漂移区；以及
于该高压阱中接触该基板的主要表面并介于该源极阱与该漂移区之间形成具有该第二导电型的一梯度注入区；
其中，该梯度注入区包括位于该梯度注入区中的右侧并靠近该漂移区的第一部分，以及位于该梯度注入区中的左侧并靠近该源极阱的第二部分；该梯度注入区的掺杂浓度具有沿着平行于该基板的主要表面的水平方向上的梯度分布。
15.根据权利要求14所述的制造半导体元件的方法，其中形成该梯度注入区的步骤包括：
形成靠近该漂移区的一第一部分；以及
形成靠近该源极阱的一第二部分，其中
该第一部分的掺杂浓度大于该第二部分的掺杂浓度。
16.根据权利要求15所述的制造半导体元件的方法，其中该第一部分的深度大于该第二部分的深度。
17.根据权利要求14所述的制造半导体元件的方法，其中形成该梯度注入区的步骤包括：
形成重叠于该漂移区的一边缘部分的该梯度注入区。
18.根据权利要求14所述的制造半导体元件的方法，其中形成该梯度注入区的步骤包括：
形成重叠于该源极阱的一边缘部分的该梯度注入区。
19.根据权利要求14所述的制造半导体元件的方法，其中该漂移区包括多个交错排列的多个第一区段及多个第二区段，
于该高压阱中形成该漂移区的步骤包括：
于这些第一区段中形成具有该第一导电型的一顶区；以及
于这些第一区段及该第二区段两者之中形成具有该第二导电型的一梯度区。
20.根据权利要求14所述的制造半导体元件的方法，更包括：
于该基板之上形成位于该源极阱与该漂移区之间的一栅极氧化层；以及
于该栅极氧化层之上形成一栅极层。
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