TW201906177A - 高電壓電阻器裝置及其形成方法 - Google Patents

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Abstract

本揭露是有關於一種能夠使用小的佔用面積來接收高電壓的高電壓電阻器裝置及一種相關的製造方法。在一些實施例中，所述高電壓電阻器裝置具有：基底，包括具有第一摻雜類型的第一區；以及漂移區，配置於第一區之上的基底內，且具有第二摻雜類型。具有第一摻雜類型的本體區在橫向上接觸漂移區。具有第二摻雜類型的汲極區配置於漂移區內，且隔離結構在所述汲極區與本體區之間的基底之上。電阻器結構位於隔離結構之上且具有高電壓端子及低電壓端子，所述高電壓端子耦合至汲極區，所述低電壓端子耦合至所述隔離結構之上的閘極結構。

Description

高電壓電阻器裝置及其形成方法
現代的積體晶片使用各種各樣的裝置來達成各種不同的功能性。一般而言，積體晶片包括主動裝置及被動裝置。主動裝置包括電晶體（例如，金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）），而被動裝置包括電感器、電容器以及電阻器。電阻器廣泛地用於例如電阻電容（resistor-capacitor，RC）電路、功率驅動器（power driver）、功率放大器（power amplifier）、射頻（radio frequency，RF）應用等諸多應用中。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同實施例或實例。以下闡述組件及配置的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號以及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例以及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中使用的空間相對性描述語可同樣相應地進行解釋。
近年來，在積體晶片上使用高電壓電路與日俱增。舉例而言，近年來，蜂巢式（cellular）裝置及射頻（RF）裝置市場的擴大已使得高電壓電路的使用顯著增加。在高電壓電路內，一些應用使用高電壓電阻器（例如，能夠承受大於或等於近似400伏特（V）的電壓的電阻器）。對積體晶片使用的高電壓電阻器的一種常見類型是多晶矽電阻器。高電壓多晶矽電阻器通常形成於隔離結構之上，所述隔離結構可將所述電阻器與基底分隔開。高電壓多晶矽電阻器面臨在低電壓電路中所不存在的一些問題（例如，崩潰（breakdown）問題）。舉例而言，若有大的電壓（例如，幾百伏特）施加至電阻器，則橫跨隔離結構兩端的電壓為幾百伏特且可能造成隔離結構的介電崩潰（dielectric breakdown）（即，電阻器與基底之間的電性短路（electrical short）），進而損壞裝置。
為防止崩潰，可在高電壓電阻器之下的基底內配置以接面隔離（junction isolation）來進行隔離的區（例如，p型基底內的n阱）。接面隔離使得偏壓（bias）能夠施加至位於隔離結構之下的基底，藉此藉由減小電阻器與基底之間的電壓差來減輕介電崩潰。然而，接面崩潰受到摻雜濃度限制，進而致使高電壓電阻器常常在達到足夠高的電壓之前經歷裝置崩潰。為改善裝置崩潰，可在隔離結構之上形成電阻器並將所述電阻器耦合至環繞所述電阻器的高電壓接面終端（high voltage junction termination，HVJT）裝置。然而，此種電阻器具有大的尺寸。此外，由於隔離結構經常是薄的，因此電阻器的電阻仍會因介電崩潰而受到限制。
本發明涉及一種能夠使用小的佔用面積（footprint）來接收高電壓的高電壓電阻器裝置及一種相關的製造方法。在一些實施例中，所述高電壓電阻器裝置包括基底，所述基底具有第一區，所述第一區包括第一摻雜類型且沿p-n接面貼靠具有第二摻雜類型的上覆的降低表面電場漂移區。p-n接面之上有隔離結構且基底及所述隔離結構之上有閘極結構。隔離結構之上有包括電阻材料的電阻器結構。電阻器結構具有高電壓端子及低電壓端子，所述高電壓端子鄰近汲極區，所述低電壓端子鄰近閘極結構。在p-n接面之上形成電阻器結構會使降低表面電場漂移區及電阻器結構內的電壓沿同一方向逐漸減小，藉此限制隔離結構之上的最大電壓差，且即使在高電壓（例如，大於或等於600伏特）下仍將減輕所述隔離結構的介電崩潰。
圖1說明所揭露高電壓電阻器裝置100的一些實施例的剖視圖。
高電壓電阻器裝置100包括耦合至電阻器結構120的高電壓電晶體結構101。高電壓電晶體結構101配置於基底102內且包括具有第一摻雜類型（例如，p型）的第一區104及具有第二摻雜類型（例如，n型）的上覆的降低表面電場（RESURF）漂移區106。在一些實施例中，第一區104可包括經本徵摻雜的基底。第一區104與降低表面電場漂移區106的不同摻雜類型形成垂直p-n接面105。具有第一摻雜類型的本體區108配置於第一區104之上且在橫向上沿橫向p-n接面107貼靠降低表面電場漂移區106。汲極區110配置於降低表面電場漂移區106內。在一些實施例中，源極區112可配置於本體區108內。汲極區110及源極區112具有第二摻雜類型及較降低表面電場漂移區106高的摻雜濃度。
隔離結構114包括介電材料（例如，氧化物），且配置於降低表面電場漂移區106之上。閘極結構118配置於基底102及隔離結構114之上，且在橫向上位於汲極區110與源極區112之間的空間之上的位置處。閘極結構118包括閘電極，所述閘電極藉由閘極介電層而自基底102隔開。
電阻器結構120配置於隔離結構114之上。電阻器結構120包括高電壓端子122a及低電壓端子122b，高電壓端子122a鄰近汲極區110，低電壓端子122b鄰近閘極結構118。電阻器結構120包含電阻材料（例如，多晶矽），所述電阻材料配置於在高電壓端子122a與低電壓端子122b之間延伸的路徑中。一個或多個導電內連結構124設置於基底102之上的介電結構116內。所述一個或多個導電內連結構124被配置成將電阻器結構120的高電壓端子122a耦合至汲極區110並將低電壓端子122b耦合至閘極結構118以及/或源極區112。
在高電壓電阻器裝置100的運作期間，高電壓端子122a被配置成接收第一電壓且低電壓端子122b被配置成輸出小於所述第一電壓的第二電壓。電阻器結構120被配置成耗散電力，以將電阻器結構120上的電壓自第一電壓降低至第二電壓。由於高電壓端子122a耦合至汲極區110，因此在電阻器結構120下方的高電壓電晶體結構101的降低表面電場漂移區106內亦將出現壓降（voltage drop）。
垂直p-n接面105使空乏區（depletion region）延伸深至降低表面電場漂移區106內（例如，延伸至降低表面電場漂移區106的頂部）。空乏區使在有電壓施加至電阻器結構120時所產生的電場沿降低表面電場漂移區106相對均勻，使得降低表面電場漂移區106與電阻器結構120內的電壓將沿同一方向（例如，在圖1中自左至右）減小。藉由沿同一方向減小降低表面電場漂移區106及電阻器結構120內的電壓，隔離結構114之上的最大電壓差受到限制，進而減輕隔離結構114的介電崩潰。
舉例而言，圖2說明示出在所揭露高電壓電阻器裝置的降低表面電場漂移區及電阻器結構內電壓隨位置變化的曲線圖200的一些實施例。
如曲線圖200中所示，p-n接面使得相對均勻的電場202形成於位於隔離結構（圖1所示114）之下的降低表面電場漂移區（圖1所示106）內。相對均勻的電場202會造成沿降低表面電場漂移區分佈的壓降。在一些實施例中，壓降可自施加至高電壓端子的高電壓（例如，介於近似500伏特至近似900伏特範圍內）降低至低電壓端子處及所述低電壓端子正下面處的實質上為零伏特的電壓。在一些實施例中，由於閘極結構118耦合至低電壓端子，因此閘極結構118可保持處於實質上為零伏特的電壓。
藉由沿降低表面電場漂移區分佈壓降，所述降低表面電場漂移區內的電壓204隨距汲極區的距離的增大而逐漸減小。電阻器結構內的電壓206亦隨距汲極區的距離的增大而逐漸減小。由於降低表面電場漂移區內的電壓204與電阻器結構內的電壓206沿同一方向（例如，自汲極區至源極區）逐漸減小，因此隔離結構之上的最大電壓差208受到限制。藉由限制隔離結構之上的最大電壓差208，所揭露的電阻器結構能夠在高電壓下使用，同時具有小的尺寸並使隔離結構具有低的介電崩潰風險。
圖3A至圖3B說明所揭露高電壓電阻器裝置的一些其他實施例。
如剖視圖300中所示，高電壓電阻器裝置包括耦合至高電壓電晶體結構303的電阻器結構120。高電壓電晶體結構303包括降低表面電場漂移區304。降低表面電場漂移區304具有第二摻雜類型（例如，n型摻雜）且沿垂直p-n接面接觸基底301的具有第一摻雜類型（例如，p型摻雜）的第一區302。在一些實施例中，降低表面電場漂移區304可包括埋入阱區306及上覆於埋入阱區306上的漂移區308。在一些實施例中，埋入阱區306可包括植入於半導體基底內的摻雜區，而漂移區308可包含在所述半導體基底之上成長的磊晶半導體材料。在其他實施例中，埋入阱區306及漂移區308可均包括植入於半導體基底內的摻雜區。
包含具有第一摻雜類型的半導體材料的本體區310在橫向上沿橫向p-n接面接觸漂移區308。在一些實施例中，埋入阱區306可具有與漂移區308及本體區310接觸的上邊界及與第一區302接觸的下邊界。在一些實施例中，埋入阱區306延伸超過本體區310的相對兩側，使得本體區310藉由埋入阱區306而與基底301電性隔離。汲極區318配置於漂移區308內且源極區320配置於本體區310內。汲極區318及源極區320包含較埋入阱區306以及/或漂移區308高的第二摻雜類型（例如，n+摻雜）的濃度。在一些實施例中，本體接觸區322可在鄰近源極區320的位置處配置於本體區310內。本體接觸區322具有第一摻雜類型（例如，p+摻雜）。
在一些其他實施例中，第一隔離區312及第二隔離區314可設置於基底301內。第一隔離區312包含具有第二摻雜類型的半導體材料且在橫向上接觸本體區310。第二隔離區314包含具有第一摻雜類型的半導體材料且在橫向上接觸第一隔離區312。第一隔離區312及第二隔離區314被配置成藉由接面隔離來提供與鄰近裝置的隔離。
隔離結構316a至316b配置於基底301之上。隔離結構316a至316b包括位於漂移區308之上的第一隔離結構316a及位於第一隔離區312之上的第二隔離結構316b。第一隔離結構316a包括面對汲極區318的第一側及背對汲極區318的相對的第二側。在一些實施例中，第一隔離結構316a的第二側可自本體區310拉回非零距離d 。在一些實施例中，第一隔離結構316a以及/或第二隔離結構316b可自基底301向外突出。在一些實施例中，隔離結構316a至316b可包含例如場氧化物（field oxide）或淺溝渠隔離（shallow trench isolation，STI）區。
電阻器結構120及閘極結構118配置於第一隔離結構316a之上。電阻器結構120包含在鄰近第一隔離結構316a的第一側的高電壓端子122a與鄰近第一隔離結構316a的第二側的低電壓端子122b之間延伸的電阻材料（例如，多晶矽）路徑。閘極結構118包括閘極介電層118a與閘電極118b。閘電極118b藉由閘極介電層118a而與第一隔離結構316a以及/或基底301分隔。在一些實施例中，閘極結構118可自第一隔離結構316a之上的第一位置連續延伸至第一隔離結構316a與本體區310之間的第二位置。
一個或多個內連線層324、326設置於基底102之上的介電結構116內。所述一個或多個內連線層324、326被配置成將電阻器結構120的高電壓端子122a耦合至汲極區318且將低電壓端子122b耦合至閘極結構118、源極區320、以及/或本體接觸區322。圖3B說明示出高電壓電晶體結構303的源極區（S）、汲極區（D）、閘極結構（G），以及電阻器結構120的高電壓端子122a與低電壓端子122b的連接的一些實施例的示意圖328。
重新參照圖3A，在一些實施例中，所述一個或多個內連線層324、326可包括內連導線326（被配置成提供橫向連接）與內連介層窗324（被配置成提供垂直連接）的交替的層。在各種實施例中，所述一個或多個內連線層324、326可包含鋁、銅、鎢、或一些其他金屬。在一些實施例中，介電結構116可包括多個堆疊的層間介電質（inter-level dielectric，ILD）層。在各種實施例中，所述多個堆疊的層間介電質（ILD）層可包含氧化物（例如，SiO2 、SiCO等）、氟矽酸鹽玻璃（fluorosilicate glass）、磷酸鹽玻璃（例如，硼磷矽酸鹽玻璃（borophosphate silicate glass））等中的一者或多者。
在高電壓電阻器裝置的運作期間，閘極結構118可保持處於零電壓。然而，施加至電阻器結構120的電壓將在漂移區308內產生電場。垂直p-n接面（第一區302與降低表面電場漂移區304之間）會造成延伸至漂移區308中的空乏區，進而使漂移區308內的電場相對均勻且亦會使漂移區308內的壓降得到均勻分佈。由於所揭露的高電壓電阻器裝置的垂直p-n接面使電壓下降，以均勻分佈在漂移區308之上，因此所揭露的電阻器結構120可用於耗散大的電壓（例如，介於近似500伏特至近似900伏特範圍內）而不會導致第一隔離結構316a的介電崩潰。
然而，當有足夠高的電壓（即，崩潰電壓）施加至汲極區318時，反向偏壓將使得高電壓電晶體結構303崩潰。當高電壓電晶體結構303崩潰時，電阻器結構120亦無法適當地運作。舉例而言，圖4A說明示出示例性所揭露高電壓電阻器裝置的電流對電壓的曲線圖400的一些實施例。如曲線圖400中所示，當施加至高電壓電晶體結構的汲極區的電壓（即，高電壓）小於所述高電壓電晶體結構的崩潰電壓時，高電壓電阻器結構處於正常運作狀態。在正常運作狀態內，高電壓電阻器結構被配置成根據第一比例常數來提供與所施加電壓成比例的第一電流402。然而，當施加至高電壓電晶體結構的汲極區的電壓超過所述高電壓電晶體結構的崩潰電壓時，高電壓電阻器裝置開始出現故障並根據較第一比例常數大的第二比例常數來提供與所施加電壓成比例的第二電流404。
由於當施加至高電壓電晶體結構的汲極區的電壓小於所述高電壓電晶體結構的崩潰電壓時電阻器結構維持正常運作，因此第一隔離結構（例如，圖3A所示316a）的寬度w 隨著高電壓電阻器結構（例如，圖3A所示120）能夠在所述高電壓電晶體結構出現崩潰之前接收的電壓值而按比例變化。舉例而言，增大第一隔離結構的寬度w 將會增大電阻器結構所接收的電壓值。
圖4B說明示出隔離結構的寬度、所揭露高電壓電阻器裝置的崩潰電壓以及所揭露高電壓電晶體結構（HVTS）的直徑之間的關係的曲線圖406的一些實施例。
如曲線圖406中所示，隨著第一隔離結構的寬度w 的增大（沿x軸示出），高電壓電晶體結構的崩潰電壓408成比例地增大（沿左側的y軸示出）。由於第一隔離結構的寬度w 與高電壓電晶體結構的崩潰電壓成比例，因此第一隔離結構的寬度w 可按比例變化以達成不同的崩潰電壓值。亦如曲線圖406中所示，隨著第一隔離結構的寬度w 的增大（沿x軸示出），高電壓電晶體結構410的直徑亦成比例地增大（沿右側的y軸示出），進而使得具有較大直徑的高電壓電阻器結構能夠接收較大電壓。舉例而言，被配置成接收600伏特的電壓值的電阻器結構可具有寬度w 的隔離結構，所述寬度w 使所述電阻器結構的直徑為近似240微米（μm），而被配置成接收800伏特的電壓值的電阻器結構可具有寬度w 的隔離結構，所述寬度w 使所述電阻器結構的直徑為近似328微米。
應知，所揭露高電壓電阻器結構內使用的高電壓電晶體結構不被配置成當作電晶體，且因此在運作期間汲極區與源極區之間不存在電流路徑。因此，在一些實施例中，源極區（例如，圖3A所示320）可自高電壓電晶體結構被移除，由此減小高電壓電阻器裝置的尺寸且亦減少所述高電壓電晶體結構的漏電流（例如，藉由移除經過源極區320之上的接點的漏電流路徑）。舉例而言，圖5說明具有不含有源極區的高電壓電晶體結構502的所揭露高電壓電阻器裝置500的一些其他實施例的剖視圖。
高電壓電阻器裝置500包括配置於第一隔離結構316a之上的電阻器結構120。電阻器結構120具有高電壓端子122a及低電壓端子122b，高電壓端子122a耦合至設置於漂移區308內的汲極區318，低電壓端子122b耦合至本體區310內的本體接觸區322。本體區310不具有源極區。確切而言，本體接觸區322沿本體區310的最上表面具有第一摻雜類型，本體區310包含具有第一摻雜類型的半導體材料。本體區310內的具有第一摻雜類型的半導體材料沿本體區310的最上表面在本體接觸區322與漂移區308之間連續延伸。在一些實施例中，本體接觸區322可被配置成緊靠閘極結構118（例如，取代圖3所示源極區320），以減小高電壓電阻器裝置500的面積。在一些此種實施例中，本體接觸區322可在閘極結構118的側壁與第二隔離結構316b的側壁之間延伸。
在一些其他實施例中，閘極結構118亦可電性耦合至另一電壓，其具有較施加至低電壓端子122b的電壓小的電壓值範圍的。此意味著在一些其他實施例中，閘極結構118亦可電性耦合至以及/或不電性耦合至電阻器結構120的低電壓端子122b。
圖6A至圖6B說明所揭露高電壓電阻器裝置的一些其他實施例。
如圖6A所示剖視圖600中所示，高電壓電阻器裝置包括耦合至高電壓電晶體結構303的電阻器結構120。高電壓電晶體結構303包括在橫向上被第一隔離結構316a所環繞的汲極區318。電阻器結構120設置在汲極區318與閘極結構118之間的第一隔離結構316a之上。在一些實施例中，源極區320以及/或本體接觸區322亦可在橫向上環繞汲極區318。
電阻器結構120具有在面對閘極結構118的最外側壁之間延伸的寬度w 。在一些實施例中，電阻器結構120的寬度w 可介於近似200微米至近似400微米範圍內。在一些其他實施例中，電阻器結構120的寬度w 可介於近似240微米至近似330微米範圍內。
如圖6B所示俯視圖604（沿圖6A所示橫截面602）中所示，在一些實施例中，汲極區318、第一隔離結構316a、閘極結構118、以及/或源極區320為同心環形區/結構。在一些實施例中，電阻器結構120可沿循在高電壓端子122a與低電壓端子122b之間延伸的彎曲路徑。在其他實施例中，路徑可具有不同的形狀。在一些實施例中，所述彎曲路徑以連續且加寬的曲線形式蜿蜒並圍繞汲極區318。在一些實施例中，路徑可被局限於第一隔離結構316a上方。
圖6C至圖6D說明具有不含有源極區的高電壓電晶體結構502的所揭露高電壓電阻器裝置的一些其他實施例。如圖6C所示剖視圖606及圖6D所示俯視圖608中所示，本體區310不具有源極區。不具有源極區使得高電壓電晶體結構502具有較圖6A所示高電壓電晶體結構303小的面積及較高電壓電晶體結構303低的漏電流。舉例而言，在一些實施例中，圖6A所示高電壓電晶體結構303具有由第一尺寸d1 界定的第一區域，而圖6C所示高電壓電晶體結構502具有較小的由第二尺寸d2 界定的第二區域，其中第二尺寸d2 小於第一尺寸d1 。
儘管圖6A至圖6D闡述具有為同心環形區/結構的汲極區、第一隔離結構、閘極結構、以及/或源極區的所揭露高電壓電阻器裝置，然而應知，所述高電壓電阻器裝置的所述汲極區、第一隔離結構、閘極結構、以及/或源極區並非僅限於此形狀。確切而言，在替代性實施例中，汲極區、第一隔離結構、閘極結構、以及/或源極區可具有如俯視圖中所示的不同形狀。舉例而言，作為另一選擇，汲極區、第一隔離結構、閘極結構、以及/或源極區可為同心多邊形區/結構（例如，正方形、矩形、六邊形等）、同心橢圓形區/結構、或同心無定形區/結構。相似地，電阻器結構120並非僅限於彎曲路徑（如圖6A至圖6D中所述），而是可作為另一選擇沿循具有垂直邊緣的路徑。舉例而言，在一些替代性實施例中，電阻器結構可沿循正方形螺旋路徑。
圖7至圖13說明形成高電壓電阻器裝置的方法的一些實施例的剖視圖700至1300。儘管圖7至圖13中所示剖視圖700至1300是參照形成高電壓電阻器裝置的方法來闡述，然而應知，圖7至圖13中所示結構並非僅限於以所述方法來形成，而是可獨立地使用所述方法。
如圖7所示剖視圖700中所示，在半導體基底的第一區302內形成埋入阱區306。埋入阱區306包含與第一區302不同的摻雜類型。舉例而言，在一些實施例中，第一區302可包含第一摻雜類型（例如，p型）且埋入阱區306可包含第二摻雜類型（例如，n型）。埋入阱區306與第一區302的不同摻雜類型沿埋入阱區306與第一區302之間的界面形成垂直p-n接面。
在一些實施例中，埋入阱區306可根據選擇性地向半導體基底中引入具有第二摻雜類型的摻質的植入製程（implantation process）來形成。在一些實施例中，所述植入製程可將n型摻質（例如，磷或砷）引入具有p型摻雜的半導體基底中。在各種實施例中，半導體基底可為任意類型的半導體本體（例如，矽、SiGe、SOI等）、及與其相關聯的任意其他類型的半導體以及/或磊晶層。
如圖8所示剖視圖800中所示，在埋入阱區306之上形成漂移區308且在於橫向上鄰近漂移區308的位置處形成本體區310。
漂移區308包含具有第二摻雜類型的半導體材料且可與埋入阱區306共同地在基底301內形成降低表面電場漂移區304。在一些實施例中，漂移區308可藉由選擇性地向基底301中植入具有第二摻雜類型的摻質的植入製程來形成。在一些此種實施例中，所述植入製程可向基底301中引入n型摻質（例如，磷或砷）。在一些實施例中，漂移區308可藉由在具有第一區302的半導體基底之上磊晶成長半導體材料，然後進行植入製程來形成。
本體區310包含具有第一摻雜類型的半導體材料。漂移區308與本體區310的不同摻雜類型沿漂移區308與本體區310之間的界面形成橫向p-n接面。在一些實施例中，本體區310可藉由選擇性地向基底301中植入具有第一摻雜類型的摻質的植入製程來形成。在一些實施例中，具有第一摻雜類型的摻質可包含例如硼。在其他實施例中，本體區310可藉由在具有第一區302的半導體基底之上磊晶成長半導體材料，然後進行植入製程來形成。
在一些其他實施例中，可在基底301內形成第一隔離區312及第二隔離區314。第一隔離區312具有第二摻雜類型且在橫向上貼靠本體區310。第二隔離區314具有第一摻雜類型且在橫向上貼靠第一隔離區312。在各種實施例中，第一隔離區312及第二隔離區314可藉由植入製程以及/或藉由磊晶成長製程來形成。
如圖9所示剖視圖900中所示，在基底301之上形成隔離結構316a至316b。隔離結構316a至316b包括形成於漂移區308之上的第一隔離結構316a及形成於第一隔離區312之上的第二隔離結構316b。在各種實施例中，隔離結構316a至316b可包含場氧化物或淺溝渠隔離（STI）結構。第一隔離結構316a具有寬度w ，其取決於高電壓電阻器裝置被配置成接收的期望電壓值。舉例而言，若高電壓電阻器裝置被配置成接收具有第一值的電壓，則將第一隔離結構316a形成為具有第一寬度，而若所述高電壓電阻器裝置被配置成接收具有較第一值大的第二值的電壓，則將第一隔離結構316a形成為具有較所述第一寬度大的第二寬度。
在一些實施例中，可藉由熱成長製程（thermal growth process）來形成第一隔離結構316a及第二隔離結構316b。舉例而言，在一些實施例中，可在基底301之上形成罩幕層（例如，Si3 N4 ）並使用微影技術（lithography technique）將所述罩幕層圖案化。隨後在濕環境或乾環境中將基底301暴露至高溫。高溫會使氧化物在基底301的不被遮蓋的區域中成長，進而形成第一隔離結構316a及第二隔離結構316b。隨後移除罩幕層。在其他實施例中，可藉由選擇性地蝕刻基底301以形成溝渠及隨後在所述溝渠內沈積一種或多種介電材料來形成第一隔離結構316a及第二隔離結構316b。
如圖10所示剖視圖1000中所示，在漂移區308、本體區310以及第一隔離結構316a之上形成閘極結構118。閘極結構118包括閘電極118b，其藉由閘極介電層118a而與漂移區308、本體區310以及第一隔離結構316a分隔開。在一些實施例中，閘極結構118可藉由沈積閘極介電膜及閘電極膜來形成。在各種實施例中，閘極介電膜可包含二氧化矽（SiO2 ）或高介電常數介電質（high-k dielectric），而閘電極可包含經摻雜多晶矽或金屬（例如，鋁）。隨後圖案化閘極介電膜及閘電極膜，以形成閘極介電層118a及閘電極118b。
如圖11所示剖視圖1100中所示，沿第一隔離結構316a的與閘極結構118相對的第一側，在漂移區308內形成具有第二摻雜類型（例如，n型）的汲極區318。在一些其他實施例中，可沿第一隔離結構316a的第二側，在本體區310內形成具有第二摻雜類型（例如，n型）的源極區320以及/或具有第一摻雜類型（例如，p型）的本體接觸區322。在一些實施例中，汲極區318以及/或源極區320可藉由向基底301中選擇性地植入一種或多種摻質（例如，磷或砷）的一個或多個植入製程來形成，而本體接觸區322可藉由選擇性地向基底301中植入一種或多種摻質（例如，硼）的單獨的植入製程來形成。
如圖12所示剖視圖1200中所示，在第一隔離結構316a之上形成電阻器結構120。可藉由以下步驟來形成電阻器結構120：在第一隔離結構316a之上沈積電阻材料並隨後將所述電阻材料圖案化，以形成在鄰近汲極區318的高電壓端子122a與鄰近本體區310的低電壓端子122b之間延伸的路徑。在一些實施例中，電阻材料可包括多晶矽，其藉由沈積技術（例如，物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強型化學氣相沈積（plasma enhanced-CVD，PE-CVD）、原子層沈積（atomic layer deposition，ALD）、濺鍍（sputtering）等）方式來形成。
在一些實施例中，電阻器結構120可與形成閘電極118b同時地形成。在此實施例中，閘電極118b及電阻器結構120包含相同的導電材料（例如，多晶矽）且使用相同的圖案化製程進行圖案化。在其他實施例中，可在形成閘電極118b之前或在形成閘電極118b之後形成電阻器結構120。在此實施例中，閘電極118b及電阻器結構120可包含相同的材料（例如，多晶矽）或不同的材料。
如圖13所示剖視圖1300中所示，在基底301之上的介電結構116內形成一個或多個內連線層324、326。將所述一個或多個內連線層324、326配置成將電阻器結構120的高電壓端子122a耦合至汲極區318。在一些實施例中，進一步將所述一個或多個內連線層324、326配置成將電阻器結構120的低電壓端子122b耦合至閘極結構118、源極區320、以及/或本體接觸區322。
在一些實施例中，所述一個或多個內連線層324、326可使用鑲嵌製程（例如，單一鑲嵌製程（single damascene process）或雙重鑲嵌製程（dual damascene process））來形成。所述鑲嵌製程藉由以下步驟來執行：在基底301之上形成層間介電質層，蝕刻所述層間介電質層以形成介層窗孔以及/或金屬溝渠，以及使用導電材料填充所述介層窗孔以及/或金屬溝渠。在一些實施例中，可藉由氣相沈積技術（例如，物理氣相沈積、化學氣相沈積、電漿增強型化學氣相沈積、原子層沈積等）來沈積層間介電質層且可使用沈積製程以及/或鍍覆製程（例如，電鍍（electroplating）、無電鍍覆（electro-less plating）等）來形成導電材料。在各種實施例中，所述一個或多個內連線層324、326可包含例如鎢、銅、或鋁銅。
圖14說明形成根據一些實施例的高電壓裝置的方法1400的一些實施例的流程圖。
儘管本文中將方法1400說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序以及/或與除本文所說明以及/或所述的動作或事件外的其他動作或事件同時發生。另外，可能並非所有所說明的動作均是實施本文中說明的一個或多個態樣或實施例所必需的。此外，可以一個或多個單獨動作以及/或階段實行本文所繪示的動作中的一者或多者。
在1402處，確定與將被施加至電阻器結構的期望電壓值所對應的隔離結構的寬度。
在1404處，在具有第一摻雜類型的半導體基底的第一區之上形成具有第二摻雜類型的降低表面電場（resurf）漂移區。降低表面電場漂移區在所述降低表面電場漂移區與第一區之間形成垂直p-n接面。在一些實施例中，可根據動作1406至1408來形成降低表面電場漂移區。在1406處，在具有第一摻雜類型（例如，p型）的基底內形成具有第二摻雜類型（例如，n型）的埋入阱區。在1408處，在埋入阱區之上形成具有第二摻雜類型的漂移區。圖7至圖8說明與動作1404對應的一些實施例的剖視圖700至800。
在1410處，在於橫向上貼靠降低表面電場漂移區的位置處形成本體區。圖8說明與動作1410對應的一些實施例的剖視圖800。
在1412處，在降低表面電場漂移區之上形成具有寬度的隔離結構。圖9說明與動作1412對應的一些實施例的剖視圖900。
在1414處，在本體區、降低表面電場漂移區以及/或隔離結構之上形成閘極結構。圖10說明與動作1414對應的一些實施例的剖視圖1000。
在1416處，在降低表面電場漂移區內形成汲極區。圖11說明與動作1416對應的一些實施例的剖視圖1100。
在1418處，在本體區內形成源極區以及/或本體接觸區。圖11說明與動作1418對應的一些實施例的剖視圖1100。
在1420處，在隔離結構之上形成電阻器結構。電阻器結構具有高電壓端子及低電壓端子，所述高電壓端子鄰近汲極區，所述低電壓端子鄰近本體區。圖12說明與動作1420對應的一些實施例的剖視圖1200。
在1422處，形成一個或多個內連線層，以將電阻器結構的高電壓端子耦合至汲極區且將所述電阻器結構的低電壓端子耦合至閘極結構、源極區以及/或本體接觸區。圖13說明與動作1422對應的一些實施例的剖視圖1300。
因此，本發明是有關於一種能夠使用小的佔用面積來接收高電壓的高電壓電阻器裝置及一種相關的製造方法。
在一些實施例中，本發明是有關於一種高電壓電阻器裝置。所述電阻器裝置包括：基底，包括具有第一摻雜類型的第一區；漂移區，配置於第一區之上的基底內，且具有第二摻雜類型；本體區，具有第一摻雜類型且在橫向上接觸漂移區；汲極區，配置於漂移區內且具有第二摻雜類型；隔離結構，位於汲極區與本體區之間的基底之上；以及電阻器結構，位於隔離結構之上且具有高電壓端子及低電壓端子，所述高電壓端子耦合至汲極區，所述低電壓端子耦合至所述隔離結構之上的閘極結構。在一些實施例中，電阻器結構包含多晶矽。在一些實施例中，隔離結構環繞汲極區。在一些實施例中，電阻器結構沿電阻材料的彎曲路徑在高電壓端子與低電壓端子之間延伸。在一些實施例中，所述電阻器裝置更包括：埋入阱區，具有第二摻雜類型，所述埋入阱區具有與漂移區及本體區接觸的上邊界及與第一區接觸的下邊界。在一些實施例中，埋入阱區將本體區與第一區完全隔開。在一些實施例中，所述電阻器裝置更包括：本體接觸區，包括第一摻雜類型且配置於本體區內，其中電阻器結構的低電壓端子進一步耦合至所述本體接觸區。在一些實施例中，本體接觸區沿本體區的最上表面配置；且具有第一摻雜類型的半導體材料沿本體區的最上表面，在本體接觸區與漂移區之間連續延伸。在一些實施例中，所述電阻器裝置更包括：源極區，配置於本體區內且具有第二摻雜類型；以及一個或多個內連線層，配置於基底之上的介電結構內且被配置成將高電壓端子耦合至汲極區且將低電壓端子耦合至閘極結構及源極區。
在其他實施例中，本發明是有關於一種高電壓電阻器裝置。所述電阻器裝置包括：基底，具有包含第一摻雜類型的第一區；降低表面電場漂移區，具有第二摻雜類型且沿p-n接面接觸第一區；隔離結構，位於降低表面電場漂移區之上；汲極區，具有第二摻雜類型，且設置於降低表面電場漂移區內，其中所述汲極區具有與p-n接面分隔的最下邊界；以及電阻器結構，位於隔離結構之上，所述電阻器結構具有高電壓端子及低電壓端子，所述高電壓端子鄰近所述隔離結構的面對汲極區的第一側，所述低電壓端子鄰近所述隔離結構的背對所述汲極區的第二側。在一些實施例中，所述電阻器裝置更包括：本體區，具有第一摻雜類型且在橫向上接觸降低表面電場漂移區。在一些實施例中，所述電阻器裝置更包括：閘極結構，配置在隔離結構與本體區之間的基底之上。在一些實施例中，所述電阻器裝置更包括：一個或多個內連線層，配置於基底之上的介電結構內，且被配置成將高電壓端子耦合至汲極區以及將低電壓端子耦合至閘極結構。在一些實施例中，降低表面電場漂移區包括：埋入阱區，具有第二摻雜類型；以及漂移區，具有第二摻雜類型，埋入阱區在橫向上延伸超過所述漂移區而到達位於本體區之下的位置。在一些實施例中，所述電阻器裝置更包括：第一隔離區，包括具有第二摻雜類型的半導體材料且在橫向上接觸本體區；以及第二隔離結構，包括介電材料且配置於本體區及第一隔離區之上。在一些實施例中，所述電阻器結構包括電阻材料，所述電阻材料以連續且逐漸加寬的曲線形式設置在高電壓端子與低電壓端子之間蜿蜒的彎曲路徑中並圍繞汲極區。在一些實施例中，隔離結構是環繞汲極區的環形結構，且電阻器結構被局限於所述隔離結構上方。
在又一些其他實施例中，本發明是有關於一種形成高電壓電阻器裝置的方法。所述方法包括：確定與將被施加至電阻器結構的期望電壓值所對應的隔離結構的寬度；在基底內形成降低表面電場漂移區，所述降低表面電場漂移區包括第二摻雜類型且與基底的具有第一摻雜類型的下伏第一區接觸；形成本體區，所述本體區具有第一摻雜類型且在橫向上接觸降低表面電場漂移區；在降低表面電場漂移區之上形成隔離結構，所述隔離結構具有在第一側與面對本體區的相對的第二側之間延伸的寬度；以及在隔離結構之上形成電阻器結構，所述電阻器結構具有鄰近第一側的高電壓端子及鄰近第二側的低電壓端子。在一些實施例中，降低表面電場漂移區包括：埋入阱區，具有第二摻雜類型；以及漂移區，具有第二摻雜類型，其中所述埋入阱區在橫向上延伸超過所述漂移區而到達位於本體區之下的位置。在一些實施例中，所述方法更包括：沿第一側在降低表面電場漂移區內形成汲極區並沿第二側形成閘極結構；以及在基底之上的介電結構內形成一個或多個內連線層，其中所述一個或多個內連線層被配置成將高電壓端子耦合至汲極區並將低電壓端子耦合至閘極結構。
在又一些其他實施例中，本發明是有關於一種形成高電壓電阻器裝置的方法。所述方法包括：確定與將被施加至電阻器結構的期望電壓值對應的隔離結構的寬度；在基底內形成高電壓電晶體結構，所述高電壓電晶體結構包含在橫向上貼靠本體區的漂移區及位於所述漂移區內的汲極區；在漂移區之上形成隔離結構，所述隔離結構具有與第二側隔開所述寬度的第一側；以及在隔離結構之上形成電阻器結構，所述電阻器結構具有高電壓端子及低電壓端子，所述高電壓端子鄰近第一側且耦合至汲極區，所述低電壓端子鄰近第二側。在一些實施例中，形成高電壓電晶體結構包括：在基底的具有第一摻雜類型的區之上形成具有第二摻雜類型的漂移區；形成具有第一摻雜類型的本體區；以及形成具有第二摻雜類型的汲極區。在一些實施例中，形成高電壓電晶體結構更包括在本體區內形成具有第一摻雜類型的本體接觸區，低電壓端子耦合至所述本體接觸區。在一些實施例中，形成電阻器結構包括：在隔離結構之上沈積電阻材料；以及將電阻材料圖案化以界定在高電壓端子與低電壓端子之間延伸的路徑。在一些實施例中，所述路徑包括圍繞汲極區以連續且加寬的曲線形式蜿蜒的彎曲路徑。在一些實施例中，所述方法更包括沿第二側形成閘極結構，所述閘極結構自隔離結構之上的第一位置連續延伸至在橫向上接觸所述隔離結構的第二位置。在一些實施例中，隔離結構與本體區隔開非零距離。
在又一些其他實施例中，本發明是有關於一種形成高電壓電阻器裝置的方法。所述方法包括：在基底內形成漂移區，所述漂移區包含第二摻雜類型且垂直地接觸基底的具有第一摻雜類型的區；在基底內形成本體區，所述本體區具有第一摻雜類型且在橫向上接觸漂移區；在漂移區之上形成隔離結構；在隔離結構之上形成電阻器結構，所述電阻器結構沿高電壓端子與低電壓端子之間的彎曲路徑延伸；以及在基底之上的介電結構內形成一個或多個內連線層，所述一個或多個內連線層將高電壓端子耦合至配置於漂移區內且具有第二摻雜類型的汲極區。在一些實施例中，所述方法更包括在本體區內形成具有第一摻雜類型的本體接觸區，所述一個或多個內連線層將低電壓端子耦合至所述本體接觸區。在一些實施例中，所述方法更包括在隔離結構與本體區之間形成閘極結構。在一些實施例中，形成電阻器結構包括在隔離結構之上沈積電阻材料；以及將電阻材料圖案化以界定在高電壓端子與低電壓端子之間延伸的彎曲路徑。在一些實施例中，彎曲路徑圍繞汲極區以連續且加寬的曲線形式蜿蜒。在一些實施例中，隔離結構與本體區隔開非零距離。
在一些實施例中，本發明是有關於一種高電壓電阻器裝置。所述電阻器裝置包括：高電壓電晶體結構，配置於基底內；隔離結構，配置於高電壓電晶體結構之上，所述隔離結構具有第一側及第二側；以及電阻器結構，位於隔離結構之上且具有高電壓端子及低電壓端子，所述高電壓端子沿所述隔離結構的第一側耦合至配置於基底內的汲極區，所述低電壓端子鄰近所述隔離結構的第二側，所述高電壓電晶體結構被配置成用以降低所述汲極區與所述第二側之間的所述基底內的電壓。在一些實施例中，高電壓電晶體結構包括：漂移區，具有第二摻雜類型且配置於具有第一摻雜類型的第一區的基底之上；以及本體區，具有第一摻雜類型且在橫向上接觸漂移區。在一些實施例中，本體區不包括源極區。在一些實施例中，第一摻雜類型是p型且第二摻雜類型是n型。在一些實施例中，隔離結構自漂移區向外突出。在一些實施例中，電阻器結構具有在最外側壁之間延伸的寬度，其範圍介於近似200微米至近似400微米。在一些實施例中，電阻器結構被配置成當第一電壓小於高電壓電晶體結構的崩潰電壓時，根據第一比例常數提供與施加至高電壓端子的所述第一電壓成比例的第一電流，且所述電阻器結構被配置成當第二電壓大於高電壓電晶體結構的崩潰電壓時，根據較第一比例常數大的第二比例常數提供與施加至高電壓端子的所述第二電壓成比例的第二電流。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的以及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、500‧‧‧高電壓電阻器裝置
101、303、410、502‧‧‧高電壓電晶體結構
102、301‧‧‧基底
104、302‧‧‧第一區
105‧‧‧垂直p-n接面
106、304‧‧‧降低表面電場漂移區
107‧‧‧橫向p-n接面
108、310‧‧‧本體區
110、318、D‧‧‧汲極區
112、320、S‧‧‧源極區
114‧‧‧隔離結構
116‧‧‧介電結構
118‧‧‧閘極結構
118a‧‧‧閘極介電層
118b‧‧‧閘電極
120‧‧‧電阻器結構
122a‧‧‧高電壓端子
122b‧‧‧低電壓端子
124‧‧‧導電內連結構
200、400、406‧‧‧曲線圖
202‧‧‧電場
204、206‧‧‧電壓
208‧‧‧最大電壓差
300、600、606、700、800、900、1000、1100、1200、1300‧‧‧剖視圖
306‧‧‧埋入阱區
308‧‧‧漂移區
312‧‧‧第一隔離區
314‧‧‧第二隔離區
316a、316b‧‧‧隔離結構
322‧‧‧本體接觸區
324、326‧‧‧內連線層
328‧‧‧示意圖
402‧‧‧第一電流
404‧‧‧第二電流
408‧‧‧崩潰電壓
602‧‧‧橫截面
604、608‧‧‧俯視圖
1400‧‧‧方法
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422‧‧‧動作
d‧‧‧非零距離
d1 ‧‧‧第一尺寸
d2 ‧‧‧第二尺寸
D‧‧‧源極區
G‧‧‧閘極結構
S‧‧‧汲極區
w‧‧‧寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1說明高電壓電阻器裝置的一些實施例的剖視圖。 圖2說明示出在所揭露高電壓電阻器裝置的降低表面電場（reduced surface field，RESURF）漂移區及電阻器結構內電壓隨位置變化的曲線圖的一些實施例。 圖3A至圖3B說明所揭露高電壓電阻器裝置的一些其他實施例。 圖4A至圖4B說明用於闡述所揭露高電壓電阻器裝置的運作特性的曲線圖的一些實施例。 圖5說明所揭露高電壓電阻器裝置的一些其它實施例的剖視圖。 圖6A至圖6D說明所揭露高電壓電阻器裝置的一些其他實施例。 圖7至圖13說明形成所揭露高電壓電阻器裝置的方法的一些實施例的剖視圖。 圖14說明形成所揭露高電壓電阻器裝置的方法的一些實施例的流程圖。

Claims (20)

  1. 一種高電壓電阻器裝置，包括： 基底，包括具有第一摻雜類型的第一區； 漂移區，配置於所述第一區之上的所述基底內且具有第二摻雜類型； 本體區，具有所述第一摻雜類型且在橫向上接觸所述漂移區； 汲極區，配置於所述漂移區內且具有所述第二摻雜類型； 隔離結構，位於所述汲極區與所述本體區之間的所述基底之上；以及 電阻器結構，位於所述隔離結構之上且具有高電壓端子及低電壓端子，所述高電壓端子耦合至所述汲極區，所述低電壓端子耦合至所述隔離結構之上的閘極結構。
  2. 如申請專利範圍第1項所述的高電壓電阻器裝置，其中所述電阻器結構包括多晶矽。
  3. 如申請專利範圍第1項所述的高電壓電阻器裝置，其中所述隔離結構環繞所述汲極區。
  4. 如申請專利範圍第1項所述的高電壓電阻器裝置，其中所述電阻器結構沿電阻材料的彎曲路徑在所述高電壓端子與所述低電壓端子之間延伸。
  5. 如申請專利範圍第1項所述的高電壓電阻器裝置，更包括： 埋入阱區，具有所述第二摻雜類型，其中所述埋入阱區具有與所述漂移區及所述本體區接觸的上邊界及與所述第一區接觸的下邊界。
  6. 如申請專利範圍第5項所述的高電壓電阻器裝置，其中所述埋入阱區將所述本體區與所述第一區完全隔開。
  7. 如申請專利範圍第1項所述的高電壓電阻器裝置，更包括： 本體接觸區，其包括所述第一摻雜類型且配置於所述本體區內，其中所述電阻器結構的所述低電壓端子進一步耦合至所述本體接觸區。
  8. 如申請專利範圍第7項所述的高電壓電阻器裝置， 其中所述本體接觸區沿所述本體區的最上表面配置；且 其中具有所述第一摻雜類型的半導體材料沿所述本體區的所述最上表面，在所述本體接觸區與所述漂移區之間連續延伸。
  9. 如申請專利範圍第1項所述的高電壓電阻器裝置，更包括： 源極區，配置於所述本體區內且具有所述第二摻雜類型；以及 一個或多個內連線層，配置於所述基底之上的介電結構內且被配置成將所述高電壓端子耦合至所述汲極區且將所述低電壓端子耦合至所述閘極結構及所述源極區。
  10. 一種高電壓電阻器裝置，包括： 基底，包括具有第一摻雜類型的第一區； 降低表面電場（RESURF）漂移區，具有第二摻雜類型且沿p-n接面接觸所述第一區； 隔離結構，位於所述降低表面電場漂移區之上； 汲極區，具有所述第二摻雜類型，且設置於所述降低表面電場漂移區內，其中所述汲極區具有與所述p-n接面分隔的最下邊界；以及 電阻器結構，位於所述隔離結構之上，其中所述電阻器結構具有高電壓端子及低電壓端子，所述高電壓端子鄰近所述隔離結構的面對所述汲極區的第一側，所述低電壓端子鄰近所述隔離結構的背對所述汲極區的第二側。
  11. 如申請專利範圍第10項所述的高電壓電阻器裝置，更包括： 本體區，具有所述第一摻雜類型且在橫向上接觸所述降低表面電場漂移區。
  12. 如申請專利範圍第11項所述的高電壓電阻器裝置，更包括： 閘極結構，配置在所述隔離結構與所述本體區之間的所述基底之上。
  13. 如申請專利範圍第12項所述的高電壓電阻器裝置，更包括： 一個或多個內連線層，配置於所述基底之上的介電結構內，且被配置成將所述高電壓端子耦合至所述汲極區以及將所述低電壓端子耦合至所述閘極結構。
  14. 如申請專利範圍第11項所述的高電壓電阻器裝置，其中所述降低表面電場漂移區包括： 埋入阱區，具有所述第二摻雜類型；以及 漂移區，具有所述第二摻雜類型，其中所述埋入阱區在橫向上延伸超過所述漂移區而到達位於所述本體區之下的位置。
  15. 如申請專利範圍第11項所述的高電壓電阻器裝置，更包括： 第一隔離區，包括具有所述第二摻雜類型的半導體材料且在橫向上接觸所述本體區；以及 第二隔離結構，包括介電材料，其配置於所述本體區及所述第一隔離區之上。
  16. 如申請專利範圍第10項所述的高電壓電阻器裝置，其中所述電阻器結構包括電阻材料，所述電阻材料以連續且逐漸加寬的曲線形式設置在所述高電壓端子與所述低電壓端子之間蜿蜒的彎曲路徑中並圍繞所述汲極區。
  17. 如申請專利範圍第10項所述的高電壓電阻器裝置，其中所述隔離結構是環繞所述汲極區的環形結構，且其中所述電阻器結構被局限於所述隔離結構上方。
  18. 一種形成高電壓電阻器裝置的方法，包括： 確定與將被施加至電阻器結構的期望電壓值所對應的隔離結構的寬度； 在基底內形成降低表面電場漂移區，其中所述降低表面電場漂移區包括第二摻雜類型且與所述基底的具有第一摻雜類型的下伏第一區接觸； 形成本體區，所述本體區具有所述第一摻雜類型且在橫向上接觸所述降低表面電場漂移區； 在所述降低表面電場漂移區之上形成所述隔離結構，其中所述隔離結構具有在第一側與面對所述本體區的相對的第二側之間延伸的寬度；以及 在所述隔離結構之上形成所述電阻器結構，其中所述電阻器結構具有鄰近所述第一側的高電壓端子及鄰近所述第二側的低電壓端子。
  19. 如申請專利範圍第18項所述的形成高電壓電阻器裝置的方法，其中所述降低表面電場漂移區包括： 埋入阱區，具有所述第二摻雜類型；以及 漂移區，具有所述第二摻雜類型，其中所述埋入阱區在橫向上延伸超過所述漂移區而到達位於所述本體區之下的位置。
  20. 如申請專利範圍第18項所述的形成高電壓電阻器裝置的方法，更包括： 沿所述第一側在所述降低表面電場漂移區內形成汲極區並沿所述第二側形成閘極結構；以及 在所述基底之上的介電結構內形成一個或多個內連線層，其中所述一個或多個內連線層被配置成將所述高電壓端子耦合至所述汲極區並將所述低電壓端子耦合至所述閘極結構。
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