CN111584462B - 多晶硅电阻结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种多晶硅电阻结构及其制备方法，该多晶硅电阻结构包括：P型半导体基底；N型阱区，形成于P型半导体基底上；隔离层，形成于N型阱区上；多晶硅层，形成于隔离层上；金属互连结构，分别与多晶硅层和N型阱区连接以使多晶硅层和N型阱区连接。通过在P型半导体基底上形成N型阱区，P型半导体基底和N型阱区形成二极管结构，通过金属互连结构将多晶硅层与N型阱区连接，对多晶硅层进行保护，且由于二极管结构形成于多晶硅层的正下方，在增加静电保护结构的同时，不会增加多晶硅电阻结构所占面积。

Description

多晶硅电阻结构及其制备方法
技术领域
本发明涉及半导体领域，特别是涉及一种多晶硅电阻结构及其制备方法。
背景技术
电子元器件在生产、组装、测试、存放或搬运过程中都容易产生静电，静电通常瞬间电压非常高(千伏级别)，可对器件造成永久性的损坏。尤其对于多晶硅电阻结构，当产生静电时，会击穿多晶硅下方的隔离层，使整个电路异常因此需对多晶硅电阻结构进行静电保护。目前，一般是在多晶硅电阻结构外连接一个静电保护电路，当静电电压较高时，静电保护电路被导通而将静电电荷泄放掉，避免静电高压对器件造成损坏。然后，在多晶硅电阻外在额外增加一个静电保护电路，势必会增加整体结构的面积，不利于器件的小型化设计。
发明内容
基于此，有必要针对上述多晶硅电阻结构因额外设置静电保护电路而导致面积较大的技术问题，提出了一种新的多晶硅电阻结构。
一种多晶硅电阻结构，包括：
P型半导体基底；
N型阱区，形成于所述P型半导体基底上；
隔离层，形成于所述N型阱区上；
多晶硅层，形成于所述隔离层上；
金属互连结构，分别与所述多晶硅层和所述N型阱区连接以使所述多晶硅层和所述N型阱区连接。
上述多晶硅电阻结构中，在P型半导体基底上形成N型阱区，P型半导体基底和N型阱区形成二极管结构，其中，N型阱区形成二极管结构的阴极，P型半导体基底形成二极管结构的阳极，隔离层上方为多晶硅层，该多晶硅层为电阻层，隔离层下方为二极管结构，多晶硅层和N型阱区通过金属互连结构连接，相当于将多晶硅层与下方二极管结构的阴极连接，多晶硅层下方的二极管结构构成一静电保护电路。将该多晶硅电阻结构中多晶硅层与N型阱区连接的一端作为该多晶硅电阻结构的输入端接入外部电路，当多晶硅层接入工作电压时，二极管结构由于反接而处于截止状态，不会影响多晶硅电阻的正常工作，当多晶硅层产生静电而生成较高的静电电压时，二极管结构被击穿而形成通路，二极管结构对多晶硅电阻进行短路保护，因此可以避免多晶硅电阻出现静电损坏。同时，二极管结构位于多晶硅层的下方，在形成静电保护结构的同时不会增大多晶硅电阻结构的面积，有利于器件的小型化设计。
在其中一个实施例中，所述P型半导体基底包括硅材料，所述隔离层为氧化硅层。
在其中一个实施例中，所述多晶硅层呈蛇形分布，所述金属互连结构与所述多晶硅层的一个端部连接。
在其中一个实施例中，所述N型阱区内形成有N型体区，所述N型体区的掺杂浓度大于所述N型阱区的掺杂浓度，所述金属互连结构与所述N型体区连接。
在其中一个实施例中，所述多晶硅层和所述N型体区上形成有介质层，所述金属互连结构包括导电接触孔和金属层，所述金属层形成于所述介质层上，所述导电接触孔贯穿所述介质层，所述导电接触孔包括第一接触孔和第二接触孔，所述第一接触孔位于所述N型体区上方并与所述N型体区连接，所述第二接触孔位于所述多晶硅层上方并与所述多晶硅层连接，且所述第一接触孔和所述第二接触孔均与所述金属层连接。
在其中一个实施例中，所述导电接触孔包括多个所述第一接触孔，各所述第一接触孔的一端与所述N型体区连接，另一端与所述金属层连接。
在其中一个实施例中，所述多晶硅电阻结构包括输入端和输出端，所述输入端与所述金属互连结构连接，所述输出端与所述多晶硅层连接。
本发明还涉及一种多晶硅电阻结构的制备方法，包括：
提供P型半导体基底，在P型半导体基底上形成N型阱区；
在所述N型阱区上形成隔离层并在所述隔离层上形成多晶硅层；
形成分别与所述N型阱区和所述多晶硅层连接的金属互连结构，所述多晶硅层和所述N型阱区通过所述金属互连结构连接。
在其中一个实施例中，还包括
在所述N型阱区内形成N型体区，所述N型体区的掺杂浓度大于所述N型阱区的掺杂浓度，所述金属互连结构与所述N型体区连接。
在其中一个实施例中，所述形成分别与所述N型阱区和所述多晶硅层连接的金属互连结构的步骤具体包括：
在所述多晶硅层和所述N型体区上形成介质层，在所述介质层内形成贯穿所述介质层的导电接触孔，所述导电接触孔包括第一接触孔和第二接触孔，所述第一接触孔形成于所述N型体区上方并与所述N型体区连接，所述第二接触孔形成于所述多晶硅层上方并与所述多晶硅层连接；
在所述介质层上形成金属层，所述第一接触孔和所述第二接触孔均与所述金属层连接。
附图说明
图1为本发明一实施例中多晶硅电阻结构的侧面剖视图；
图2为本发明一实施例中多晶硅电阻结构在具有多晶硅层的层面结构的俯视图；
图3为本发明一实施例中多晶硅电阻结构的等效电路图；
图4为本发明另一实施例中多晶硅电阻结构的侧面剖视图；
图5为本发明一实施例中多晶硅电阻结构的制备方法流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1和图2所示，多晶硅电阻结构包括P型半导体基底100，在P型半导体基底100上形成有N型阱区110，在N型阱区110上形成有隔离层200，在隔离层200上形成有多晶硅层300，在多晶硅层300上形成有金属互连结构400，其中，金属互连结构400连接多晶硅层300和N型阱区110。
在上述多晶硅电阻结构中，多晶硅层300通过隔离层200与N型阱区110隔离，多晶硅电阻的阻值取决于多晶硅层300的设计。N型阱区110形成于P型半导体基底100上，P型半导体基底100与N型阱区110形成PN结二极管结构，且调节N型阱区110的浓度，便可调节二极管结构的击穿电压。多晶硅层300通过金属互连结构400与N型阱区110相连，相当于多晶硅层300连接于二极管结构的阴极，即多晶硅层300与二极管结构反接，而P型半导体基底100接地，多晶硅电阻结构的等效电路图如图3所示。调节N型阱区阱区的浓度，使二极管的击穿电压低于多晶硅电阻结构的耐压，以多晶硅电阻结构中多晶硅层300与N型阱区110连接的一端作为该多晶硅电阻结构的输入端接入外部电路，当多晶硅层300接入正常工作电压时，二极管结构因反接而截止，电流只会流过多晶硅层300而不会流过二极管结构，二极管结构不会影响多晶硅电阻结构的正常工作；当产生静电时，多晶硅层300上生产较高静电电压，二极管结构被反向击穿而导通，二极管结构导通后，多晶硅层300上的静电电荷通过二极管结构泄放，二极管结构将多晶硅层300的静电电压拉低，从而避免静电电压过高而击穿隔离层200，导致电路异常。同时，由于形成二极管的N型阱区110和P型半导体基底100均位于多晶硅层300的正下方，即作为静电保护结构的二极管结构形成于多晶硅层300的正下方，多晶硅层300与N型阱区110连接，既能对多晶硅电阻结构进行保护，又不会增大多晶硅电阻结构的面积，有利于集成电路的小型化设计。
在本申请中，P型半导体基底100可采用掺杂有P型杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，P型半导体基底100的构成材料选用单晶硅，具体可包括硅衬底以及形成于硅衬底上的外延层，N型阱区具体形成于该外延层上。当P型半导体基底100包含硅材料时，形成于N型阱区110上的隔离层300为氧化硅层。
在一实施例中，如图2所示，多晶硅层300呈蛇形分布。多晶硅电阻结构的阻值与多晶硅层300的结构相关，多晶硅层300的长度越长，阻值越大，当需要同等大小的阻值时，多晶硅层300呈蛇形弯曲分布，可以增长多晶硅层300的长度，减小结构所占面积。在一实施例中，金属互连结构400连接于多晶硅层300的一个端部。将金属互连结构400连接于多晶硅层300的一个端部，并以多晶硅层300与金属互连结构400连接的该端部作为多晶硅电阻结构的输入端，将多晶硅电阻结构接入电路后，当多晶硅层300上因静电而瞬间生成较高的静电电压时，二极管结构被击穿，多晶硅电阻结构输入端的静电保护电路导通，电流迅速通过二极管结构而将多晶硅层300上的电位拉低，避免静电电流流经多晶硅层300而击穿隔离层200，导致电路异常。影响多晶硅电阻结构阻值的因素除了多晶硅层的形状外，还有多晶硅层的掺杂浓度，掺杂浓度越高，阻值越小，因此，需根据实际情况设计多晶硅层的形状和掺杂浓度，以得到所需的电阻阻值。
在一实施例中，如图1和图2所示，N型阱区110内还形成有N型体区111，N型体区111的掺杂浓度大于N型阱区110的掺杂浓度，金属互连结构400具体是与N型体区111连接。通过设置掺杂浓度较高的N型体区111与金属互连结构400接触，能够降低金属互连结构400与N型阱区110之间的接触电阻，减少寄生电阻。
在一实施例中，结合图2和图4所示，多晶硅层300和N型体区111上形成有介质层500，介质层500也为氧化硅层，金属互连结构400包括导电接触孔和金属层430，其中，金属层430形成于介质层500上，导电接触孔贯穿介质层500以与介质层500下方的多晶硅层300和N型体区111连接。具体的，导电接触孔包括第一接触孔410和第二接触孔420，其中，第一接触孔420的一端与N型体区111连接，第二接触孔420的一端与多晶硅层300连接，第一接触孔420的另一端和第二接触孔420的另一端均向上延伸并与金属层410连接。在一实施例中，金属连接结构400具有多个第一接触孔410，即金属互连结构400通过多个第一接触孔410与N型体区111的不同位置连接，以实现在产生静电时对静电电流进行分流。
多晶硅电阻结构接入电路的两端分别为输入端和输出端，在一实施例中，其输入端与金属互连结构400连接，其输出端与多晶硅层300连接，可以理解的，输出端可根据接入阻值的大小设置于多晶硅层300的任意位置，且输入端与输出端连接于多晶硅层300的不同位置。在一实施例中，从多晶硅层300的一端引出输入端，从多晶硅层300的另一端引出输出端，以使接入的多晶硅层的长度最长。
上述多晶硅电阻结构，形成有二极管作为多晶硅层的静电保护结构，避免多晶硅电阻结构受静电影响，且形成的二极管结构位于多晶硅层的正下方，在对多晶硅层进行静电保护的同时，不会增大多晶硅电阻结构所占面积，有利于器件的小型化设计。
本发明还涉及一种多晶硅电阻结构的制备方法，如图5所示，该制备方法包括以下步骤：
步骤S100：提供P型半导体基底，在P型半导体基底上形成N型阱区。
参考图1所示，提供P型半导体基底100，P型半导体基底100可包含硅材料，具体可为单晶硅。对P型半导体基底100进行N型掺杂，形成N型阱区110。
步骤S200：在N型阱区上形成隔离层并在隔离层上形成多晶硅层。
继续参考图1，在N型阱区110上形成隔离层200，具体可为通过浅沟槽工艺形成隔离层200，在隔离层200上形成多晶硅层300。隔离层200作为绝缘层，使N型阱区110和多晶硅层300电性隔离，具体的，隔离层200可为氧化硅层。
步骤S300：形成分别与N型阱区和多晶硅层连接的金属互连结构，多晶硅层和N型阱区通过金属互连结构连接。
如图1所示，形成金属互连结构400，金属互连结构400的一端与N型阱区110连接，另一端与多晶硅层300连接，使得多晶硅层300通过该金属互连结构400与N型阱区110连接。
在一实施例中，在步骤S300之前，还包括：在N型阱区110内形成N型体区111，金属互连结构400与N型阱区110连接，具体为与N型体区111连接。
在一实施例中，参考图2和图4所示，形成金属互连结构的步骤具体包括：在多晶硅层300和N型体区111上形成介质层500，在介质层500内开设通孔并在通孔内填充导电材料形成导电接触孔，导电接触孔包括第一接触孔410和第二接触孔420，其中，第一接触孔410形成于N型体区111上方并与N型体区111接触，第二接触孔420形成于多晶硅层300上方并与多晶硅层300接触，在介质层500上方形成金属层430，第一接触孔410和第二接触孔430均与金属层430连接，由此构成金属互连结构400，将多晶硅层300和N型体区111连接。
上述多晶硅电阻结构制备方法，在P型半导体基底内形成N型阱区，N型阱区和P型半导体基底形成静电保护二极管，同时还形成连接多晶硅层和N型阱区的金属互连结构，使多晶硅层与二极管结构反接，以对多晶硅层进行静电保护。同时，由于二极管结构形成于多晶硅层的正下方，不需要在多晶硅层两侧预留额外的空间设置静电保护结构，本方案中的多晶硅电阻结构在增加静电保护结构的同时，未增加结构所占面积，有利于器件的小型化设计。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种多晶硅电阻结构，其特征在于，包括：
P型半导体基底；
N型阱区，形成于所述P型半导体基底上，所述P型半导体基底与所述N型阱区形成二极管结构；
隔离层，形成于所述N型阱区上；
多晶硅层，形成于所述隔离层上；
金属互连结构，分别与所述多晶硅层和所述N型阱区连接以使所述多晶硅层和所述N型阱区连接，所述金属互连结构与所述多晶硅层的一个端部连接；
所述多晶硅电阻结构包括输入端和输出端，所述输入端与所述金属互连结构连接，所述输出端与所述多晶硅层连接。
2.如权利要求1所述的多晶硅电阻结构，其特征在于，所述P型半导体基底包括硅材料，所述隔离层为氧化硅层。
3.如权利要求1所述的多晶硅电阻结构，其特征在于，所述多晶硅层呈蛇形分布。
4.如权利要求1所述的多晶硅电阻结构，其特征在于，所述N型阱区内形成有N型体区，所述N型体区的掺杂浓度大于所述N型阱区的掺杂浓度，所述金属互连结构与所述N型体区连接。
5.如权利要求4所述的多晶硅电阻结构，其特征在于，所述多晶硅层和所述N型体区上形成有介质层，所述金属互连结构包括导电接触孔和金属层，所述金属层形成于所述介质层上，所述导电接触孔贯穿所述介质层，所述导电接触孔包括第一接触孔和第二接触孔，所述第一接触孔位于所述N型体区上方并与所述N型体区连接，所述第二接触孔位于所述多晶硅层上方并与所述多晶硅层连接，且所述第一接触孔和所述第二接触孔均与所述金属层连接。
6.如权利要求5所述的多晶硅电阻结构，其特征在于，所述导电接触孔包括多个所述第一接触孔，各所述第一接触孔的一端与所述N型体区连接，另一端与所述金属层连接。
7.一种多晶硅电阻结构的制备方法，其特征在于，包括：
提供P型半导体基底，在所述P型半导体基底上形成N型阱区，所述P型半导体基底与所述N型阱区形成二极管结构；
在所述N型阱区上形成隔离层并在所述隔离层上形成多晶硅层；
形成分别与所述N型阱区和所述多晶硅层连接的金属互连结构，所述多晶硅层和所述N型阱区通过所述金属互连结构连接，所述金属互连结构与所述多晶硅层的一个端部连接；
其中，所述多晶硅电阻结构包括输入端和输出端，所述制备方法还包括使所述输入端与所述金属互连结构连接，使所述输出端与所述多晶硅层连接。
8.如权利要求7所述的多晶硅电阻结构的制备方法，其特征在于，还包括在所述N型阱区内形成N型体区，所述N型体区的掺杂浓度大于所述N型阱区的掺杂浓度，所述金属互连结构与所述N型体区连接。
9.如权利要求8所述的多晶硅电阻结构的制备方法，其特征在于，所述形成分别与所述N型阱区和所述多晶硅层连接的金属互连结构的步骤具体包括：
在所述多晶硅层和所述N型体区上形成介质层，在所述介质层内形成贯穿所述介质层的导电接触孔，所述导电接触孔包括第一接触孔和第二接触孔，所述第一接触孔形成于所述N型体区上方并与所述N型体区连接，所述第二接触孔形成于所述多晶硅层上方并与所述多晶硅层连接；
在所述介质层上形成金属层，所述第一接触孔和所述第二接触孔均与所述金属层连接。
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