CN109585427A - 一种内置高压电阻器件 - Google Patents
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Abstract
本发明公开了一种内置高压电阻器件，包括P型衬底、一个设置在所述P型衬底上方的第一氧化层以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底内预埋有阱区，所述高值多晶硅电阻具有高压端和低压端，所述第一氧化层通过金属接触孔和金属线连接高值多晶硅电阻的高压端和低压端。本发明通过采用耐高压的第一氧化层，不仅可以满足正常工作电压范围‑500V到+500V，而且在遇到交流电的畸变产生浪涌电压以及静电能量时，还能够通过高压电阻自身到GND的泄放通路把能量放掉，不至于把高压蚊香电阻高压端到P型衬底的隔离氧化层给击穿，造成芯片损坏失效。
Description
技术领域
本发明涉及电路设计技术领域，特别涉及一种内置高压电阻器件。
背景技术
目前市场上各种AC-DC应用电路以及交流检测电路中，电源输入端都需要通过外加高压电阻抗压限流，一般系统外围采用的电阻正常工作耐压不超过250V，而对于一个AC-DC电路或者交流检测电路，交流电的直流电压分量高可以到375V，所以系统电路外围的高压输入电阻至少得采用两个串联分压，保证单个电阻上的耐压不超过电阻自身极限耐压值250V，此方案不仅增加系统PCB版的面积，同时也增加了系统板生产厂商的成本。
图1中是传统的内置高压电阻器件，该内置高压电阻器件包括P型衬底，预埋置P型衬底上面的P型阱Pwell，该P阱浓度比P型衬底P-sub的浓度高，所述P阱上面的氧化层是标准的单氧化层FOX工艺制程，然后在单氧化层FOX上绕一个高值多晶硅电阻，多晶硅电阻的两个接触端口Plus和Minus通过金属接触孔cont连接到金属线Metal1，再通过金属线Metal1连接其他控制电路。电阻高压输入端Plus到P型衬底P-sub的耐压就主要是氧化层FOX的击穿电压，正常多晶硅到P型衬底的隔离氧化层FOX的厚度为4000-8000埃左右，FOX正常工作耐压即电阻高压输入端Plus对P型衬底的耐压就200V-400V左右，瞬间峰值耐压最高也就800V左右。
图2中是传统的另一种内置高压电阻器件，该内置高压电阻器件包括P型衬底，预埋置P型衬底内的N型的高压隔离阱HVnwell，该N型高压隔离阱电位悬空，所述N型高压隔离阱上面的氧化层是标准的单氧化层FOX工艺制程，然后在单氧化层FOX上绕一个蚊香状的高值多晶硅电阻，多晶硅电阻之间必须保证足够的距离和足够的宽度，多晶硅电阻的两个接触端口Plus和Minus通过金属接触孔cont连接到金属线Metal1，再通过金属线Metal1连接其他控制电路。标准工艺中单氧化层FOX的厚度只有4000-8000埃左右，此氧化层厚度正常工作耐压于200-400V左右，瞬间峰值耐压最高也就800V左右，电阻氧化层下面是高压N型隔离阱HVnwell，高压隔离N型隔离阱和P型衬底形成一个反偏P-N结，此反偏P-N结的击穿电压为500V左右，瞬间峰值耐压600V左右。即蚊香电阻高压输入端Plus到P型衬底的正常工作耐压为理论值氧化层FOX的击穿电压和反偏P-N结击穿电压之和为900V左右，瞬间峰值耐压理论值为1.4KV左右。
如果只是简单的把高压电阻和控制电路集成在同一个半导体衬底上，如图1和图2所示，此结构电阻虽然可以满足AC-DC以及交流检测等应用电路的正常工作耐压需求，但是当电阻高压端Plus对GND打静电实验HBM 2KV实验时或者交流电畸变产生的浪涌电压，由于氧化层和上述反偏P-N结和氧化层FOX的耐压不够会被击穿，氧化层FOX被击穿是永久性损伤，所以直接导致芯片高压输入端到P-sub有漏电，致使芯片失效，甚至会引起火灾。
目前市场上也采用多芯片封装技术，把高压外围电阻和控制芯片封装在同一个封装腔体里面成为一个芯片，此方案虽然将两次封装变成了一次封装，在一定程度上降低了成本，但是两颗芯片来自不用工艺，不同厂家，其中任意一个芯片失效都将会导致整个产品失效，增加生产过程中失效风险。这种方案虽然应用上简单了，但是总成本一不定降低。
因而现有技术还有待改进和提高。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种内置高压电阻器件，把一个能够耐高压的蚊香电阻和控制电路集成在一个半导体衬底上，电阻到P型衬底上有足够高的耐压，不仅可以满足正常工作电压范围 -500V到+500V，还可以保证交流电畸变产生的浪涌电流以及静电能量不会损坏隔离氧化层。
为了达到上述目的，本发明采取了以下技术方案：
一种内置高压电阻器件，包括P型衬底、一个设置在所述P型衬底上方的第一氧化层以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底内预埋有阱区，所述高值多晶硅电阻具有高压端和低压端，所述第一氧化层通过金属接触孔和金属线连接高值多晶硅电阻的高压端和低压端。
所述的内置高压电阻器件中，所述阱区为P型阱区或N型阱区。
所述的内置高压电阻器件中，所述第一氧化层为硬质阳极氧化层。
所述的内置高压电阻器件中，所述高值多晶硅电阻的形状为蚊香状。
所述的内置高压电阻器件中，所述第一氧化层的厚度为20000埃。
所述的内置高压电阻器件中，所述P型衬底上还设置有第二氧化层，所述第二氧化层的厚度低于所述第一氧化层的厚度。
所述的内置高压电阻器件中，所述阱区的掺杂浓度高于所述P型衬底的掺杂浓度。
相较于现有技术，本发明提供的内置高压电阻器件，包括P型衬底、一个设置在所述P型衬底上方的第一氧化层以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底内预埋有阱区，所述高值多晶硅电阻具有高压端和低压端，所述第一氧化层通过金属接触孔和金属线连接高值多晶硅电阻的高压端和低压端。本发明通过采用耐高压的第一氧化层，不仅可以满足正常工作电压范围-500V到+500V，而且在遇到交流电的畸变产生浪涌电压以及静电能量时，还能够通过高压电阻自身到GND的泄放通路把能量放掉，不至于把高压蚊香电阻高压端到P型衬底的隔离氧化层给击穿，造成芯片损坏失效。
附图说明
图1为传统内置高压电阻器件的结构示意图。
图2为另一种传统内置高压电阻器件的结构示意图。
图3为一种内置高压电阻器件的结构示意图。
图4为本发明提供的内置高压电阻器件的第一实施例的结构示意图。
图5为本发明提供的内置高压电阻器件的第二实例的结构示意图。
图6为本发明提供的内置高压电阻器件中，所述高值多晶硅电阻的示意图。
具体实施方式
本发明提供一种内置高压电阻器件，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
请参阅图3，其为针对图2中电阻高压输入端Plus对P型衬底的耐压问题采取的解决方案，该内置高压电阻器件包括P型衬底，预埋置所述P型衬底内的N型的高压隔离阱HVnwell，该N型的高压隔离阱面积足够大保证能蚊香电阻所需要的面积，该N型高压隔离阱上面的氧化层是标准的单氧化层FOX工艺制程，氧化层厚度为4000-8000埃左右，然后在氧化层FOX上绕一个蚊香状的高值多晶硅电阻，多晶硅电阻之间必须保证足够的距离和足够的宽度，在N型高压隔离阱HVnwell生成有一个高浓度N型有源区N+，然后通过金属接触孔cont以及金属线Metal1和蚊香电阻高压输入端Plus接在一起，这样在蚊香电阻高压输入端Plus到P型衬底P-sub并联接了一个N型高压隔离阱HVnwell到P型衬底P-sub的反偏P_N结。把与蚊香电阻高压输入端Plus连接的氧化层FOX下面的N型高压阱HVnwell用P型阱Pwell隔开，增加N型高压隔离阱HVnwell对P型衬底P-sub的P-N结接触面积，提升N型高压隔离阱Hvnwell和P型衬底P-sub形成的反偏P_N结泄放静电能量和浪涌电压的能力。此结构下的蚊香电阻高压输入端Plus对P型衬底P-sub的耐压就主要集中在N型高压隔离阱HVnwell对P型衬底P-sub形成的的P-N结上，而P_N结的击穿电压为500V左右。在AC-DC应用中，交流电经过整流后直接和芯片的高压输入端HV端连接在一起，芯片的高压输入端HV端和内部蚊香电阻高压输入端Plus连接在一起，蚊香电阻低压端Minus连接内部电压控制电路。交流电直流电压最大电压为375V，而连接蚊香电阻高压输入端Plus到P型衬底P-sub的N型高压隔离阱Hvnwell到P型衬底P-sub寄生反偏二极管击穿电压为500V左右，所以正常应用中蚊香电阻高压端Plus对P型衬底P-sub的P-N结不会被击穿。所述N型高压隔离阱Hvnwell到P型衬底P-sub形成的反偏P-N结在芯片正常应用工作时没有什么作用，当芯片高压输入端有高电压的脉冲能量会通过所述N型高压隔离阱Hvnwell到P型衬底P-sub形成的反偏P-N结给泄放掉，而不会把氧化层FOX给击穿，保证芯片不会被损坏。图3中的内置高压蚊香启动电阻在正常AC-DC应用中，不仅解决了高压电阻和其他控制电路集成在同一个衬底上的耐压问题，同时还具有非常好的交流电上浪涌电压和静电泄放能力。
但在一些工艺制程中，图2中所述N型高压隔离阱Hvnwell到P型衬底P-sub形成的反偏P-N结击穿电压小于等于400V，不能满足AC-DC正常输入应用；或者在一些特定应用中不需要N型高压隔离阱Hvnwell到P型衬底P-sub形成的反偏P-N结的存在，只需要一个可以耐高压的内置电阻。由于所述P-N结的存在，导致芯片高压输入HV端不能接负电压，相当于高压输入端不能够反接，又或者是高压输入HV端直接接交流信号，交流信号会通过Hvnwell到P-sub形成的反偏P-N结产生一个额外的交流回路。
为了解决上述问题，本发明提供一种内置高压电阻器件，请参阅图4和图5，所述内置高压电阻器件包括P型衬底1、一个设置在所述P型衬底上方的第一氧化层2以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底1内预埋有阱区3，所述高值多晶硅电阻具有高压端Plus和低压端Minus，所述第一氧化层2通过金属接触孔Cout和金属线连接高值多晶硅电阻的高压端Plus和低压端Minus。
具体的，所述第一氧化层2为硬质阳极氧化层，另外，由于所述阱区3可以为P型阱区或N型阱区，故本发明提供两种内置高压电阻器件的实施例。
具体来说，请参阅图4，在所述内置高压电阻器件的第一实施例中，所述蚊香电阻器件采样了双氧化层dual FOX 工艺，该内置高压电阻器件包括P型衬底1，预埋P型衬底上面的P型阱区3，所述P型阱区3的掺杂浓度高于所述P型衬底1的掺杂浓度，在P型衬底上面设置有一个的高值多晶硅电阻，高值多晶硅电阻下面到P型衬底1的氧化层为第一氧化层2，所述第一氧化层2由于是硬质阳极氧化层，所以其实质上是一种加厚的氧化层HV-FOX，高值多晶硅电阻的两个接触端口高压端Plus和低压端Minus通过金属孔cont和金属线与第一氧化层连接起来，同时高值多晶硅电阻的两个接触端口高压端Plus和低压端Minus还通过金属线连接到其他控制电路。故高值多晶硅电阻的高压输入端Plus对P型衬底1的耐压值就是第一氧化层2所能够承受的耐压值，一般来说，对于厚度为1000埃的氧化层来说，它的正常工作耐压为500V左右，瞬间峰值耐压至少为1000V。因此通过调整高值多晶硅电阻下面的第一氧化层的厚度，可以满足正常高压电阻正常工作耐压值，故本发明为了保证保证芯片在正常生产应用中不会被静电打死，或者不被交流电网中耦合过来的高电压脉冲给损坏，所述第一氧化层2不能采用低压工艺中标准的氧化层厚度的FOX，所述第一氧化层2的厚度需根据耐压需求不同来选择相对应的厚度，优选的，当需要保证静电保护HBM模式下 2KV的要求时，所述第一氧化层2的厚度至少为20000埃，此时芯片高压输入端HV端的静电能量和浪涌电压会通过高值多晶硅电阻自身到GND的泄放通路把能量放掉，而不会造成高值多晶硅电阻的高压端Plus到P型衬底1之间的氧化层击穿，造成芯片损坏，而且本发明提供的内置高压电阻器件不仅集成度高，还具有生产应用便宜可靠的优点。
请参阅图5，在所述内置高压电阻器件的第二实施例中，所述蚊香电阻器件采样了双氧化层dual FOX 工艺，该内置高压电阻器件包括P型衬底1，预埋P型衬底上面的N型阱区3，第一氧化层1下面是高压N型阱区3，N型阱区3与P型衬底1形成一个反偏P-N结，所述N型阱区3的掺杂浓度高于所述P型衬底1的掺杂浓度，在P型衬底上面设置有一个的高值多晶硅电阻，高值多晶硅电阻下面到P型衬底1的氧化层为第一氧化层2，所述第一氧化层2由于是硬质阳极氧化层，所以其实质上是一种加厚的氧化层HV-FOX，高值多晶硅电阻的两个接触端口高压端Plus和低压端Minus通过金属孔cont和金属线与第一氧化层连接起来，同时高值多晶硅电阻的两个接触端口高压端Plus和低压端Minus还通过金属线连接到其他控制电路。故高值多晶硅电阻的高压输入端Plus对P型衬底1的耐压值就是第一氧化层2所能够承受的耐压值和N型阱区3与P型衬底1形成的反偏P-N结击穿电压之和，一般来说，对于厚度为1000埃的氧化层来说，它的正常工作耐压为500V左右，瞬间峰值耐压至少为1000V，反偏P-N结的击穿电压为500V左右。因此通过调整高值多晶硅电阻下面的第一氧化层的厚度，可以满足正常高压电阻正常工作耐压值，故本发明为了保证保证芯片在正常生产应用中不会被静电打死，或者不被交流电网中耦合过来的高电压脉冲给损坏，所述第一氧化层2不能采用低压工艺中标准的氧化层厚度的FOX，所述第一氧化层1的厚度需根据耐压需求不同来选择相对应的厚度，优选的，当需要保证静电保护HBM模式下 2KV的要求时，所述第一氧化层2的厚度至少为20000埃，此时芯片高压输入端HV端的静电能量和浪涌电压会通过高值多晶硅电阻自身到GND的泄放通路把能量放掉，而不会造成高值多晶硅电阻的高压端Plus到P型衬底1之间的氧化层击穿，造成芯片损坏，而且本发明提供的内置高压电阻器件不仅集成度高，还具有生产应用便宜可靠的优点。
进一步来说，请参阅图6，所述高值多晶硅电阻的形状为蚊香状，可以保证电场在平面上的分布是以高压点为中心原点向外扩散时，高值多晶硅电阻在同一个平面上的电势分布均匀，此外，所述高值多晶硅电阻之间还需保证足够的距离和足够的宽度。
进一步来说，请参阅图4和图5，所述P型衬底1上还设置有第二氧化层4，所述第二氧化层4的厚度低于所述第一氧化层2的厚度，换而言之，所述第二氧化层4采用低压工艺中标准的氧化层厚度的FOX即可，供其他低压控制电路来使用，一般来说，正常氧化层厚度为10埃，瞬时耐压为1V，正常工作耐压为0.5V。
综上所述，本发明提供的内置高压电阻器件，包括P型衬底、一个设置在所述P型衬底上方的第一氧化层以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底内预埋有阱区，所述高值多晶硅电阻具有高压端和低压端，所述第一氧化层通过金属接触孔和金属线连接高值多晶硅电阻的高压端和低压端。本发明通过采用耐高压的第一氧化层，不仅可以满足正常工作电压范围-500V到+500V，而且在遇到交流电的畸变产生浪涌电压以及静电能量时，还能够通过高压电阻自身到GND的泄放通路把能量放掉，不至于把高压蚊香电阻高压端到P型衬底的隔离氧化层给击穿，造成芯片损坏失效。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。
Claims (7)
1.一种内置高压电阻器件，其特征在于，包括P型衬底、一个设置在所述P型衬底上方的第一氧化层以及绕设在所述第一氧化层上方的高值多晶硅电阻，所述P型衬底内预埋有阱区，所述高值多晶硅电阻具有高压端和低压端，所述第一氧化层通过金属接触孔和金属线连接高值多晶硅电阻的高压端和低压端。
2.根据权利要求1所述的内置高压电阻器件，其特征在于，所述阱区为P型阱区或N型阱区。
3.根据权利要求2所述的内置高压电阻器件，其特征在于，所述第一氧化层为硬质阳极氧化层。
4.根据权利要求3所述的内置高压电阻器件，其特征在于，所述高值多晶硅电阻的形状为蚊香状。
5.根据权利要求4所述的内置高压电阻器件，其特征在于，所述第一氧化层的厚度为20000埃。
6.根据权利要求3所述的内置高压电阻器件，其特征在于，所述P型衬底上还设置有第二氧化层，所述第二氧化层的厚度低于所述第一氧化层的厚度。
7.根据权利要求1所述的内置高压电阻器件，其特征在于，所述阱区的掺杂浓度高于所述P型衬底的掺杂浓度。
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