CN102915997B - 具有高电压结终端的高电压电阻器 - Google Patents

具有高电压结终端的高电压电阻器 Download PDF

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Abstract

提供了一种高电压半导体器件。该高电压半导体器件包括衬底，该衬底包括在其中设置的掺杂阱。掺杂阱和衬底具有相反的掺杂极性。高电压半导体器件包括在掺杂阱上方设置的绝缘器件。高电压半导体器件包括在绝缘器件上方设置的伸长的电阻器。该电阻器的非远端部分连接至掺杂阱。高电压半导体器件包括邻近电阻器设置的高电压结终端(HVJT)器件。本发明提供一种具有高电压结终端的高电压电阻器。

Description

具有高电压结终端的高电压电阻器
技术领域
本发明涉及半导体器件，具体而言，涉及高电压电阻器。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计方面的技术进步产生了IC代，其中每个代都具有比上一个代更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度，因此，为了实现这些进步，在IC加工和生产方面需要同样的发展。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)大幅增加了而几何尺寸(即，使用制造工艺可以做出的最小元件)降低了。
在半导体晶圆上可以制造各种类型的无源电路元件。例如，在晶圆上可以形成作为无源电路的电阻器。一些应用需要这些电阻器承受高电压，例如高达数百伏特的电压。然而，常规高电压电阻器在达到足够高的电压之前，可能出现器件击穿问题。例如，常规高电压电阻器可以依赖于使用P/N结来维持击穿电压。结击穿受到掺杂浓度的限制，掺杂浓度尚未在常规高电压电阻器中得到优化。
因此，虽然现有的高电压电阻器器件通常已足以实现他们的预期用途，但在各方面尚不是完全令人满意的。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，所述衬底包含第一掺杂区和第二掺杂区，第一区和第二区是相反掺杂的，并且是邻近设置的；第一隔离结构和第二隔离结构，每一个都被设置在所述衬底的上方，所述第一隔离结构和所述第二隔离结构彼此间隔开，并且每一个都被设置成至少部分地位于所述第一掺杂区的上方；电阻器，被设置在所述第一隔离结构的至少一部分的上方；以及场板，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方。
在上述半导体器件中，其中，所述第一掺杂区包括N-漂移区，并且其中，所述第二掺杂区包括P阱。
在上述半导体器件中，其中，所述第一掺杂区包括N-漂移区，并且其中，所述第二掺杂区包括P阱，其中，所述N-漂移区包含在其中设置的另一P阱。
在上述半导体器件中，其中：所述电阻器和所述场板每一个都包含多晶硅材料和金属材料中之一；以及所述第一隔离结构和所述第二隔离结构每一个都包括场效氧化物器件和沟槽隔离器件之一。
在上述半导体器件中，其中所述场板连接至电接地。
在上述半导体器件中，其中：所述第一掺杂区和所述第二掺杂区形成P/N结；以及所述场板被设置在所述P/N结的上方。
在上述半导体器件中，其中：所述第一掺杂区和所述第二掺杂区形成P/N结；以及所述场板被设置在所述P/N结的上方，其中，所述场板是第一场板，所述第一场板是晶体管的栅极的一部分；并且进一步包括第二场板，所述第二场板被设置在所述第二掺杂区的上方，所述第二场板是所述晶体管的源极的一部分。
在上述半导体器件中，其中：所述电阻器具有伸长的形状，并具有长度L；所述电阻器的片段被电连接至所述第一掺杂区；以及所述片段与所述电阻器的远端相距一段距离，所述距离处于约0.4*L至约0.6*L的范围内。
根据本发明的另一方面，还提供了一种半导体器件，包括：衬底，包括在其中设置的掺杂阱，所述掺杂阱和所述衬底具有相反的掺杂极性；绝缘器件，被设置在所述掺杂阱的上方；伸长的电阻器，被设置在所述绝缘器件的上方，所述电阻器的非远端部分连接至所述掺杂阱；以及高电压结终端(HVJT)器件，邻近所述电阻器设置。
在上述半导体器件中，其中，所述HVJT器件包括：一部分所述衬底；第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；另一绝缘器件，被设置在部分所述第一掺杂区的上方；以及导电元件，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方。
在上述半导体器件中，其中，所述HVJT器件包括：一部分所述衬底；第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；另一绝缘器件，被设置在部分所述第一掺杂区的上方；以及导电元件，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方，其中所述导电元件是晶体管栅极元件，所述晶体管栅极元件被设置在P/N结的上方，所述P/N结由所述第一掺杂区和所述第二掺杂区形成。
在上述半导体器件中，其中，所述HVJT器件包括：一部分所述衬底；第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；另一绝缘器件，被设置在部分所述第一掺杂区的上方；以及导电元件，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方，其中所述导电元件是晶体管栅极元件，所述晶体管栅极元件被设置在P/N结的上方，所述P/N结由所述第一掺杂区和所述第二掺杂区形成，其中，所述HVJT器件进一步包括晶体管源极元件，并且其中，所述晶体管栅极元件和所述晶体管源极元件二者都电接地。
在上述半导体器件中，其中，所述HVJT器件包括：一部分所述衬底；第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；另一绝缘器件，被设置在部分所述第一掺杂区的上方；以及导电元件，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方，其中，所述第一掺杂区包含相反掺杂的阱，所述相反掺杂的阱被直接设置在所述另一绝缘器件的下面。
在上述半导体器件中，其中，所述HVJT器件包括：一部分所述衬底；第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；另一绝缘器件，被设置在部分所述第一掺杂区的上方；以及导电元件，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方，其中，所述第一掺杂区包括相反掺杂的掩埋阱，所述相反掺杂的掩埋阱被设置在所述另一绝缘器件的下面并被所述第一掺杂区围绕。
在上述半导体器件中，其中所述电阻器的所述非远端部分基本上位于所述电阻器的中点。
根据本发明的又一方面，还提供了一种制造高电压半导体器件的方法，包括：在衬底中形成第一掺杂区；在所述衬底中形成第二掺杂区，所述第二掺杂区与所述第一掺杂区是相反掺杂的，其中，所述第一掺杂区和所述第二掺杂区之间的界面形成P/N结；在所述第一掺杂区上方形成第一隔离结构和第二隔离结构；在所述第一隔离结构上方形成电阻器器件；以及形成至少部分地位于所述第二隔离结构上方的场板，所述场板被设置在所述P/N结的上方。
在上述方法中，其中：形成所述电阻器器件是以使得所述电阻器器件具有伸长的形状并包括相反的第一远端和第二远端的方式实施；以及形成所述场板是以使得所述场板包含多晶硅材料和金属材料之一的方式实施。
在上述方法中，其中：形成所述电阻器器件是以使得所述电阻器器件具有伸长的形状并包括相反的第一远端和第二远端的方式实施；以及形成所述场板是以使得所述场板包含多晶硅材料和金属材料之一的方式实施，并且其中：形成所述电阻器器件是以使得位于所述第一远端和所述第二远端之间的所述电阻器器件的片段电连接至所述第一掺杂区的方式实施；以及形成所述场板是以使得所述场板电接地的方式实施。
在上述方法中，进一步包括：在所述第一掺杂区位于所述第二隔离结构下面的一部分中形成掺杂阱。
在上述方法中，其中，形成所述第一掺杂区是以使得所述第一掺杂区包括N-漂移区和N阱的方式实施，其中所述N-漂移区具有比所述N阱更低的掺杂浓度水平。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
图1是示出了根据本发明的各个方面用于制造高电压半导体器件的方法的流程图。
图2至图13是在根据本发明各个方面的各个制造阶段，晶圆的一部分的示意性片段剖面侧视图。
图14至图17分别是根据本发明的各个方面的高电压电阻器的不同实施例的简化俯视图。
图18是示出了根据本发明的各个方面的高电压N阱的击穿电压与电偏置电压之间的关系的图表。
图19是图示示出了电压击穿的图表。
具体实施方式
应当了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。再者，在下面的描述中第一部件在第二部件上或者上方的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介入第一和第二部件中的额外的部件，使得第一和第二部件不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。
在图1中示出的是根据本发明的各个方面的方法10的流程图。方法10包括框12，在框12中，在衬底中形成第一掺杂区。方法10包括框14，在框14中，在衬底中形成第二掺杂区。第二掺杂区与第一掺杂区是相反掺杂的。第一和第二掺杂区之间的界面形成P/N结。方法10包括框16，在框16中，在第一掺杂区上方形成第一和第二隔离结构。方法10包括框18，在框18中，在第一隔离结构上方形成电阻器器件。方法10包括框20，在框20中，至少部分地在第二隔离结构上方形成场板。在P/N结上方设置场板。
图2至图13是在根据本发明的实施例的各个制造阶段，半导体晶圆的各部分的示意性片段剖面侧视图。可以理解为了更好地理解本发明的发明概念，简化了图2至图13。
参考图2，示出了衬底30的一部分。衬底30掺杂有P型掺杂剂，如硼。在另一个实施例中，衬底30可以掺杂有N型掺杂剂，如磷或者砷。衬底30还可以包含其他合适的元素半导体材料，如金刚石或锗；合适的化合物半导体，如碳化硅、砷化铟、或磷化铟；或者合适的合金半导体，如碳化硅锗、磷化镓砷、或磷化镓铟。
通过本领域公知的离子注入工艺在一部分衬底30中形成掩埋阱35。形成具有与衬底30的掺杂极性相反的掺杂极性的掩埋阱35。在示例性实施例中，掩埋阱35为N型掺杂的，因为本文中的衬底30是P型衬底。在衬底30是N型衬底的另一个实施例中，掩埋阱35是P型掺杂的。可以采用剂量处于约1x1012atoms/centimeter2至约2x1012atoms/centimeter2范围内的注入工艺形成掩埋阱35。掩埋阱35具有的掺杂浓度可以处于约1x1015atoms/centimeter3至约1x1016atoms/centimeter3的范围内。可以理解经图案化的光刻胶层可以在实施注入工艺之前形成于衬底的上表面的上方。经图案化的光刻胶层在注入工艺期间充当掩模。当掩埋阱35形成之后，实施外延生长工艺40以在衬底30的上方和在掩埋阱35的上方形成外延层45。
现在参考图3，在衬底30中形成高电压掺杂阱50。高电压掺杂阱50采用本领域公知的离子注入工艺形成。例如，掺杂阱50可以采用剂量处于约3x1012atoms/centimeter2至约4x1012atoms/centimeter2范围内的注入工艺形成。在实施例中，高电压掺杂阱具有的掺杂浓度处于约1x1015atoms/centimeter3至约1x1016atoms/centimeter3的范围内。在注入工艺期间可以在作为掩模的衬底35的上方形成经图案化的光刻胶层(未示出)。高电压掺杂阱50掺杂有与掩埋阱35相同(与衬底30的掺杂极性相反)的掺杂极性。因此，在示例性实施例中，高电压掺杂阱是高电压N阱(HVNW)。以围绕掩埋阱35的方式形成高电压掺杂阱50。可以理解在一些实施例中，可以将掩埋阱35视为高电压掺杂阱50的一部分，或者他们共同被称为N-漂移区或者HVNW/BNW。为了简明起见，在下列附图中没有专门示出掩埋阱35。
现在参考图4，在衬底中邻近N-漂移区50的部分中形成掺杂阱60。在实施例中，掺杂阱60覆盖外延层45。掺杂阱60可以采用本领域已知的离子注入工艺形成。掺杂阱60掺杂有与衬底30的掺杂极性相同(以及与N-漂移区50相反)的掺杂极性。因此，在所示出的实施例中，形成的掺杂区60为P阱。在实施例中，掺杂阱60采用离子注入工艺形成，并具有处于约5x1015atoms/centimeter3至约5x1016atoms/centimeter3范围内的浓度水平。
仍参考图4，在N-漂移区50中形成掺杂阱70。掺杂阱70采用本领域公知的另一离子注入工艺形成。掺杂阱具有与N-漂移区50相同的掺杂极性，并具有比N-漂移区50更大的掺杂浓度水平。因此，在所示出的实施例中，掺杂阱70是更重掺杂的N阱。在实施例中，掺杂阱70具有的掺杂浓度水平处于约1x1016atoms/centimeter3至约1x1017atoms/centimeter3的范围内。
现在参考图5，在N-漂移区50上方形成隔离结构80和81，以及在掺杂阱70的上方形成隔离结构82。隔离结构80至82可以包含介电材料。隔离结构82具有厚度90。在实施例中，厚度90处于约0.2微米(μm)至约1μm的范围内。在图5中所示出的实施例中，隔离结构80至82是硅的局部氧化(LOCOS)器件(也被称为场效氧化物)。LOCOS器件可以采用氮化物掩模并通过掩模开口热生长氧化物材料来形成。可选地，隔离结构80至82可以包括浅沟槽隔离(STI)器件或者深沟槽隔离(DTI)器件。此后，限定晶体管的有源区，其可以包括场效应晶体管(FET)器件的源极/漏极区。
现在参考图6，在隔离结构82上方形成电阻器器件100。电阻器器件100具有延长和卷绕的形状。在一个实施例中，电阻器器件100具有Z字形状(或者S形状)。在另一个实施例中，电阻器器件100具有螺旋形状。在又一个实施例中，电阻器器件100具有正方形形状。参考下面的图14至图17将更清楚地观察这些形状，图14至图17示出了电阻器器件100的各个实施例的俯视图。在图6中所示出的剖面图中，电阻器器件100表现为多个电阻器块100A至100G。然而，可以理解，这些电阻器块100A至100G实际上是单独的伸长的电阻器器件的一部分。
在实施例中，电阻器器件100包含多晶硅材料，并因此可以被称为多晶硅电阻器。多晶硅电阻器100被设计成用于处理高电压，例如大于约100伏特的电压，并可以高达几百伏特。因此，多晶硅电阻器100也可以被称为高电压器件。在该情况下，多晶硅电阻器100可以在形成其他高电压多晶硅栅极的同时形成。换句话说，可以采用与形成其他高电压多晶硅栅极相同的工艺形成多晶硅电阻器100。
此后，在掺杂阱70的上表面处并邻近隔离结构82形成重掺杂区110和111。在所示出的实施例中，分别在隔离结构80和82之间以及隔离结构81和82之间形成重掺杂区110和111。重掺杂区110和111可以采用一种或者多种离子注入工艺形成。重掺杂区110和111具有与掺杂阱70相同的掺杂极性(在这种情况下为N型)，但具有更高的掺杂浓度。重掺杂区110和111具有的掺杂浓度水平处于约1x1019atoms/centimeter3至约1x1020atoms/centimeter3的范围内。
在掺杂阱60的上表面也可以形成重掺杂区112和113。在一个实施例中，重掺杂区112和113具有与掺杂阱60相同的掺杂极性(在本文中为P型)。在另一实施例中，重掺杂区112至113可以含有重掺杂的N型部分以及重掺杂的P型部分。
也可以形成多个场板120至123。在实施例中，在掺杂阱60和N-漂移区50之间的界面的上方形成场板120。换句话说，部分在掺杂阱60的上方以及部分在隔离结构80的上方形成场板120。以类似的方式，在掺杂阱60和N-漂移区50之间的界面的上方形成场板121，并且部分在隔离结构81的上方形成。分别在重掺杂区112和113上方形成场板122和123。还可以理解，场板可以在重掺杂区110和111上方形成，但为了简明起见，在本文中没有示出。
在实施例中，场板120至123含有多晶硅材料。在另一个实施例中，场板120至123含有金属材料。场板120至123中的一个或者多个可以采用与形成电阻器器件100相同的工艺形成(在与电阻器器件100的同时形成)。可以理解，场板120和121可以充当晶体管器件的栅极终端，而场板122和123可以充当晶体管器件的源极终端。将场板120至123连接至电接地。因此，相应的晶体管每一个都具有接地的源极和栅极终端，并因此可以以反向模式运行(即关闭晶体管)。场板120至123保持在衬底30中(以及在衬底30内形成的各个掺杂区/阱中)释放或者消除电场。
场板120至123、掺杂区50和60、以及隔离结构80和81共同形成高电压结终端(HVJT)器件130和131。HVJT器件130和131有助于改进电阻器器件100穿过场板120至123的击穿电压以及由掺杂阱50和60形成的P/N结。场板120至123和P/N结降低电阻器器件100附近的电场的强度。结果，电阻器器件100在经历器件击穿之前能够耐受更高的电压(与常规电阻器器件相比)。
现在参考图7，在隔离器件80至82、重掺杂区110至113、以及电阻器器件100的上方形成互连结构150。互连结构150包括多个经图案化的介电层和导电层，该介电层和导电层在电路、输入端/输出端、以及各个掺杂部件(例如，N-漂移区50)之间提供互连(例如，布线)。更具体而言，互连结构150可以包括多个互连层，该互连层也被称为金属层。每一个互连层包括多个互连部件，该互连部件也被称为金属线。金属线可以是铝互连线或者铜互连线，并且也可以包括互连材料，如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或者其组合。金属线可以采用包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射、电镀、或者其组合的工艺形成。
互连结构150包括层间介电层(ILD)，该层间介电层在互连层之间提供隔离。ILD可以包括介电材料，如低k材料或者氧化物材料。互连结构150还包括多个接触件/接触件，该多个接触件/接触件在不同的互连层和/或衬底上的部件(如掺杂阱70或者电阻器器件100)之间提供电连接。
作于互连结构的一部分，在重掺杂区110上形成接触件160。鉴于此，接触件160电连接至重掺杂区110，并因此电连接至掺杂阱70。通过接触件160可以向掺杂阱70施加电偏压。同时，在电阻器器件的片段100D上形成另一接触件161。片段100D位于电阻器器件100的两个相反远端(例如，100A和100G)之间，并且其可以位于电阻器器件100的中点或者中点附近。
电阻器器件的中点是电阻器器件上与两个相反远端等距离的点。作为实例，如果电阻器器件100具有总长度L，该总长度L是沿着电阻器器件的所有线圈或者匝数测量的，那么电阻器器件100的中点是与两个远端的每一个远端相距0.5*L的点。器件的电阻是器件的长度、宽度、高度和材料的函数。因此，在电阻器器件100始终具有相对一致的宽度、高度和材料组分的实施例中，电阻器器件在中点两侧的每一侧上的部分的电阻是0.5*(电阻器器件的总电阻)。根据Kirchhoff定律，电压＝电流*电阻。因此，当电流保持固定时，电压随电阻呈线性改变。这意味着电阻器器件中点处的电压是约0.5*(V高-V低)，其中V高被定义为远端之一处的高电压，而V低被定义为远端之一处(通常是电接地的)的低电压。
在本实施例中，片段100D(连接至接触件161)在电阻器器件100的中点的0.1*L内，其中L＝电阻器器件的总长度。换句话说，该片段可以位于与中点相距0.1*L或者不远于0.1*L的位置。表达这种关系的另一方式是片段100D和远端100A或者远端100G任一个之间的距离处于约0.4*L至约0.6*L的范围内。
互连结构150包括金属线(或者互连线)170，该金属线170电连接至接触件160和接触件161二者。在这种方式中，将掺杂区70电偏置到与电阻器器件的片段100D相同的电压。换句话说，片段100D处的电压——即施加于电阻器器件100的远端之一的电压的百分数——将是掺杂阱70处的电压。这种类型的偏置方案具有优势，将在下面更详细地讨论这些优势。
现在参考图8，电阻器器件的远端100A连接至终端200，而电阻器器件的远端100G连接至终端201。终端200和201包含导电材料，如Al或者Cu、或者其组合。终端200和201通过一个或者多个相应的接触件/接触件和/或金属线可以电连接至远端100A和100G，为了简明起见，该一个或者多个相应的接触件/接触件和/或金属线在本文中不必详细地示出。终端200和201也可以或者可以不直接形成于电阻器器件100的上方。
终端200和201充当电阻器器件100的电输入/输出点(或者接入点)。例如，可以将高电压(在几百伏特的量级上)施加于终端200，同时可以将终端201接地。反之亦然，可以将高电压施加于终端201，同时可以将终端200接地。
如上面所讨论的，片段100仅承受了在终端200或者终端201任一终端处施加的高电压的一小部分。作为实例，在其中将约500伏特的电压施加于终端201，且将终端200接地，以及在其中片段100D基本上位于电阻器器件100的中点的实施例中，则片段100D处的电压将是约250伏特。当片段100D的位置离开中点并朝着远端100A或者100G任一远端移动时，在片段100D处测量的电压也将慢慢偏离250伏特。
其中在终端200和201之一处施加V高，而将另一终端接地，并且片段100D的位置在与电阻器器件的中点相距0.1*L内的实施例中，则片段100D处的电压将处于约0.4*V高至约0.6*V高的范围内，例如约0.5*V高。因为重掺杂区110(并因此导致掺杂阱70)与片段100D连接，这意味着将掺杂阱70电偏置到片段100D处的电压。换句话说，将掺杂阱70电偏置到接近于两个终端200和201之间的电压差的中间值，这在常规高电压器件中是不能执行的。因此，对于常规高电压器件，在掺杂阱70和电阻器器件的远端之一之间存在高电压电势。器件可能出现由如此高的电压电势引起的击穿问题。器件击穿通常受到隔离结构82的厚度90的限制。通常，当V高超过约470伏特时，常规高电压器件可能经历器件击穿问题。
相比之下，本文的实施例将掺杂阱70电偏置到接近于两个终端200和201之间的电压差的中间值的电压。鉴于此，器件在发生击穿之前可以耐受更高的电压差，因为掺杂阱70处的电压既不同于V高也不同于V低。作为实例，在实施例中本文中的器件能够耐受约730伏特的电压差，因为将掺杂区70偏置到730伏特的约一半，即约365伏特。换句话说，器件仅需要耐受约365伏特，从而能够将约730伏特的高电压施加于其终端之一(将另一终端接地)。同时，隔离结构的厚度90能够与常规器件保持相同，因为本文的实施例不需要依赖于增加隔离器件82的厚度来改进其高电压容限。另外，偏置掺杂阱70也可以在衬底30中延伸耗尽区，这可以进一步改进器件的电气性能。
HVJT器件130和131也有助于增加电阻器器件100的击穿电压。在无HVJT器件130和131的常规高电压结构中，将高电场集中在P/N结附近，P/N结形成于P阱和高电压N阱。这种集中电场可以具有尖锐的形状(例如，三角形)并可以在小于约100伏特的电压下引起器件击穿。相比之下，通过形成HVJT器件130至131，本发明的高电压器件可以将电场的形状改变为另一种梯形形状。击穿电压是电场面积的积分。至少部分是由于其较大的面积，本文中的梯形电场将产生比传统三角形电场更大的积分。鉴于此，增加了击穿电压。而且，HVJT器件130和131的场板120至123也有助于降低电场的强度，从而进一步减轻击穿问题。
图2至图8示出了高电压半导体器件的一个实施例，该实施例根据单个降低表面电场(RESURF)横向扩散金属氧化物半导体(LDMOS)结构实现了HVJT。图9至图13分别示出了具有其他HVJT结构的高电压半导体器件的可选实施例。为了一致和清楚起见，贯穿图9至图13，对图2至图8中出现的相似元件的标记相同。
图9示出了具有双重RESURFLDMOSHVJT结构的高电压半导体器件的实施例的示意性片段剖面侧视图。此处，HVJT器件130A和131A分别包括掺杂阱220和221。掺杂阱220和221每一个都具有与N-漂移区50的掺杂极性相反的掺杂剂性。因此，在示出的实施例中，掺杂阱220和221是P型阱。掺杂阱220和221分别直接形成于隔离结构80和81的下方，以及掺杂阱50的上表面。因此，掺杂阱220和221也可以被称为P型顶阱(P-topwell)。掺杂阱220和221的底面与掺杂阱50形成P/N结。P/N结也能够有助于降低高电压半导体器件中电场的强度。
图10示出了具有三重RESURFLDMOSHVJT结构的高电压半导体器件的实施例的示意性片段剖面侧视图。此处，HVJT器件130B和131B分别包括掺杂阱230和231。掺杂阱230和231每一个都具有与N-漂移区50的掺杂极性相反的掺杂极性。因此，在所示出的实施例中，掺杂阱230和231是P型阱。掺杂阱230和231分别形成于隔离部件80和81的下面，并被掺杂阱50围绕。因此，掺杂阱230和231也可以被称为掩埋P阱。掺杂阱230和231的顶面和底面与掺杂阱50形成P/N结。这些P/N结也有助于降低高电压半导体器件中电场的强度。
图11示出了具有RESURF二极管HVJT结构的高电压半导体器件的实施例的示意性片段剖面侧视图。如图11中所示，RESURF二极管HVJT器件130C和131C是二极管结构，并因此不具有栅极结构。可以在重掺杂区112/113和110/111上分别形成阳极和阴极终端。图12示出了具有不同RESURF二极管HVJT结构的高电压半导体器件的实施例的示意性片段剖面侧视图。如图12中所示，RESURF二极管HVJT器件130D和131D分别还含有掺杂阱220和221(P型顶阱)。图13示出了具有另一RESURF二极管HVJT结构的高电压半导体器件的又一个实施例的示意性片段剖面侧视图。如图13中所示，RESURF二极管HVJT器件130E和131E分别还含有掺杂阱230和231(掩埋P阱)。高电压半导体器件的这些各个实施例提供与上面参考图2至图8所讨论的实施例相似的击穿改进。
可以理解，可以存在另外的实施例，但在本文中没有进行详细讨论。例如，HVJT器件的场板可以具有各种形状、尺寸和位置。各种掺杂阱和区也可以具有不同的尺寸和掺杂浓度水平。还可以理解，可以实施另外的制造步骤以完成图2至图13中所示出的半导体器件的制造。例如，半导体器件可以进行钝化、晶圆验收测试、以及晶圆分割工艺。为了简明起见，在本文中既没有示出也没有讨论这些另外的工艺。
现在参考图14，示出了电阻器器件250A的实施例的简化俯视图。根据上面所讨论的本发明的各个方面形成电阻器器件250A。在该实施例中，电阻器器件250A具有伸长的Z字形状或者S形形状。电阻器器件250A具有两个相反的远端260和270。远端260和270分别电连接至终端280和290。可以将高电压施加于终端280，同时将终端290接地，或者反之亦然。因此，通过终端280和290在电阻器器件250A之间存在高电压电势。电阻器器件250A具有中点300，中点300与两个远端260和270等距(根据沿着电阻器250A的距离，而不是两点之间的绝对距离)。根据本发明的各个方面，可以将电阻器器件250A下面的高电压N阱电连接至中点300，或者接近于中点300(例如在电阻器器件250A的总长度的10％内)。如上面所讨论的，这种结构使得电阻器器件250A具有更好的击穿性能——其在发生击穿之前能够耐受更高的电压。
图15示出了电阻器器件250B的实施例的另一简化俯视图。根据上面所讨论的本发明的各个方面形成电阻器器件250B。在该实施例中，电阻器器件250B具有伸长的正方形形状。电阻器器件250B具有两个相反的远端330和340。远端330和340分别电连接至终端350和360。可以将高电压施加于终端350，同时将终端360接地，或者反之亦然。因此，通过终端350和360在电阻器器件250B之间存在高电压电势。电阻器器件250B具有中点370，中点370与两个远端330和340等距(根据沿着电阻器250B的距离，而不是两点之间的绝对距离)。根据本发明的各个方面，电阻器器件250B下面的高电压N阱可以电连接至中点370，或者接近于中点370(例如在电阻器器件250B的总长度的10％之内)。出于与上面参考图6所讨论的相似的理由，这种结构使得电阻器器件250B具有更好的击穿性能。
图16示出了电阻器器件250C的实施例的另一简化俯视图。根据上面所讨论的本发明的各个方面形成电阻器器件250C。在该实施例中，电阻器器件250C具有伸长的螺旋形状。电阻器器件250C具有两个相反的远端410和420。远端410和420分别电连接至终端430和440。可以将高电压施加于终端430，同时将终端440接地，或者反之亦然。因此，通过终端430和440在电阻器器件250C之间存在高电压电势。电阻器器件250C具有中点450，中点450与两个远端410和420等距(根据沿着电阻器250C的距离，而不是两点之间的绝对距离)。根据本发明的各个方面，电阻器器件250C下面的高电压N阱可以电连接至中点450，或者接近于中点450(例如在电阻器器件250C的总长度的10％内)。出于与上面参考图6所讨论的理由相似的理由，这种结构使得电阻器器件250C具有更好的击穿性能。
图17示出了电阻器器件250D的实施例的另一简化俯视图。根据上面所讨论的本发明的各个方面形成电阻器器件250D。在该实施例中，电阻器器件250D具有伸长的Z字形形状，或者S形形状。电阻器器件250D具有两个相反的远端460和465。远端460和465分别电连接至终端470和475。可以将高电压施加于终端470，同时将终端475接地，或者反之亦然。因此，通过终端470和475在电阻器器件250D之间存在高电压电势。电阻器器件250D具有中点480，中点480与两个远端460和465等距(根据沿着电阻器250D的距离，而不是两点之间的绝对距离)。根据本发明的各个方面，电阻器器件250D下面的高电压N阱可以电连接至中点480，或者接近于中点480(例如在电阻器器件250D的总长度的10％内)。如上面所讨论的，这种结构使得电阻器器件250D具有更好的击穿性能——其在发生击穿之前可以耐受更高的电压。
电阻器器件250D具有高电压结环485。在俯视图中，高电压结环485围绕伸长的电阻器器件。在实施例中，高电压结环485包括如上面所讨论的HVJT器件。高电压结环485具有的环宽度170处于约5μm至约100μm的范围内。
图18是示出了高电压N阱的击穿电压和偏置电压之间的关系的图表500。图表500的X轴表示位于电阻器器件下面的高电压N阱处的偏置电压的量。该偏置电压根据在电阻器器件中高电压N阱所连接的位置而不同。图表500的Y轴表示击穿电压(BV)。例如，在点510处，高电压N阱连接于电阻器器件上与高电压远端相距0.1*L的点，其中L＝电阻器器件的总长度。因此，在点510处N阱的偏置电压是0.9*VH，其中VH＝在电阻器器件之间施加的电压差。因为点510相对接近于远端，而不接近于电阻器器件的中点，点510处的击穿电压不是最佳的——在该情况下略低于约400伏特。
类似地，在点520处，高电压N阱连接于电阻器器件上与高电压远端相距0.3L的点，并且在点520处N阱的偏置电压是0.7*VH。因为点520比点510更接近于电阻器器件的中点，点520处的击穿电压是更好的——在该情况下略大于约520伏特——尽管其仍不是最佳的。
在点530，高电压N阱连接于接近电阻器器件的中点，并且在点530处N阱的偏置电压为0.5*VH。现在在点530处的击穿电压基本上是最佳的，并达到约730伏特。
在点540和点550处，高电压N阱分别连接于电阻器器件上与高电压远端相距0.7*L和0.9*L的点(或者与低电压远端相距0.3*L和0.1*L)。因此，在点540和550处的偏置电压分别是0.3*VH和0.1*VH，并且在点540和550处电阻器器件的击穿性能再次开始降低。因此，根据图表500，可以看到当接近于电阻器器件的中点连接高电压N阱时，电阻器器件趋向于达到最佳的击穿性能。
图19是示出了击穿电压的图表600。图表600的X轴表示源极到漏极的电压(Vds)，Vds也是本文中所讨论的在高电压电阻器器件之间的电压。图表600的Y轴表示源极到漏极的电流(Ids)，Ids也是本文中所讨论的高电压电阻器器件中的电流。如果电阻器器件是正确运行的，Vds和Ids应具有线性关系，为Vds＝Ids*R，其中R是电阻器器件的电阻。然而，如果电阻器器件出现击穿，那么Vds和Ids之间的关系不再呈线性。
图表600含有标绘曲线610，其表示对应于高电压半导体器件的实施例的Vds-Ids曲线的模拟结果。如所示出的，与绘图曲线610相关的电阻器器件经历了器件击穿，其中Ids开始向上“射出”——此时Vds是约1000伏特。该击穿电压相对于传统高电压电阻器器件提供的击穿电压具有显著的改进。
可以理解各种因素可以影响击穿电压。例如，改变N-漂移区的尺寸(或者横向尺寸)可以影响击穿电压。改变HVJT器件也可以影响击穿电压。根据设计和制造关注点可以选择最适宜的结构。
上面所讨论的实施例提供了优于常规高电压器件的优势，可以理解不同的实施例可以提供不同的优点，并且没有特定优点是所有实施例所必需的。一个优点是通过高电压N阱的适当偏置，能够显著改进电阻器器件的击穿性能。
另一个优势是通过结合HVJT器件，降低电场强度，这可以使击穿电压增加至1000伏特以上。而且，上面所讨论的N阱偏置实际上也能够使击穿电压加倍(如果将电阻器的中点电连接至N阱)。鉴于此，击穿电压可以增加到2000伏特。
又一个优势是高电压N阱的偏置和HVJT器件的形成不需要额外的制造工艺，并且适合于现有的工艺流程。因此，本文所讨论的实施例的实施不增加成本。
本发明的一个更广泛的形式涉及半导体器件，该半导体器件包括：衬底，该衬底包括第一掺杂区和第二掺杂区，第一区和第二区是相反掺杂的；第一隔离结构和第二隔离结构，每一个都被设置在衬底上方，第一和第二隔离结构彼此间隔开；电阻器，该电阻器被设置在第一隔离结构的至少一部分的上方；以及场板，该场板被设置在第一和第二掺杂区之一的至少一部分的上方。
本发明的另一个更广泛的形式涉及半导体器件，该半导体器件包括：衬底，该衬底包括在其中设置的掺杂阱，掺杂阱和衬底具有相反的掺杂极性；绝缘器件，该绝缘器件被设置在掺杂阱上方；伸长的电阻器，该伸长的电阻器被设置在绝缘器件上方，电阻器的非远端部分连接于掺杂阱；以及高电压结终端(HVJT)器件，该高电压结终端器件邻近电阻器设置。
本发明的另一个更广泛的形式涉及制造高电压半导体器件的方法。该方法包括：在衬底中形成第一掺杂区；在衬底中形成第二掺杂区，第二掺杂区与第一掺杂区是相反掺杂的，其中第一和第二掺杂区之间的界面形成P/N结；在第一掺杂区上方形成第一和第二隔离结构；在第一隔离结构上方形成电阻器器件；以及形成至少部分地位于第二隔离结构上方的场板，该场板被设置在P/N结上方。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解随后的具体描述。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍的实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (16)

1.一种半导体器件，包括：
衬底，所述衬底包含第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区是相反掺杂的，并且是邻近设置的；
第一隔离结构和第二隔离结构，每一个都被设置在所述衬底的上方，所述第一隔离结构和所述第二隔离结构彼此间隔开，并且每一个都被设置成至少部分地位于所述第一掺杂区的上方；
电阻器，被设置在所述第一隔离结构的至少一部分的上方；以及
场板，被设置在所述第一掺杂区和所述第二掺杂区之一的至少一部分的上方，其中，所述场板部分地设置在所述第二隔离结构上方，所述第二隔离结构的底面设置在所述第一掺杂区的上表面的下方，所述第一掺杂区包括相反掺杂的阱，所述相反掺杂的阱设置在所述第一掺杂区位于所述第二隔离结构的下面的一部分中。
2.根据权利要求1所述的半导体器件，其中，所述第一掺杂区包括N-漂移区，并且其中，所述第二掺杂区包括P阱。
3.根据权利要求2所述的半导体器件，其中，所述N-漂移区包含在其中设置的另一P阱。
4.根据权利要求1所述的半导体器件，其中：
所述电阻器和所述场板每一个都包含多晶硅材料和金属材料中之一；以及
所述第一隔离结构和所述第二隔离结构每一个都包括场效氧化物器件和沟槽隔离器件之一。
5.根据权利要求1所述的半导体器件，其中所述场板电接地。
6.根据权利要求1所述的半导体器件，其中：
所述第一掺杂区和所述第二掺杂区形成P/N结；以及
所述场板被设置在所述P/N结的上方。
7.根据权利要求6所述的半导体器件，其中，所述场板是第一场板，所述第一场板是晶体管的栅极的一部分；并且进一步包括第二场板，所述第二场板被设置在所述第二掺杂区的上方，所述第二场板是所述晶体管的源极的一部分。
8.根据权利要求1所述的半导体器件，其中：
所述电阻器具有伸长的形状，并具有长度L；
所述电阻器的片段被电连接至所述第一掺杂区；以及
所述片段与所述电阻器的远端相距一段距离，所述距离处于0.4*L至0.6*L的范围内。
9.一种半导体器件，包括：
衬底，包括在其中设置的掺杂阱，所述掺杂阱和所述衬底具有相反的掺杂极性；
绝缘器件，被设置在所述掺杂阱的上方；
伸长的电阻器，被设置在所述绝缘器件的上方，所述电阻器的非远端部分连接至所述掺杂阱；以及
高电压结终端HVJT器件，邻近所述电阻器设置，其中，所述HVJT器件包括：
一部分所述衬底；
第一掺杂区和第二掺杂区，被设置在所述一部分所述衬底的上方，所述第一掺杂区和所述第二掺杂区具有相反的掺杂极性；
另一绝缘器件，被设置在部分所述第一掺杂区的上方；
晶体管栅极元件被设置在P/N结的上方，所述P/N结由所述第一掺杂区和所述第二掺杂区形成；以及
晶体管源极元件，所述晶体管栅极元件和所述晶体管源极元件二者都电接地；
其中，所述第一掺杂区包含相反掺杂的阱，所述相反掺杂的阱设置所述第一掺杂区位于所述另一绝缘器件下面的一部分中。
10.根据权利要求9所述的半导体器件，其中，所述第一掺杂区包含相反掺杂的阱，所述相反掺杂的阱被直接设置在所述另一绝缘器件的下面。
11.根据权利要求9所述的半导体器件，其中，所述第一掺杂区包括相反掺杂的掩埋阱，所述相反掺杂的掩埋阱被设置在所述另一绝缘器件的下面并被所述第一掺杂区围绕。
12.根据权利要求9所述的半导体器件，其中所述电阻器的所述非远端部分位于所述电阻器的中点。
13.一种制造高电压半导体器件的方法，包括：
在衬底中形成第一掺杂区；
在所述衬底中形成第二掺杂区，所述第二掺杂区与所述第一掺杂区是相反掺杂的，其中，所述第一掺杂区和所述第二掺杂区之间的界面形成P/N结；
在所述第一掺杂区上方形成第一隔离结构和第二隔离结构，所述第二隔离结构的底面设置在所述第一掺杂区的上表面的下方；
在所述第一隔离结构上方形成电阻器器件；以及
形成至少部分地位于所述第二隔离结构上方的场板，所述场板被设置在所述P/N结的上方；
在所述第一掺杂区位于所述第二隔离结构下面的一部分中形成相反掺杂的阱。
14.根据权利要求13所述的制造高电压半导体器件的方法，其中：
形成所述电阻器器件是以使得所述电阻器器件具有伸长的形状并包括相反的第一远端和第二远端的方式实施；以及
形成所述场板是以使得所述场板包含多晶硅材料和金属材料之一的方式实施。
15.根据权利要求14所述的制造高电压半导体器件的方法，其中：
形成所述电阻器器件是以使得位于所述第一远端和所述第二远端之间的所述电阻器器件的片段电连接至所述第一掺杂区的方式实施；以及
形成所述场板是以使得所述场板电接地的方式实施。
16.根据权利要求13所述的制造高电压半导体器件的方法，其中，形成所述第一掺杂区是以使得所述第一掺杂区包括N-漂移区和N阱的方式实施，其中所述N-漂移区具有比所述N阱更低的掺杂浓度水平。
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