KR20130018458A - 고전압 접합 종단을 갖는 고전압 저항기 - Google Patents

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Abstract

고전압 반도체 디바이스가 제공된다. 고전압 반도체 디바이스는 거기에 배치되는 도핑된 웰을 포함하는 기판을 포함한다. 도핑된 웰 및 기판은 대향하는 도핑 극성들을 갖는다. 고전압 반도체 디바이스는 도핑된 웰 위에 배치되는 절연 디바이스를 포함한다. 고전압 반도체 디바이스는 절연 디바이스 위에 배치되는 길게 늘려진 저항기를 포함한다. 저항기의 비-말단부는 도핑된 웰에 결합된다. 고전압 반도체 디바이스는 저항기에 인접하게 배치되는 고-전압 접합 종단(HVJT) 디바이스를 포함한다.

Description

고전압 접합 종단을 갖는 고전압 저항기{HIGH VOLTAGE RESISTOR WITH HIGH VOLTAGE JUNCTION TERMINATION}
반도체 집적 회로(IC) 산업은 빠른 성장을 경험해 왔다. IC 재료들 및 설계에서 기술적인 진보들은 IC들의 세대들을 생성해왔고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. 그러나 이 진보들은 IC들의 처리 및 제조의 복잡성이 증가하여 왔고, 이러한 진보가 실현되기 위해서, IC 처리 및 제조에서 유사한 발전들이 필요하다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 영역당 상호연결된 디바이스들의 수)는 일반적으로 증가하지만, 외형 크기(즉, 제조 공정을 이용하여 생성될 수 있는 최소 컴포넌트)는 감소해왔다.
수동 회로 컴포넌트들의 다양한 형태들이 반도체 웨이퍼 상에서 제조될 수 있다. 예를 들어, 저항기는 웨이퍼 상에 수동 회로 컴포넌트로서 형성될 수 있다. 일부 응용들은 고전압들 예를 들어, 몇백 볼트만큼 높은 전압들을 견뎌내기 위해 이 저항기들을 필요로 한다. 그러나 종래의 고전압 저항기들은 충분히-높은 전압에 도달하기 이전에 디바이스 파손 이슈들로 고생할 수 있다. 예를 들어, 종래의 고전압 저항기들은 항복 전압(breakdown voltage)을 지탱하기 위해 P/N 접합의 이용에 의존할 수 있다. 접합 파손은 도핑 농도에 의해 제한되는데, 이는 종래의 고전압 저항기들에서 최적화될 수 없다.
그러므로 기존의 고전압 저항기 디바이스들이 일반적으로 그들의 의도된 목적들에 충분하지만, 모든 양상들에서 전체적으로 만족스럽지는 않다.
본 개시의 양상들은 첨부 도면들과 함께 이해될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징들이 제 크기대로 그려지지 않았다는 점에 주의한다. 사실상, 다양한 특징들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따라 고전압 반도체 디바이스를 제조하는 방법을 예시하는 흐름도
도 2 내지 13은 본 개시의 다양한 양상들에 따라 제조의 다양한 스테이지들에서 웨이퍼의 일부의 개략적인 단편적 단면 측면도.
도 14 내지 17은 각각 본 개시의 다양한 양상들에 따른 고전압 저항기의 다양한 실시예들의 단순화된 상면도.
도 18은 본 개시의 다양한 양상들에 따라 항복 전압 대 고전압 N-웰의 바이어싱 전압 간의 관계를 예시하는 도면.
도 19는 전압 파손을 그래픽적으로 예시하는 도면.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다고 이해된다. 컴포넌트들 및 배열들의 특정 예들이 본 개시를 단순하게 하기 위해 후술된다. 물론 이들은 단순히 예이며 제한하는 것으로 의도되진 않는다. 또한, 이어지는 설명에서 제 2 피처 위의 또는 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉되지 않을 수 있도록 부가적인 피처들이 제 1 피처와 제 2 피처 사이에 개재되어 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순성 및 명료성을 위해 상이한 크기들로 임의대로 그려질 수 있다.
도 1은 본 개시의 다양한 양상들에 따른 방법(10)의 흐름도를 예시한다. 방법(10)은 제 1 도핑된 영역이 기판에 형성되는 블록(12)을 포함한다. 방법(10)은 제 2 도핑된 영역이 기판에 형성되는 블록(14)을 포함한다. 제 2 도핑된 영역은 제 1 도핑된 영역으로 대향적으로 도핑된다. 제 1 도핑된 영역과 제 2 도핑된 영역들 간의 계면은 P/N 접합을 형성한다. 방법(10)은 제 1 및 제 2 분리 구조들이 제 1 도핑된 영역에 형성되는 블록(16)을 포함한다. 방법(10)은 저항기 디바이스가 제 1 분리 구조 위에 형성되는 블록(18)을 포함한다. 방법(10)은 필드 플레이트가 제 2 분리 구조 위에 부분적으로 형성되는 블록(20)을 포함한다. 필드 플레이트는 P/N 접합 위에 배치된다.
도 2 내지 13은 본 개시의 다양한 양상들에 따라 제조의 다양한 스테이지들에서 웨이퍼의 일부의 개략적인 단편적 단면 측면도이다. 도 2 내지 13은 본 개시의 독창적인 개념들의 보다 양호한 이해를 위해 단순화되었다는 것을 이해한다.
도 2를 참조하면, 기판(30)의 일부가 예시된다. 기판(30)은 붕소와 같은 P-형 도펀트로 도핑된다. 다른 실시예에서, 기판은 인 또는 비소와 같은 N-형 도펀트로 도핑될 수 있다. 기판(30)은 다이아몬드 또는 게르마늄과 같은 다른 적합한 원소 반도체 재료들; 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체를 또한 포함할 수 있다.
매립된 웰(buried well; 35)은 당 분야에 알려진 이온 주입 프로세스를 통해 기판(30)의 일부에 형성된다. 매립된 웰(35)은 기판의 도핑 극성과 대향하는 도핑 극성을 갖도록 형성된다. 예시된 실시예에서, 매립된 웰(35)은 기판(30)이 여기서 P-형 기판이므로 N-형 도핑된다. 기판(30)이 N-형 기판인 다른 실시예에서, 매립된 웰(35)은 P-형 도핑된다. 매립된 웰(35)은 약 1 x 1012 atoms/cm2 내지 약 2 x 1012 atoms/cm2의 범위에 있는 도즈(dose)를 갖는 주입 프로세스에 의해 형성된다. 매립된 웰(35)은 약 1 x 1015 atoms/cm3 내지 약 1 x 1016 atoms/cm3의 범위에 있는 도핑 농도를 가질 수 있다. 패터닝된 포토레지스트층은 주입 프로세스가 수행되기 이전에 기판의 상위 표면위에 형성된다는 것을 이해한다. 패터닝된 포토레지스트층은 주입 프로세스 동안 마스크로서 기능한다. 매립된 웰(35)의 형성 이후에 에피텍셜 성장 프로세스(40)는 기판(30) 위에 및 매립된 웰(35) 위에 에피-층(epi-layer; 45)를 형성하도록 수행된다.
이제 도 3을 참조하면, 고-전압 도핑된 웰(50)이 기판(30)에 형성된다. 고-전압 도핑된 웰(50)은 당 분야에 알려진 이온 주입 프로세스에 의해 형성된다. 예를 들어, 도핑된 웰(50)은 약 3 x 1012 원자들/cm2 내지 약 4 x 1012 원자들/cm2의 범위에 있는 도즈를 갖는 주입 프로세스에 의해 형성된다. 실시예에서, 고-전압 도핑된 웰은 1 x 1015 원자들/cm3 내지 약 1 x 1016 원자들/cm3의 범위에 있는 도핑 농도를 갖는다. 패터닝된 포토레지스트층(예시되지 않음)은 주입 프로세스 동안 마스크로서 기판(35) 위에 형성될 수 있다. 고-전압 도핑된 웰(50) 매립된 웰(35)(기판(30)의 도핑 극성과 대향됨)과 동일한 도핑 극성으로 도핑된다. 따라서, 고-전압 도핑된 웰은 예시된 실시예에서 고-전압 N-웰(HVNW: high voltage N-well)이다. 고-전압 도핑된 웰(50)은 매립된 웰(35)을 둘러싸도록 하는 방식으로 형성된다. 일부 실시예들에서, 매립된 웰(35)은 고-전압 도핑된 웰(50)의 일부가 된다고 간주될 수 있고, 또는 이들은 집합적으로 N-드리프트 영역 또는 HVNW/BNW로서 칭해질 수 있다고 이해한다. 간략성을 위해, 매립된 웰(35)은 이하의 도면들에서 구체적으로 도시되지 않는다.
이제 도 4를 참조하면, 도핑된 웰들(60)은 N-드리프트 영역(50)에 인접하여 기판의 일부에 형성된다. 실시예에서, 도핑된 웰들(60)은 에피-층(45)을 덮는다. 도핑된 웰들(60)은 당 분야에 알려진 이온 주입 프로세스에 의해 형성될 수 있다. 도핑된 웰들(60)은 기판의 도핑 극성(N-드리프트 영역(50)과 대향됨)과 동일한 도핑 극성으로 도핑된다. 따라서, 도시된 실시예에서, 도핑된 웰들(60)은 P-웰들이 되도록 형성된다. 실시예에서, 도핑된 웰들(60)은 이온 주입 프로세스를 이용하여 형성되고, 약 5 x 1015 atoms/cm3 내지 약 5 x 1016 atoms/cm3의 범위에 있는 농도 레벨을 갖는다.
여전히 도 4를 참조하여, 도핑된 웰(70)이 N-드리프트 영역(50)에 형성된다. 도핑된 웰(70)은 당 분야에 알려진 다른 이온 주입 프로세스를 이용하여 형성된다. 도핑된 웰은 N-드리프트 영역(50)과 동일한 도핑 극성을 갖고 N-드리프트 영역(50)보다 높은 도핑 농도 레벨을 갖는다. 따라서, 도시된 실시예에서, 도핑된 웰(70)은 더욱 중하게-도핑된(heavily-doped) N-웰이다. 실시예에서, 도핑된 웰(70)은 약 1 x 1016 원자들/cm3 내지 약 1 x 1017 원자들/cm3의 범위에 있는 도핑 농도 레벨을 갖는다.
이제 도 5를 참조하면, 분리 구조들(80-81)이 N-드리프트 영역(50) 위에 형성되고, 분리 구조(82)가 도핑된 웰(70) 위에 형성된다. 분리 구조들(80 내지 82)은 유전체 재료를 포함할 수 있다. 분리 구조(82)는 두께(90)를 갖는다. 일 실시예에서 두께(90)는 약 0.2미크론(um) 내지 약 1 um의 범위에 있다. 도 5에 도시된 실시예에서, 분리 구조들(80 내지 82)은 실리콘의 로컬 산화(LOCOS) 디바이스들(필드 산화물이라고도 칭함)이다. LOCOS 디바이스들은 질화물 마스크를 이용하여 형성될 수 있고 마스크 개구를 통해 산화물 재료를 열적-성장시킬 수 있다. 대안적으로, 분리 구조들(80 내지 82)은 쉘로우 트랜치 분리(Shallow trench isolation; STI) 또는 딥 트랜치 분리(deep trench isolation; DTI) 디바이스들을 포함할 수 있다. 이하, 필드 효과 트랜지스터(FET: Field Effect Transistor) 디바이스의 소스/드레인 영역들을 포함할 수 있는 트랜지스터들의 활성 영역들이 정의된다.
이제 도 6을 참조하면, 저항기 디바이스(100)가 분리 구조(82) 위에 형성된다. 저항기 디바이스(100)는 길게 늘려지고 와인딩(winding) 형상을 갖는다. 일 실시예에서, 저항기 디바이스(100)는 지그-재그 형상(zig-zag)(또는 S 형상)를 갖는다. 다른 실시예에서, 저항기 디바이스(100)는 나선 형상을 갖는다. 또 다른 실시예에서, 저항기 디바이스(100)는 사각형 형상을 갖는다. 이 형상들은 저항기 디바이스(100)의 다양한 실시예들의 상면도를 예시하는 이하의 도 14 내지 17을 참조하여 보다 명확하게 보여질 것이다. 도 6에서 도시된 단면도에서, 저항기 디바이스(100)는 복수의 저항기 블록들(100A 내지 100G)로서 나타난다. 그러나 이 저항기 블록들(100A 내지 100G)은 실제로 각각의 긴 저항기 디바이스의 부분들임을 이해한다.
실시예에서, 저항기 디바이스(100)는 폴리실리콘 재료를 포함하므로 폴리실리콘 저항기로서 칭해질 수 있다. 폴리실리콘 저항기(100)는 고전압들, 예를 들어, 약 100 볼트보다 큰 전압들을 처리하도록 설계되며, 몇백 볼트 만큼 높을 수 있다. 따라서, 폴리실리콘 저항기(100)는 고전압 디바이스로서 또한 칭해질 수 있다. 이 경우, 폴리실리콘 디바이스(100)는 다른 고전압 폴리실리콘 게이트들이 형성될 때와 동시에 형성될 수 있다. 즉, 폴리실리콘 저항기(100)는 다른 고전압 폴리실리콘 게이트를 형성하는 동일한 프로세스들을 이용하여 형성될 수 있다.
이하, 중하게 도핑된 영역들(110 내지 111)이 도핑된 웰(70)의 상위 표면에, 그리고 분리 구조(82)에 인접하여 형성된다. 도시된 실시예에서, 중하게 도핑된 영역들(110 내지 111)은 분리 구조들(80 내지 82 및 81 내지 82) 사이에 각각 형성될 수 있다. 중하게 도핑된 영역들(110 내지 111)은 하나 이상의 이온 주입 프로세스들에 의해 형성될 수 있다. 중하게 도핑된 영역들(110 내지 111)은 도핑된 웰(70)과 동일한 도핑 극성(이 경우 N-형)과, 더 높은 도핑 농도를 갖는다. 중하게 도핑된 영역들(110 내지 111)은 약 1 x 1019 원자들/cm3 내지 약 1 x 1020 원자들/cm3의 범위에 있는 도핑 농도 레벨을 갖는다.
중하게 도핑된 영역들(112 내지 113)은 도핑된 웰(60)의 상위 표면에 또한 형성된다. 일 실시예에서, 중하게 도핑된 영역들(112 내지 113)은 도핑된 웰들(60)과 동일한 도핑 극성(여기서 P-형)을 갖는다. 다른 실시예에서, 중하게 도핑된 영역들(112 내지 113)은 중하게 도핑된 P-형 부분과 중하게 도핑된 N-형 부분을 포함할 수 있다.
복수의 필드 플레이트들(120 내지 123)이 또한 형성된다. 실시예에서, 필드 플레이트(120)는 도핑된 웰(60)과 N-드리프트 영역(50) 간의 계면 위에 형성된다. 즉, 필드 플레이트(120)는 도핑된 웰(60) 위에 부분적으로 및 분리 구조(80) 위에 부분적으로 형성된다. 유사한 방식으로 필드 플레이트(121)는 도핑된 웰(60)과 N-드리프트 영역(50) 사이의 계면 위에 형성되고, 분리 구조(81) 위에 부분적으로 형성된다. 필드 플레이트들(122 내지 123)은 중하게 도핑된 영역들(112 내지 113) 위에 각각 형성된다. 필드 플레이트들은 중하게 도핑된 영역들(110 내지 111) 위에 형성될 수 있지만, 이들은 단순성을 위해 여기서 도시되지 않는다는 것을 또한 이해한다.
일 실시예에서, 필드 플레이트들(120 내지 123)은 폴리실리콘 재료를 포함한다. 다른 실시예에서, 필드 플레이트들(120 내지 123)은 금속 재료를 포함한다. 하나 이상의 필드 플레이트들(120 내지 123)은 저항기 디바이스(100)를 형성하는 동일한 프로세스를 이용하여 형성될 수 있다(저항기 디바이스(100)와 동시에 형성됨). 필드 플레이트들(120 내지 121)은 트랜지스터 디바이스의 게이트 단자들로서 기능하고, 필드 플레이트들(122 내지 123)은 트랜지스터 디바이스의 소스 단자들로서 기능할 수 있다. 필드 플레이트들(120 내지 123)은 전기적 접지에 결합된다. 따라서, 대응하는 트랜지스터들은 각각 그들의 소스 및 게이트 단자들이 접지되고 이에 따라 리버스 모드(즉, 트랜지스터들이 턴 오프됨)에서 동작할 것이다. 필드 플레이트들(120 내지 123)은 기판(30)에서(및 그 내부의 다양한 도핑된 영역들/웰들에서) 자계를 해제하거나 경감한다.
필드 플레이트들(120 내지 123), 도핑된 웰들(50 및 60), 및 분리 구조들(80 내지 81)은 집합적으로 고-전압 접점 단자(HVJT) 디바이스들(130 내지 131)을 형성한다. HVJT 디바이스들(130 내지 131)은 필드 플레이트들(120 내지 123)과, 도핑된 웰들(50 및 60)에 의해 형성된 P/N 접합들을 통해 저항기 디바이스(100)의 파괴 전압을 개선하는데 도움을 준다. 필드 플레이트들(120 내지 123) 및 P/N 접합들은 저항기 디바이스(100) 근처의 전계의 세기를 감소시킨다. 그 결과, 저항기 디바이스(100)는 디바이스 파괴를 경험하기 이전에 더 큰 전압(종래의 저항기 디바이스에 비해)을 허용할 수 있다.
이제 도 7을 참조하면, 상호연결 구조(150)는 분리 구조들(80 내지 82), 중하게 도핑된 영역들(110 내지 113), 및 저항기 디바이스(100) 위에 형성된다. 상호연결 구조(150)는 회로들, 입력/출력들, 및 다양한 도핑된 피처들(예를 들어, N-드리프트 영역(50)) 사이의 상호연결(예를 들어, 배선)을 제공하는 도전층들 및 복수의 패터닝된 유전체층들을 포함할 수 있다. 보다 상세하게, 상호연결 구조(150)는 금속층들로서 또한 칭해지는 복수의 상호연결층들을 포함할 수 있다. 상호연결층들 각각은 금속 라인들로서 또한 칭해지는 복수의 상호연결 피처들을 포함한다. 금속 라인들은 알루미늄 상호연결 라인들 또는 구리 상호연결 라인들일 수 있고, 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 규화물, 또는 이들의 조합과 같은 도전성 재료들을 포함할 수 있다. 금속 라인들은 물리적 증기 증착(PVD: physical vapor deposition), 화학적 증기 증착(CVD: chemical vapor deposition), 스퍼터링, 플레이팅(plating), 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다.
상호연결 구조(150)는 상호연결층들 사이의 분리를 제공하는 층간 유전체(ILD)를 포함한다. ILD는 저-k 재료 또는 산화물 재료와 같은 유전체 재료를 포함할 수 있다. 상호연결 구조(150)는 상이한 상호연결층들 사이의 전기적 연결을 제공하는 복수의 접촉들/접촉들 및/또는 도핑된 웰(70) 또는 저항기 디바이스(100)와 같이 기판상의 피처들을 또한 포함한다.
상호연결 구조의 부분으로서 접촉(160)은 중하게 도핑된 영역(100) 상에 형성된다. 그럼으로써, 접촉(160)은 중하게 도핑된 영역(110)에 전기적으로 결합되고 이에 따라 도핑된 웰(70)에 전기적으로 결합된다. 전기적 바이어스가 접촉(160)을 통해 도핑된 웰(70)에 인가될 수 있다. 반면, 다른 접촉(161)은 저항기 디바이스의 세그먼트(100D) 상에 형성된다. 세그먼트(100D)는 저항기 디바이스(100)(예를 들어, 100A 및 100G)의 2개의 대향하는 말단들 사이에 위치하고, 저항기 디바이스(100)의 중간 지점 또는 그 주변에 위치한다.
저항기 디바이스의 중간 지점은 2개의 대향하는 말단들로부터 등거리인 저항기 디바이스상의 지점이다. 예로서, 저항기 디바이스(100)는 저항기 디바이스의 모든 와인딩 또는 턴들(turns)을 따라 측정된 총 길이 L을 갖는 경우, 저항기 디바이스(100)의 중간 지점은 2개의 말단들 각각으로부터 0.5 * L인 지점이다. 디바이스의 저항은 디바이스의 길이, 폭, 및 재료의 함수이다. 따라서, 저항기 디바이스(100)가 전체에 걸쳐서 상대적으로 균일한 폭, 높이, 및 재료 합성을 갖는 실시예에서, 중간 지점의 한 측 상의 저항기 디바이스의 부분의 저항은 0.5*(저항기 디바이스의 전체 저항)이다. 키르히호프의 법칙에 따라, 전압은 전류 * 저항이다. 따라서, 전류가 고정된 채로 유지되기 때문에, 전압은 저항에 따라 선형으로 변한다. 이는 저항기 디바이스의 중간 지점에서의 전압이 약 0.5 * (VHigh - VLow)이고, 여기서 VHigh는 말단들 중 하나의 고전압으로서 정의되고, VLow는 말단들 중 하나의 저전압(통상적으로 전기적으로 접지됨)으로서 정의된다.
본 실시예에서, 세그먼트(100D)(접촉(161)에 결합됨)는 저항기 디바이스(100)의 중간기점의 0.1*L 내에 있고, 여기서 L 은 저항기 디바이스의 전체 길이이다. 다르게 말하면, 세그먼트는 중간 지점으로부터 0.1 * L 위치에 또는 더 멀리 떨어지지 않을 수 있다. 이 관계를 나타내는 다른 방식은 세그먼트(100D)와 말단(100A) 또는 말단(100G) 중 어느 하나 간의 거리가 약 0.4 * L 내지 약 0.6 * L의 범위에 있다고 하는 것이다.
상호연결 구조(150)는 접촉(160) 및 접촉(161)에 전기적으로 결합되는 금속 라인(또는 상호연결 라인)(170)을 포함한다. 이러한 방식으로, 도핑된 웰(70)은 저항기 디바이스의 세그멘트(100D)와 동일한 전압으로 전기적으로 바이어싱된다. 즉, 세그멘트(100D)에서의 전압 - 저항기 디바이스(100)의 말단들 중 하나에 인가되는 전압의 백분율일 것임 - 은 도핑된 웰(70)에서의 전압일 것이다. 이러한 형태의 바이어싱 스킴은 이점을 제공하는데, 이는 보다 상세히 후술될 것이다.
이제 도 8을 참조하면, 저항기 디바이스의 말단(100A)이 단자(200)에 결합되고, 저항기 디바이스의 말단(100G)이 단자(201)에 결합된다. 단자들(200 및 201)은 Al 또는 Cu, 또는 이들의 조합과 같은 도전성 재료들을 포함한다. 단자들(200 및 201)은 하나 이상의 각각의 접촉들/접촉들 및/또는 금속 라인들을 통해 말단들(100A 및 100G)에 전기적으로 결합될 수 있으며, 이는 단순성을 위해 여기서 반드시 상세히 예시되진 않는다. 단자들(200 내지 201)은 또한 저항기 디바이스(100) 위에 직접 형성될 수 있거나 직접 형성되진 않을 수 있다.
단자들(200 및 201)은 저항기 디바이스(100)에 대한 전기적 입력/출력 지점들(또는 액세스 포인트들)로서 기능한다. 예를 들어, 고전압(대략 몇백 볼트)이 단자(200)에 인가될 수 있고, 반면에 단자(201)는 접지될 수 있다. 그 역으로, 고전압이 단자(201)에 인가될 수 있고, 반면에 단자(200)가 접지될 수 있다.
상술한 바와 같이, 세그먼트(100D)는 단자(200) 또는 단자(201) 둘 중 하나에 인가되는 고전압의 단편만을 경험한다. 예로서, 약 500 볼트의 전압이 단자(201)에 인가되고 단자(200)는 접지되며, 세그먼트(100D)는 실질적으로 저항기 디바이스(100)의 중간 지점에 위치되는 실시예에서, 세그먼트(100D)에서의 전압은 약 250 볼트일 것이다. 세그먼트(100D)의 위치가 중간 지점에서 멀어져서 말단들(100A 또는 100G) 둘 중 하나를 향함에 따라, 세그먼트(100D)에서 측정된 전압은 250볼트로부터 표류(drift)할 수 있다.
VHigh가 단자들(200 내지 201) 중 하나에 인가되고, 단자들 중 다른 하나가 접지되며, 세그먼트(100D)의 위치가 저항기 디바이스의 중간 지점으로부터 0.1 * L 내에 있는 실시예에서, 세그먼트(100D)에서의 전압은 약 0.4*VHigh 내지 약 0.6*VHigh의 범위 내에, 예를 들어, 약 0.5*VHigh일 것이다. 중하게 도핑된 영역(110)(및 그러므로 도핑된 웰(70))은 세그먼트(100D)에 결속되기 때문에, 이는 도핑된 웰(70)이 세그먼트(100D)에서의 전압으로 전기적으로 바이어싱되다는 것을 의미한다. 즉, 도핑된 웰(70)은 2개의 단자들(200 내지 201) 간의 전압 차의 중간에 근접하게 전기적으로 바이어싱되며, 이는 종래의 고전압 디바이스들에서는 행해지지 않는다. 따라서, 종래의 고전압 디바이스들에 대해서, 고전압 전위는 도핑된 웰(70)과 저항기 디바이스의 말단들 중 하나 사이에 존재한다. 디바이스는 이러한 고전압 전위에 의해 야기되는 파손 이슈들을 겪을 수 있다. 이 디바이스 파손은 통상적으로 분리 구조(82)의 두께(90)에 의해 제한된다. 통상적으로, 종래의 고전압 디바이스들은 VHigh가 약 470 볼트들을 초과할 때 디바이스 파손 이슈들을 경험할 수 있다.
비교해 보면, 여기서의 실시예들은 2개의 단자들(200 내지 201) 간의 전압 차의 중간에 근접한 전압을 갖도록 도핑된 웰(70)을 전기적으로 바이어싱한다. 그럼으로써, 디바이스는 도핑된 웰(70)에서의 전압이 VHigh 또는 VLow 둘 중 하나와 크게 다르지 않기 때문에 파손이 발생하기 이전의 더 높은 전압차를 허용할 수 있다. 예로서, 여기서의 디바이스는 도핑된 웰(70)이 약 730 볼트의 절반(약 365 볼트)으로 바이어싱되기 때문에 실시예에서 약 730볼트의 전압차를 허용할 수 있다. 달리 말하면, 디바이스는 약 730 볼트의 고전압이 단자들 중 하나(다른 단자는 접지됨)에 인가되는 것을 가능하게 하도록 약 365볼트만을 허용하도록 요구한다. 반면에, 분리 구조의 두께(90)는 여기서의 실시예들이 고전압의 내구성을 개선하기 위해 분리 구조(82)의 두께의 증가에 의존하도록 요구되지 않기 때문에 대략 종래의 디바이스와 동일하게 남아 있을 수 있다. 또한, 바이어싱된 도핑된 웰(70)은 기판(30)에서 고갈 영역을 또한 확장할 수 있는데, 이는 디바이스의 전기적 성능을 추가로 개선할 수 있다.
HVJT 디바이스들(130 내지 131)은 저항기 디바이스의 항복 전압을 증가하는데 또한 도움을 준다. HVJT 디바이스(130 내지 131)가 없는 종래의 고-전압 구조에서, 고 전계가 P-웰 및 고-전압 N-웰에 형성된 P/N 접합 주변에 집중된다. 이 집중된 전계는 샤프 샤프(sharp sharp)(예를 들어, 삼각형 형상)를 가질 수 있고, 약 100 볼트 미만의 전압에서 디바이스 파손을 야기할 수 있다. 이에 비교하면, HVJT 디바이스(130 내지 131)를 형성함으로써, 본 개시의 고-전압 디바이스는 더 많은 사다리꼴 형상으로 전계의 형상을 변경할 수 있다. 항복 전압은 전계의 영역 위에 적분된다. 적어도 부분적으로 보다 넓은 영역으로 인해, 여기서의 사다리꼴-형상의 전계는 종래의 삼각형-형상의 전계들보다 많은 적분을 산출할 것이다. 그럼으로써 항복 전압이 증가한다. 또한, HVJT 디바이스들(130 내지 131)의 필드 플레이트들(120 내지 123)은 전계의 세기를 감소시키는데 또한 도움을 주며, 그럼으로써 파손 이슈들을 추가로 개선한다.
도 2 내지 8은 고-전압 반도에 디바이스의 일 실시예를 예시하며, 단일의 감소한 표면 필드(RESURF: reduced surface field) 측면으로-확산된 금속 산화물 반도체(LDMOS) 구성에 따라 HVJT를 구현하는 고-전압 반도체 디바이스의 일 실시예를 예시한다. 도 9 내지 13은 다른 HVJT 구성들을 갖는 고-전압 반도체 디바이스의 대안 실시예들을 각각 예시한다. 일관성 및 명확성을 위해, 도 2 내지 8에서 나타나는 유사한 컴포넌트들은 도 9 내지 13 전체에 걸쳐서 동일하게 라벨링된다.
도 9는 이중 RESURF LDMS HVJT를 갖는 고-전압 반도체 디바이스의 실시예의 개략적인 단편적 단면 측면도이다. 여기서 HVJT 디바이스들(130A 내지 131A)은 도핑된 웰들(220 내지 221) 각각을 포함한다. 도핑된 웰들(220 내지 221) 각각은 N-드리프트 영역(50)의 도핑 극성과 대향하는 도핑 극성을 갖는다. 따라서, 예시된 실시예에서, 도핑된 웰들(220 내지 221)은 P-형 웰들이다. 도핑된 웰들(220 내지 221)은 분리 구조들(80 내지 81) 바로 아래에 각각, 및 도핑된 웰(50)의 상부 표면에 형성된다. 그러므로 도핑된 웰들(220 내지 221)은 P-탑 웰들로서 또한 칭해질 수 있다. 도핑된 웰들(220 내지 221)의 하부 표면들은 도핑된 웰(50)과의 P/N 접합들을 형성한다. P/N 접합들은 고-전압 반도체 디바이스에서 전계의 세기를 감소시키는데 또한 도움을 줄 수 있다.
도 10은 트리플 RESURF LDMOS HVJT 구성을 갖는 고-전압 반도체 디바이스의 실시예의 개략적인 단편적 단면 측면도를 예시한다. 여기서, HVJT 디바이스들(130B-131B)은 도핑된 웰들(230-231)을 각각 포함한다. 도핑된 웰들(230-231)은 N-드리프트 영역(50)의 도핑 극성으로부터 대향되는 도핑 극성을 각각 갖는다. 따라서, 예시된 실시예에서, 도핑된 웰들(230-231)은 P-형 웰들이다. 도핑된 웰들(230-231)은 분리 구조들(80 내지 81) 아래에 각각 형성되고, 도핑된 웰들(50)에 의해 둘러싸인다. 그러므로 도핑된 웰들(230 내지 231)은 매립된 P-웰들로서 또한 칭해질 수 있다. 도핑된 웰들(230 내지 231)의 상부 및 하부 표면들은 도핑된 웰(50)과의 P/N 접합들을 형성한다. 이 P/N 접합들은 또한 고-전압 반도체 디바이스에서 전계의 세기를 감소시키는데 도움을 줄 수 있다.
도 11은 본 개시의 RESURF 다이오드 HVJT 구성을 갖는 고-전압 반도체 디바이스의 실시예의 개략적인 단편적 단면 측면도를 예시한다. 도 11에서, RESURF 다이오드 HVJT 디바이스들(130C 내지 131C)은 다이오드 구조들이며, 이에 따라 게이트 구조들을 갖지 않는다. 양극 및 음극 단자들은 중하게 도핑된 영역들(112/113 및 110/111) 상에 각각 형성될 수 있다. 도 12는 상이한 RESURF 다이오드 HVJT 구성을 갖는 고-전압 반도체 디바이스의 실시예를 개략적인 단편적 단면 측면도를 예시한다. 도 12에서 도시된 바와 같이 RESURF 다이오드 HVJT 디바이스들(130D 내지 131D)은 도핑된 웰들(220 내지 211)(P-탑 웰)을 또한 각각 포함한다. 도 13은 다른 RESURF 다이오드 HVJT 구성을 갖는 고-전압 반도체 디바이스의 또 다른 실시예의 개략적인 단편적 단면 측면도를 예시한다. 도 13에 도시된 바와 같이, RESURF 다이오드 HVJT 디바이스들(130E 내지 131E)은 도핑된 웰들(230 내지 231)(매립된 P-웰들)을 또한 각각 포함한다. 고-전압 반도체 디바이스의 이 다양한 실시예들은 도 2 내지 8을 참조하여 상술된 실시예와 유사한 파손 개선들을 제공한다.
부가적인 실시예들이 존재하지만, 이들이 여기서 상세히 서명되지 않는다는 것을 이해한다. 예를 들어, HVJT 디바이스들의 필드 플레이트들은 다양한 형상들, 크기들 및 위치들을 가질 수 있다. 다양한 도핑된 웰들 및 영역들은 상이한 치수들 및 도핑 농도 레벨들을 또한 가질 수 있다. 또한, 부가적인 제조 프로세스들이 도 2 내지 13에 도시된 반도체 디바이스의 제조를 완료하기 위해 수행될 수 있다는 것을 또한 이해한다. 예를 들어, 반도체 디바이스는 패시베이션(passivation), 웨이퍼 수락 테스팅 및 웨이퍼 다이싱 프로세스들을 경험할 수 있다. 간략성을 위해 이 부가적인 프로세스들은 여기서 도시되거나 설명되지 않는다.
이제 도 14를 참조하여, 저항기 디바이스(250A)의 실시예의 단순화된 상면도가 예시된다. 저항기 디바이스(250A)는 상술한 본 개시의 다양한 양상들에 따라 형성된다. 이 실시예에서, 저항기 디바이스(250A)는 길게 늘려진 지그-재그 형상 또는 S-형상을 갖는다. 저항기 디바이스(250A)는 2개의 대향하는 말단들(260 및 270)을 갖는다. 말단들(260 및 270)은 단자들(280 및 290)과 각각 전기적으로 결합된다. 고전압은 단자(280)에 인가될 수 있고 반면에 단자(290)는 접지될 수 있거나, 그 반대일 수 있다. 따라서, 고전압 전위는 단자들(280 및 290)을 통해 저항기 디바이스(250A) 양단에 존재한다. 저항기 디바이스(250A)는 2개의 말단들(260 및 270)로부터 등거리인(2개의 지점들 사이의 절대 거리 보단 저항기(250A)를 따른 거리 면에서) 중간 지점(300)을 갖는다. 본 개시의 다양한 양상들에 따라, 저항기 디바이스(250A) 아래의 고전압 N-웰은 중간 지점(300)에 전기적으로 결합될 수 있거나 근접할 수 있다(예를 들어, 저항기 디바이스(250A)의 총 길이의 10% 이내). 상술한 바와 같이, 이러한 구성은 저항기 디바이스(250A)가 더 양호한 파손 성능 - 파손이 발생하기 이전에 더 높은 전압을 허용할 수 있음 - 을 갖는 것을 허용한다.
도 15는 저항기 디바이스(250B)의 실시예의 다른 단순화된 상면도를 예시한다. 저항기 디바이스(250B)는 위에서 설명한 본 개시의 다양한 양상들에 따라 형성된다. 이 실시예에서, 저항기 디바이스(250B)는 직사각형 형상을 갖는다. 저항기 디바이스(250B)는 2개의 대양하는 말단들(330 및 340)을 갖는다. 말단들(330 및 340)은 단자들(350 및 360)에 각각 전기적으로 결합된다. 고전압은 단자(350)에 인가될 수 있고 반면에 단자(360)는 접지될 수 있거나, 그 반대일 수 있다. 따라서, 고전압 전위는 단자들(350 및 360)을 통해 저항기 디바이스(250B) 양단에 존재한다. 저항기 디바이스(250B)는 2개의 말단들(330 및 340)로부터 등거리인(2개의 지점들 사이의 절대 거리 보단 저항기(250B)를 따른 거리 면에서) 중간 지점(370)을 갖는다. 본 개시의 다양한 양상들에 따라, 저항기 디바이스(250B) 아래의 고전압 N-웰은 중간 지점(370)에 전기적으로 결합될 수 있거나 근접할 수 있다(예를 들어, 저항기 디바이스(250B)의 총 길이의 10% 이내). 도 6을 참조하여 상술된 것과 유사한 이유로, 이러한 구성은 저항기 디바이스(250B)가 더 양호한 파손 성능을 갖는 것을 허용한다.
도 16은 저항기 디바이스(250C)의 실시예의 다른 단순화된 상면도를 예시한다. 저항기 디바이스(250C)는 상술한 본 개시의 다양한 양상들에 따라 형성된다. 이 실시예에서, 저항기 디바이스(250C)는 긴 나선 형상을 갖는다. 저항기 디바이스(250C)는 2개의 대양하는 말단들(410 및 420)을 갖는다. 말단들(410 및 420)은 단자들(430 및 440)에 각각 전기적으로 결합된다. 고전압은 단자(430)에 인가될 수 있고 반면에 단자(440)는 접지될 수 있거나, 그 반대일 수 있다. 따라서, 고전압 전위는 단자들(430 및 440)을 통해 저항기 디바이스(250C) 양단에 존재한다. 저항기 디바이스(250C)는 2개의 말단들(410 및 420)로부터 등거리인(2개의 지점들 사이의 절대 거리 보단 저항기(250C)를 따른 거리 면에서) 중간 지점(450)을 갖는다. 본 개시의 다양한 양상들에 따라, 저항기 디바이스(250C) 아래의 고전압 N-웰은 중간 지점(450)에 전기적으로 결합될 수 있거나 근접할 수 있다(예를 들어, 저항기 디바이스(250C)의 총 길이의 10% 이내). 도 6을 참조하여 상술된 것과 유사한 이유로, 이러한 구성은 저항기 디바이스(250C)가 더 양호한 파손 성능을 갖는 것을 허용한다.
도 17은 저항기 디바이스(250D)의 실시예의 다른 단순화된 상면도를 예시한다. 저항기 디바이스(250D)는 상술한 본 개시의 다양한 양상들에 따라 형성된다. 이 실시예에서, 저항기 디바이스(250D)는 길게 늘려진 지그-재그 형상 또는 S-형상을 갖는다. 저항기 디바이스(250D)는 2개의 대양하는 말단들(460 및 465)을 갖는다. 말단들(460 및 465)은 단자들(470 및 475)에 각각 전기적으로 결합된다. 고전압은 단자(470)에 인가될 수 있고 반면에 단자(475)는 접지될 수 있거나, 그 반대일 수 있다. 따라서, 고전압 전위는 단자들(470 및 475)을 통해 저항기 디바이스(250D) 양단에 존재한다. 저항기 디바이스(250D)는 2개의 말단들(460 및 465)로부터 등거리인(2개의 지점들 사이의 절대 거리 보단 저항기(250D)를 따른 거리 면에서) 중간 지점(480)을 갖는다. 본 개시의 다양한 양상들에 따라, 저항기 디바이스(250D) 아래의 고전압 N-웰은 중간 지점(480)에 전기적으로 결합될 수 있거나 근접할 수 있다(예를 들어, 저항기 디바이스(250D)의 총 길이의 10% 이내). 상술한 바와 같이, 이러한 구성은 저항기 디바이스(250D)가 더 양호한 파손 성능을 갖는 것을 허용하고 - 파손이 발생하기 이전에 고전압을 허용할 수 있다.
저항기 디바이스(250D)는 고-전압 접합 링(485)을 갖는다. 고전압 접합 링(485)은 상면도에서 길게 늘려진 저항기 디바이스를 둘러싼다. 실시예에서, 고전압 접합 링(485)은 상술한 바와 같은 HVJT 디바이스를 포함한다. 고전압 접합 링(485)은 약 5 um 내지 약 100 um의 범위의 링 폭(170)을 갖는다.
도 18은 고전압 N-웰의 바이어싱된 전압과 항복 전압 사이의 관계를 예시하는 차트(500)이다. 차트(500)의 X-축은 저항기 디바이스 아래의 고전압 N-웰에서서 바이어스 전압의 양을 나타낸다. 이 바이어스 전압은 저항기 디바이스에서 고전압 N-웰이 결속되는지에 의존하여 변한다. 차트(500)의 Y-축은 항복 전압(BV)을 나타낸다. 예를 들어, 지점(510)에서, 고전압 N-웰은 고전압 말단으로부터 0.1*L 떨어진 저항기 디바이스 상의 지점에 결속되며, 여기서 L은 저항기 디바이스의 총 길이이다. 따라서, 지점 510에서의 N-웰의 바이어스 전압은 0.9 * VH이며, 여기서 VH는 저항기 디바이스 양단에 인가된 전압차이다. 지점(510)이 비교적 말단에 근접하고, 저항기 디바이스의 중간 지점에 근접하기 않기 때문에, 지점(510)에서의 항복 전압은 최적이 아니다- 이 경우 약 400볼트에 약간 부족하다.
유사하게, 지점(520)에서, 고전압 N-웰은 고 전압 말단으로부터 0.3 * L 떨어진 저항기 디바이스의 지점에 결속되고, 지점 520에서의 N-웰의 바이어스 전압은 0.7 * VH이다. 지점(520)이 지점(510)보다 저항기 디바이스의 중간 지점에 보다 근접하기 때문에, 지점(520)에서의 항복 전압은 여전히 아직 최적은 아닐지라도 양호하다-이 경우 약 520볼트보다 약간 크다.
지점(530)에서, 고전압 N-웰은 대략 저항기 디바이스의 중간 지점에 결속되고, 지점(530)에서의 N-웰의 바이어스 전압은 0.5 * VH이다. 지점(530)에서의 항복 전압이 이제 실질적으로 최적이며 약 730볼트에 도달한다.
지점들(540 및 550)에서, 고전압 N-웰은 고전압 말단으로부터 각각 0.7 * L 및 0.9*L 떨어진(또는 저 전압 말단으로부터 0.3 * L 및 0.1 * L 떨어짐) 저항기 디바이스 상의 지점들에 결속된다. 따라서, 지점들(540 및 550)에서의 바이어스 전압은 각각 0.3 * VH 및 0.1 * VH이고, 지점들(540 및 550)에서의 저항기 디바이스의 파손 성능은 재차 나빠지기 시작한다. 따라서, 차트(500)로부터, 저항기 디바이스는 고전압 N-웰이 저항기 디바이스의 중간 지점에 근접하여 결속될 때 최적의 파손 성능에 도달하는 경향이 있다는 것을 알 수 있다.
도 19는 항복 전압을 예시하는 차트(600)이다. 차트(600)의 X-축은 소스-드레인 전압(Vds)을 나타내며, 이는 또한 여기서 기술된 고-전압 저항기 디바이스 양단의 전압이다. 차트(600)의 Y-축은 소스-드레인 전류(Ids)이며, 이는 또한 여기서 기술된 고-전압 저항기 디바이스의 전류이다. 저항기 디바이스가 적절히 기능하는 경우, Vds 및 Ids는 Vds = Ids * R과 같은 선형 관계를 가질 것이며, 여기서 R는 저항기 디바이스의 저항이다. 그러나 저항기 디바이스가 파손을 경험하면, Vds와 Ids간의 관계는 더 이상 선형이 아니다.
차트(600)는 고-전압 반도체 디바이스의 실시예에 대응하는 Vds-Ids 곡선의 시뮬레이션 결과를 나타내는 플롯 곡선(610)을 포함한다. 예시된 바와 같이, 플롯 곡선(610)과 연관된 저항기 디바이스는 디바이스 파손을 경험하며 - 여기서 Ids는 Vds가 약 1000볼트일 때 "급증(shoot upward)"하기 시작한다. 항복 전압은 종래의 고-전압 저항기 디바이스들에 의해 제안된 항복 전압에 비해 상당히 개선된다.
다양한 인자들이 항복 전압에 영향을 미칠 수 있다는 것을 이해한다. 예를 들어, N-드리프트 영역의 크기의 변화는 항복 전압에 영향을 미칠 수 있다. HVJT 디바이스의 변화는 항복 전압에 또한 영향을 미칠 수 있다. 최적의 구성은 설계 및 제조 관심사들에 따라 선택될 수 있다.
상술한 실시예들은 종래의 고전압 디바이스들에 비해 이점들을 제공하며, 상이한 실시예들은 상이한 이점들을 제공할 수 있고, 어떠한 특정한 이점들도 모든 실시예들에 대해 요구되진 않는다는 것을 이해한다. 하나의 이점은 고전압 N-웰의 적절한 바이어싱을 통해, 저항기 디바이스의 파손 성능이 상당히 개선될 수 있다는 것이다.
다른 이점은 HVJT 디바이스들을 통합시킴으로써, 전계 세기가 감소한다는 것이고, 이는 1000볼트 이상까지 항복 전압을 증가시킬 수 있다. 또한, 상술한 N-웰 바이어싱은 사실상 항복 전압의 2배일 수 있다(저항기의 중간 지점이 N-웰에 전기적으로 결합되는 경우). 그럼으로써, 항복 전압은 2000볼트까지 증가할 수 있다.
또 다른 이점은 고전압 N-웰의 바이어싱 및 HVJT 디바이스들의 형성은 어떠한 부가적인 제조 프로세스들도 필요로 되지 않으며 기존의 프로세스 흐름과 호환 가능하다는 것이다. 따라서, 여기서 설명된 실시예들의 구현은 비용을 증가시키지 않는다.
본 개시의 더 넓은 형태들 중 하나는 제 1 도핑된 영역 및 제 2 도핑된 영역을 포함하는 기판으로서, 상기 제 1 및 제 2 도핑된 영역들은 대향적으로 도핑되고, 인접하게 배치되는, 상기 기판; 각각이 기판 위에 배치된 제 1 분리 구조 및 제 2 분리 구조로서, 제 1 분리 구조 및 제 2 분리 구조는 서로 이격되는, 상기 제 1 분리 구조 및 상기 제 2 분리 구조; 제 1 분리 구조의 적어도 일부 위에 배치되는 저항기; 및 제 1 도핑된 영역 및 제 2 도핑된 영역 중 하나의 적어도 일부 위에 배치된 필드 플레이트를 포함하는 반도체 디바이스를 포함한다.
본 개시의 더 넓은 형태들 중 다른 하나는 기판에 배치된 도핑된 웰을 포함하는 기판으로서, 상기 도핑된 웰 및 상기 기판은 대향하는 도핑 극성들을 갖는, 상기 기판; 도핑된 웰 위에 배치되는 절연 디바이스; 절연 디바이스 위에 배치된 길게 늘려진 저항기로서, 상기 저항기의 비-말단부는 도핑된 웰에 결합되는, 상기 저항기; 및, 저항기에 인접하게 배치되는 고-전압 접합 종단(HVJT) 디바이스를 포함하는 반도체 디바이스를 포함한다.
본 개시의 더 넓은 형태들 중 하나 이상은 고전압 반도체 디바이스이를 제조하는 방법을 포함한다. 이 방법은 기판에 제 1 도핑된 영역을 형성하는 단계; 기판에 제 2 도핑된 영역을 형성하는 단계로서, 상기 제 2 도핑된 영역은 상기 제 1 도핑된 영역과 대향적으로 도핑되고, 상기 제 1 도핑된 영역과 상기 제 2 도핑된 영역 사이의 계면은 P/N 접합을 형성하는, 상기 제 2 도핑된 영역을 형성하는 단계; 제 1 도핑된 영역 위에 제 1 분리 구조 및 제 2 분리 구조를 형성하는 단계; 제 1 분리 구조 위에 저항기 디바이스를 형성하는 단계; 및 적어도 부분적으로 제 2 분리 구조 위에 필드 플레이트를 형성하는 단계를 포함하고, 상기 필드 플레이트는 상기 P/N 접합 위에 배치된다.
위에서는 당업자가 이어지는 상세한 설명을 보다 잘 이해하도록 몇 개의 실시예들의 특징들을 간략히 설명하였다. 당업자는 동일한 목적들을 실행하고 및/또는 여기서 소개한 실시예들의 동일한 특징들을 달성하기 이한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 근간으로서 본 개시를 쉽게 이용할 수 있다는 것을 이해해야 한다. 당업자는 등가의 구성물들이 본 개시의 사상 및 범위로부터 벗어나지 않도록 또한 실현할 수 있으며, 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체물들 및 대안들을 형성할 수 있다.

Claims (15)

  1. 반도체 디바이스로서,
    제 1 도핑된 영역 및 제 2 도핑된 영역을 포함하는 기판으로서, 상기 제 1 및 제 2 도핑된 영역들은 대향적으로 도핑되고, 인접하게 배치되는, 상기 기판;
    각각이 상기 기판 위에 배치된 제 1 분리 구조 및 제 2 분리 구조로서, 상기 제 1 분리 구조 및 상기 제 2 분리 구조는 서로 이격되고, 각각은 적어도 부분적으로 상기 제 1 도핑된 영역 위에 배치되는, 상기 제 1 분리 구조 및 상기 제 2 분리 구조;
    상기 제 1 분리 구조의 적어도 일부 위에 배치되는 저항기; 및
    상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역 중 하나의 적어도 일부 위에 배치된 필드 플레이트(field plate)를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 도핑된 영역은 N-드리프트 영역(N-drift region)을 포함하고, 상기 제 2 도핑된 영역은 P-웰(P-well)을 포함하는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 N-드리프트 영역은 상기 N-드리프트 영역에 배치된 P-웰을 더 포함하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 저항기 및 상기 필드 플레이트는 각각 폴리실리콘 재료 및 금속 재료 중 하나를 포함하고,
    상기 제 1 분리 구조 및 상기 제 2 분리 구조는 각각 필드 산화물 디바이스 및 트랜치 분리 디바이스 중 하나를 포함하는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 필드 플레이트는 전기적 접지에 결합되는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역은 P/N 접합을 형성하고,
    상기 필드 플레이트는 상기 P/N 접합 위에 배치되는, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 필드 플레이트는 트랜지스터의 게이트의 일부인 제 1 필드 플레이트이고 상기 제 2 도핑된 영역 위에 배치된 제 2 필드 플레이트를 더 포함하고, 상기 제 2 필드 플레이트는 상기 트랜지스터의 소스의 일부인, 반도체 디바이스.
  8. 반도체 디바이스로서,
    기판에 배치된 도핑된 웰을 포함하는 상기 기판으로서, 상기 도핑된 웰 및 상기 기판은 대향하는 도핑 극성들을 갖는, 상기 기판;
    상기 도핑된 웰 위에 배치되는 절연 디바이스;
    상기 절연 디바이스 위에 배치된 길게 늘려진 저항기로서, 상기 저항기의 비-말단부는 상기 도핑된 웰에 결합되는, 상기 저항기; 및
    상기 저항기에 인접하게 배치되는 고-전압 접합 종단(HVJT: high-voltage junction termination) 디바이스를 포함하는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 HVJT 디바이스는,
    상기 기판의 일부;
    상기 기판의 일부 위에 배치되고 대향하는 도핑 극성들을 갖는 제 1 도핑된 영역 및 제 2 도핑된 영역;
    상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역의 일부 위에 배치되는 추가 절연 디바이스; 및
    상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역 중 하나의 적어도 일부 위에 배치되는 도전성 컴포넌트를 포함하는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 도전성 컴포넌트는 상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역에 의해 형성되는 P/N 접합 위에 배치되는 트랜지스터 게이트 컴포넌트인, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 HVJT 디바이스는 트랜지스터 소스 컴포넌트를 더 포함하고,
    상기 트랜지스터 게이트 컴포넌트 및 상기 트랜지스터 소스 컴포넌트 둘 다는 전기적으로 접지되는, 반도체 디바이스.
  12. 고전압 반도체 디바이스를 제조하는 방법으로서,
    기판에 제 1 도핑된 영역을 형성하는 단계;
    상기 기판에 제 2 도핑된 영역을 형성하는 단계로서, 상기 제 2 도핑된 영역은 상기 제 1 도핑된 영역과 대향적으로 도핑되고, 상기 제 1 도핑된 영역과 상기 제 2 도핑된 영역 사이의 계면은 P/N 접합을 형성하는, 상기 제 2 도핑된 영역을 형성하는 단계;
    상기 제 1 도핑된 영역 위에 제 1 분리 구조 및 제 2 분리 구조를 형성하는 단계;
    상기 제 1 분리 구조 위에 저항기 디바이스를 형성하는 단계; 및
    적어도 부분적으로 상기 제 2 분리 구조 위에 필드 플레이트를 형성하는 단계를 포함하고,
    상기 필드 플레이트는 상기 P/N 접합 위에 배치되는, 고전압 반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 저항기 디바이스를 형성하는 단계는 상기 저항기 디바이스가 길게 늘려진 형상을 갖고, 대향하는 제 1 말단 및 제 2 말단을 포함하도록 하는 방식으로 수행되고,
    상기 필드 플레이트를 형성하는 단계는 상기 필드 플레이트가 폴리실리콘 재료 및 금속 재료 중 하나를 포함하도록 하는 방식으로 수행되는, 고전압 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 저항기 디바이스를 형성하는 단계는 상기 제 1 말단과 상기 제 2 말단 사이에 배치되는 상기 저항기 디바이스의 세그먼트가 상기 제 1 도핑된 영역에 전기적으로 결합되도록 하는 방식으로 수행되고,
    상기 필드 플레이트를 형성하는 단계는 상기 필드 플레이트가 전기적으로 접지되도록 하는 방식으로 수행되는, 고전압 반도체 디바이스 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 2 분리 구조 아래에서 상기 제 1 도핑된 영역의 일부에 도핑된 웰을 형성하는 단계를 더 포함하는, 고전압 반도체 디바이스 제조 방법.
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