TWI624023B

TWI624023B - 半導體結構及其製造方法

Info

Publication number: TWI624023B
Application number: TW106109684A
Authority: TW
Inventors: 胡鈺豪; 林鑫成; 林文新; 吳政璁
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2018-05-11
Also published as: TW201836108A

Abstract

一種半導體結構，包括一基底、一第一井區、一摻雜區、一第二井區、一閘極結構、一絕緣層以及一導線。基底具有一第一導電型。第一與第二井區形成於基底中。第一井區具有一第二導電型。第二井區具有第一導電型。摻雜區形成於第一井區中，並具有第二導電型。閘極結構設置於基底之上，並重疊部分第一及第二井區。絕緣層設置於基底之上，並與閘極結構在空間上彼此分隔。導線設置於絕緣層之上，並具有一輸入端以及一輸出端。輸入端用以接收一輸入電壓。輸出端電性連接摻雜區。

Description

半導體結構及其製造方法

本發明係有關於一種半導體結構，特別是有關於一種提供一電阻與一電晶體串聯的半導體結構。

一般而言，積體電路通常包括許多電子元件。電子元件包括主動元件及被動元件。主動元件包括電晶體。另外，被動元件包括電阻、電容及電感。在習知的積體電路中，係利用金屬線連接多個獨立的電子元件，但卻造成電路所需的面積增加。另外，在封裝時，需要一條導線連接兩元件，因而造成成本增加。

本發明提供一種半導體結構，包括一基底、一第一井區、一第一摻雜區、一第二井區、一第二摻雜區、一閘極結構、一第一絕緣層以及一第一導線。基底具有一第一導電型。第一井區形成於基底中，並具有一第二導電型。第一摻雜區形成於第一井區中，並具有第二導電型。第二井區形成於基底中，並具有第一導電型。第二摻雜區形成於第二井區中，並具有第二導電型。閘極結構設置於基底之上，並重疊部分第一及第二井區。第一絕緣層設置於基底之上，並與閘極結構在空間上彼此分隔。第一導線設置於第一絕緣層之上，並具有一第一輸入端以及一第一輸出端。第一輸入端用以接收一輸入電壓。第一輸出端電性連接第一摻雜區。

100、400、500‧‧‧半導體結構

110、410、510‧‧‧基底

121、122、421、422、521、522‧‧‧井區

131~133、431、432、531~534‧‧‧摻雜區

140、440、540‧‧‧閘極結構

141、441、541‧‧‧閘極

142、442、542‧‧‧閘極介電層

151、451、452、551、552‧‧‧絕緣層

161~165、461~464、561~564‧‧‧內連線結構

170、470、570、580‧‧‧導線

IN1、IN2‧‧‧輸入端

OUT1、OUT2‧‧‧輸出端

R‧‧‧電阻

VIN‧‧‧輸入電壓

T‧‧‧電晶體

GND‧‧‧接地電壓

S_G‧‧‧閘極信號

第1圖為本發明之半導體結構之示意圖。

第2A圖為第1圖之導線之一可能俯視圖。

第2B圖為第1圖之導線之另一可能俯視圖。

第3圖為本發明之半導體結構之電路示意圖。

第4圖為本發明之半導體結構之另一可能實施例。

第5圖為本發明之半導體結構之另一可能實施例。

第6A至6D圖係繪示出根據本發明之半導體結構之製造方法剖面示意圖。

以下說明本發明實施例之半導體結構及其製造方法。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

第1圖為本發明之半導體結構之示意圖。如圖所示，半導體結構100包括，一基底110、井區121、122、摻雜區131、132、閘極結構140、一絕緣層151以及一導線170。基底110可為半導體基底，例如矽基底或其它適當的半導體基底。在其它實施例中，基底110亦可為輕摻雜之基底，例如輕摻雜之P型或N型基底。在本實施例中，基底110具有第一導電型。

井區121形成於基底110中，並具有一第二導電型。在本實施例中，第一導電型與第二導電型相異。舉例而言，第一導電型為P型，而第二導電型為N型。在另一可能實施例中，第一導電型為N型，而第二導電型為P型。在其它實施例中，井區121可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成井區121之區域佈植磷離子或砷離子以形成井區121。摻雜區131形成於井區121中，並具有第二導電型。在本實施例中，摻雜區131的摻雜濃度大於井區121的摻雜濃度。

井區122形成於基底110中，並具有第一導電型。在本實施例中，井區122的摻雜濃度大於基底110的摻雜濃度。在其它實施例中，井區122可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成井區122之區域佈植硼離子或銦離子以形成井區122。

摻雜區132形成於井區122中，並具有第二導電型。在一可能實施例中，摻雜區132的摻雜濃度大約等於摻雜區131的摻雜濃度。在本實施例中，井區122更具有一摻雜區133。在此例中，摻雜區133具有第一導電型。在一可能實施例中，摻雜區133的摻雜濃度大於井區122的摻雜濃度。

閘極結構140設置於基底110之上，並重疊部分井區121與122。在本實施例，閘極結構140與摻雜區131在空間上彼此分隔(spaced apart)。如圖所示，閘極結構140包括一閘極141 以及一閘極介電層142。閘極141設於閘極介電層142之上。在一可能實施例中，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層142)及位於閘極介電層142之導電材料層(用以形成閘極141)於基板100上。之後，再藉由另一微影與蝕刻製程將介電材料層及導電材料層分別圖案化以形成閘極141以及閘極介電層142。

上述介電材料層之材料(亦即閘極介電層142之材料)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由前述化學氣相沉積法(CVD)或旋轉塗佈法形成。

前述導電材料層之材料(亦即閘極141之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦 (titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

絕緣層151設置於基底110之上，並與閘極結構140在空間上彼此分隔(spaced apart)。在本實施例中，絕緣層151直接接觸摻雜區131。如圖所示，絕緣層151形成於井區121的表面上並從井區121的表面延伸進入部分井區121。在其它實施例中，絕緣層151可包括矽局部氧化物(LOCOS)或淺溝槽隔離物(STI)。絕緣層151的形狀可包括圓型、矩形、多邊形或其他的形狀。在一可能實施例中，絕緣層151係為一場氧化層。

導線170設置於絕緣層151之上，並具有一輸入端IN1以及一輸出端OUT1。在本實施例中，導線170係以螺旋狀或是長條狀設置在絕緣層151上。稍後將透過第2A及2B圖說明導線170的可能形狀。本發明並不限定導線170的材料。導線170之材料包括金屬、金屬氧化物、金屬氮化物、金屬合金、金屬矽化物、其它任何適合之導電材料、或上述之組合。在一可能實施例中，導線170的材料係為多晶矽(poly)或矽鉻合金(SiCr)。在本實施例中，輸入端IN1用以接收一輸入電壓。在一可能實施例中，輸入電壓大於250伏特。另外，輸出端OUT1電性連接摻雜區131。

第2A圖為第1圖之導線170之一可能俯視圖。如圖所示，導線170係以螺旋狀延伸。在本實施例中，導線170從輸入端IN1開始，以逆時鐘方式延伸，但並非用以限制本發明。在其它實施例中，導線170可能從輸入端IN1開始，以順時鐘方式延伸。在第2B圖中，導線170為長條狀(strip)，以直線方式延伸，但並非用以限制本發明。本發明並不限定導線170的延伸方向。只要導線170不要交錯，導線170可往任意方向延伸。

請參考第1圖，在本實施例中，半導體結構100更具有內連線結構161~164。內連線結構161電性連接輸入端IN1，用以傳送一輸入電壓予輸入端IN1。內連線結構162電性連接輸出端OUT1以及摻雜區131。在本實施例中，內連線結構162作為一汲極電極。內連線結構163電性連接閘極141，用以作為一閘極電極。內連線結構164電性連接摻雜區132，用以作為一源極電極。在本實施例中，閘極電極、汲極電極與源極電極構成一電晶體。在其它實施例中，半導體結構100更具有一內連線結構165。內連線結構165電性連接摻雜區133。在一可能實施例中，內連線結構165作為該電晶體的基極電極(bulk)。在其它實施例中，內連線結構161~164係位於至少一絕緣層(未顯示)中，該絕緣層形成於基底110之上。

第3圖為本發明之半導體結構之電路示意圖。電阻R代表導線170的等效阻抗。電晶體T為閘極141、摻雜區131與132構成的電晶體。在一可能實施例中，導線170的輸入端IN1接收一輸入電壓VIN。本發明並不限定輸入電壓VIN的種類。在一可能實施例，輸入電壓VIN係為一類比訊號或是一數位訊號。在其它實施例中，輸入電壓VIN係為一超高電壓，如250伏特以上。

導線170的輸出端OUT1透過內連線結構162電性連接電晶體T的汲極。電晶體T的源極透過內連線結構164電性連接至接地電壓GND。電晶體T的閘極透過內連線結構163接收一閘極信號S_G。在一可能實施例中，閘極信號S_G用以導通或不導通電晶體T。在其它實施例中，電晶體T的基極透過內連線結構165接收接地電壓GND。

由於電阻R串聯電晶體T，故當電晶體T不導通時，沒有電流流過電阻R，因此，不會造成功率損耗。另外，當電阻R串聯電晶體T時，可量測出流過電晶體T的電流值。再者，由於電阻R與電晶體T整合於同一基底中，故可減少電路面積。本發明並不限定電阻R的阻值。當導線170的長度愈長時，電阻R的阻值愈大，用以降低輸入電壓VIN。舉例而言，當輸入電壓VIN為500V時，輸出端OUT1的電壓約為480V。

第4圖為本發明之半導體結構之另一可能實施例。如圖所示，半導體結構400包括一基底410、井區421、422、摻雜區431~432、一閘極結構440、絕緣層451、452、內連線結構461~464以及一導線470。由於基底410的特性與第1圖的基底110相似，故不再贅述。

第4圖的井區421相似於第1圖的井區121，不同之處在於第4圖的井區421更包括一絕緣層452。如圖所示，絕緣層452形成於井區421的表面上並從井區421的表面延伸進入部分井區421。在本實施例中，絕緣層452位於井區422與絕緣層451之間，並與絕緣層451在空間上彼此分隔。由於絕緣層451與452的特性與第1圖的絕緣層151的特性相同，亦不再贅述。在本實施例中，摻雜區431位於絕緣層451與452之間，並直接接觸絕緣層451與452，但並非用以限制本發明。在其它實施例中，摻雜區431並未直接接觸絕緣層451與452之至少一者。由於摻雜區431的特性與第1圖的摻雜區131的特性相同，故不再贅述。

摻雜區432形成在井區422之中，並具有第二導電型。由於井區422與摻雜區432的特性與第1圖的井區122與摻雜區132的特性相似，故不再贅述。在另一可能實施例，井區422更包括一摻雜區(相似於第1圖的摻雜區133)，其具有第一導電型。

導線470設置於絕緣層451之上，並具有一輸入端IN1以及一輸出端OUT1。在本實施例中，導線470係以螺旋狀在絕緣層451上延伸，但並非用以限制本發明。在其它實施例中，導線470係以長條狀或其它形狀在絕緣層451上延伸。由於導線470的特性與第1圖的導線170的特性相似，故不再贅述。

內連線結構461電性連接導線470的輸入端IN1，用以傳送一輸入電壓予輸入端IN1。內連線結構462電性連接摻雜區431，用以作為一汲極電極。在本實施例中，內連線結構462更電性連接導線470的輸出端OUT1。內連線結構463電性連接閘極結構440，用以作為一閘極電極。在本實施例中，內連線結構463更電性連接絕緣層452，但並非用以限制本發明。內連線結構464電性連接摻雜區432，用以作為一源極電極。在本實施例中，摻雜區432、閘極結構440以及摻雜區431構成一電晶體。

第5圖為本發明之半導體結構之另一可能實施例。第5圖相似第4圖，不同之處在於，第5圖多了摻雜區533與534以及導線580。另外，第5圖的內連線結構563並未電性連接絕緣層552。由於第5圖的基底510、井區521、522、摻雜區531~532、閘極結構540、絕緣層551、552、內連線結構561~564以及導線570的特性與第4圖的基底410、井區421、422、摻雜區431~432、閘極結構440、絕緣層451、452、內連線結構461~464以及導線470的特性相似，故不再贅述。

如圖所示，摻雜區533形成於絕緣層552之下，並具有第二導電型。在一可能實施例中，摻雜區533的摻雜濃度高於井區521的摻雜濃度。另外，摻雜區534形成於摻雜區533之下，並具有第一導電型。在一可能實施例中，摻雜區534的摻雜濃度高於基底510的摻雜濃度。在本實施例中，摻雜區533與534係用以降低絕緣層552的表面電場(REduced SURface Field；RESURF)結構，均勻化絕緣層552的表面電場。

在本實施例中，導線580設置於絕緣層552之上，並具有一輸入端IN2以及一輸出端OUT2。在本實施例中，導線580以直線或其它形狀在絕緣層552上延伸。本發明並不限定導線580的延伸形狀。在一可能實施例中，導線580也是以螺旋或直條狀在絕緣層552上延伸。在其它實施例中，導線580的延伸形狀相同或不同於導線570的延伸形狀。在一些實施例中，導線580可能串聯或並聯導線570。由於導線580的特性與第1圖的導線170的特性相似，故不再贅述。在一可能實施例中，導線580的輸入端IN2電性連接輸入端IN1，並且導線580的輸出端OUT2電性連接導線570的輸出端OUT1，但並非用以限制本發明。在其它實施例中，導線580的輸入端IN2可能電性連接內連線結構563或564。

第6A至6D圖係繪示出根據本發明一實施例之半導體結構100之製造方法剖面示意圖。請參照第6A圖，提供一基底110，例如矽基底或絕緣層上覆矽(silicon on insulator，SOI)基底或其它適當的半導體基底，其具有一第一導電型。

接著，可依序藉由摻雜製程(例如，離子佈值)及熱擴散等製程，在基底110的一既定區域內形成井區121與122。在本實施例中，井區121的導電型不同於井區122的導電型。舉例而言，井區121具有第二導電型，井區122具有第一導電型，其中井區122的摻雜濃度高於基底110的摻雜濃度。在一可能實施例中，第一導電型為P型，且第二導電型為N型。在其它實施例中，第一導電型也可為N型，且第二導電型為P型。

請參照第6B圖，在基底110上形成至少一隔離結構(例如，絕緣層151)以及一閘極結構140。如第6B圖所示。絕緣層151與閘極結構140在空間上彼此分隔。

請參照第6C圖，藉由摻雜製程(例如，離子佈值)及熱擴散等製程，形成具有第二導電型的摻雜區131在井區121之中。在本實施例中，摻雜區131直接接觸絕緣層151，但並非用以限制本發明。在其它實施例中，摻雜區131與絕緣層151在空間上彼此分隔。另外，形成具有第二導電型的摻雜區132在井區121之中。在本實施例中，摻雜區131與132的摻雜濃度皆高於井區121的摻雜濃度。在其它實施例中，形成具有第一導電型的摻雜區133在井區123之中，其中摻雜區133的摻雜濃度高於井區122的摻雜濃度。

請參照第6D圖，可透過習知金屬化製程，在絕緣層151上形成導線170，其中導線170係以特定形狀在絕緣層151之上延伸。本發明並不限定導線170的延伸形狀。在一可能實施例中，導線170係以直線或螺旋狀延伸。

接著，透過習知金屬化製程，在基底110上形成內連線結構161~165。內連線結構161電性連接輸入端IN1，用以傳送一輸入電壓予輸入端IN1。內連線結構162電性連接摻雜區131，以作為一汲極電極。在本實施例中，內連線結構162更電性連接輸出端OUT1。內連線結構163電性連接閘極結構163，以作為一閘極電極。內連線結構164電性連接摻雜區132，以作為一源極電極。內連線結構165電性連接摻雜區133，以作為一基極電極。如此一來，便完成半導體結構100的製作。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基底，具有一第一導電型；一第一井區，形成於該基底中，並具有一第二導電型；一第一摻雜區，形成於該第一井區中，並具有該第二導電型；一第二井區，形成於該基底中，並具有該第一導電型；一第二摻雜區，形成於該第二井區中，並具有該第二導電型；一閘極結構，設置於該基底之上，並重疊部分該第一及第二井區；一第一絕緣層，設置於該基底之上，並與該閘極結構在空間上彼此分隔(spaced apart)；以及一第一導線，設置於該第一絕緣層之上，並具有一第一輸入端以及一第一輸出端，該第一輸入端用以接收一輸入電壓，該第一輸出端電性連接該第一摻雜區，其中該第一輸入端及該第一輸出端分別為該第一導線的兩末端。
如申請專利範圍第1項所述之半導體結構，其中該第一導電型為P型，且該第二導電型為N型。
如申請專利範圍第1項所述之半導體結構，其中該第一導電型為N型，且該第二導電型為P型。
如申請專利範圍第1項所述之半導體結構，其中該第一導線係以螺旋狀或是長條狀設置在該第一絕緣層上。
如申請專利範圍第1項所述之半導體結構，更包括：一第二絕緣層，設置於該第二井區與該第一絕緣層之間，並重疊部分該閘極結構，其中該第一及二絕緣層在空間上彼此分隔。
如申請專利範圍第5項所述之半導體結構，更包括：一第三摻雜區，形成於該第二絕緣層之下，並具有該第二導電型；以及一第四摻雜區，形成於該第三摻雜區之下，並具有該第一導電型。
如申請專利範圍第5項所述之半導體結構，更包括：一第二導線，設置於該第二絕緣層之上，並具有一第二輸入端以及一第二輸出端，該第二輸入端電性連接該第一輸入端，該第二輸出端電性連接該第一輸出端。
如申請專利範圍第1項所述之半導體結構，其中該輸入電壓大於250伏特。
如申請專利範圍第1項所述之半導體結構，其中該第一絕緣層係為一場氧化層。
如申請專利範圍第1項所述之半導體結構，其中該第一導線的材質係為多晶矽或矽鉻合金。
一種半導體結構之製造方法，包括：提供一基底，其具有一第一導電型；在該基底中形成一第一井區，其具有一第二導電型；在該第一井區中形成一第一摻雜區，其具有該第二導電型；在該基底中形成一第二井區，其具有該第一導電型；在該第二井區中形成一第二摻雜區，其具有該第二導電型；在該基底之上形成一閘極結構，其重疊部分該第一及第二井區；在該基底上形成一第一絕緣層，其與該閘極結構在空間上彼此分隔；以及在該第一絕緣層上，形成一第一導線，其具有一第一輸入端以及一第一輸出端，該第一輸入端用以接收一輸入電壓，該第一輸出端電性連接該第一摻雜區，其中該第一輸入端及該第一輸出端分別為該第一導線的兩末端。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一導電型為P型，且該第二導電型為N型。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一導電型為N型，且該第二導電型為P型。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一導線係以螺旋狀或是長條狀形成在該第一絕緣層上。
如申請專利範圍第11項所述之半導體結構之製造方法，更包括：在該第二井區與該第一絕緣層之間形成一第二絕緣層，其中該一第二絕緣層重疊部分該閘極結構，並且該第一及二絕緣層在空間上彼此分隔。
如申請專利範圍第15項所述之半導體結構之製造方法，更包括：在該第二絕緣層之下形成一第三摻雜區，其具有該第二導電型；以及在該第三摻雜區之下形成一第四摻雜區，其具有該第一導電型。
如申請專利範圍第15項所述之半導體結構之製造方法，更包括：在該第二絕緣層之上形成一第二導線，其具有一第二輸入端以及一第二輸出端；電性連接該第二輸入端與該第一摻雜區；以及電性連接該第二輸出端與該閘極結構。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該輸入電壓大於250伏特。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一絕緣層係為一場氧化層。
如申請專利範圍第11項所述之半導體結構之製造方法，其中該第一導線的材質係為多晶矽或矽鉻合金。