CN109037142A - 半导体装置及其隔离区块的制造方法 - Google Patents

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CN109037142A CN201710438898.4A CN201710438898A CN109037142A CN 109037142 A CN109037142 A CN 109037142A CN 201710438898 A CN201710438898 A CN 201710438898A CN 109037142 A CN109037142 A CN 109037142A
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Abstract

本发明提出了一种半导体装置及其隔离区块的制造方法，其中半导体装置的隔离区块的制造方法包含提供半导体基底，实施刻蚀工艺，在半导体基底内形成多个互相平行的沟槽，其中该些沟槽之间具有多个条状结构，该些条状结构与该些沟槽在半导体基底中占据第一区，且该些条状结构与该些沟槽交错排列，以及实施热氧化工艺，使得该些条状结构氧化形成多个氧化部，其中该些氧化部延伸至该些沟槽中且互相连接，以在半导体基底中形成隔离区块。

Description

半导体装置及其隔离区块的制造方法
技术领域
本发明是关于半导体装置及其制造方法，特别是关于半导体装置的隔离区块及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)工业在过去数十年间经历了快速的成长。半导体材料与设计技术的进步使得电路越来越小也越来越复杂，特别是在高压元件的应用上。
由于高压元件之间需要通过隔离区块分隔一特定的距离，才能使电性信号的传输不受高电压的影响。由于整体元件的尺寸受限于此特定的距离，如何通过电路的配置以达到最有效率的空间利用是一大课题，另一方面，半导体工艺的成本也相对增加。为了在缩小元件尺寸的同时节省工艺成本，半导体集成电路工业在材料与工艺设计方面皆不断地在进步，但目前的半导体积体装置并非各方面皆令人满意。
因此，半导体集成电路业界中的工艺技术目前仍有需努力的方向。
发明内容
本发明的实施例通过刻蚀工艺在半导体基底内形成多个互相平行且交错排列的沟槽和条状结构，接着，通过热氧化工艺将前述的条状结构氧化形成多个互相连接且填充前述沟槽的氧化部，藉此在半导体基底中形成应力分布均匀的隔离区块，避免因应力分布不均造成芯片翘曲的问题。
此外，本发明的实施例通过刻蚀和热氧化工艺在半导体基底内有效率地形成一个大范围的隔离区块，使得高压元件的电路配置更富弹性，以及降低半导体装置的工艺成本。
根据一些实施例，提供半导体装置的隔离区块的制造方法。半导体装置的隔离区块的制造方法包含提供半导体基底，实施刻蚀工艺，在半导体基底内形成多个互相平行的沟槽，其中该些沟槽之间具有多个条状结构，该些条状结构与该些沟槽在半导体基底中占据第一区，且该些条状结构与该些沟槽交错排列。半导体装置的隔离区块的制造方法也包含实施热氧化工艺，使得该些条状结构氧化形成多个氧化部，其中该些氧化部延伸至该些沟槽中且互相连接，以在半导体基底中形成隔离区块。
根据一些实施例，提供具有高压隔离区块的半导体装置的制造方法。此半导体装置的制造方法包含提供半导体基底，且在半导体基底内形成高压隔离区块。此半导体装置的制造方法也包含在半导体基底上形成第一金属区块和第四金属区块，其中第一金属区块为第一高压元件的导电垫，且第四金属区块为第二高压元件的导电垫。此半导体装置的制造方法更包含在高压隔离区块上形成第二金属区块和第三金属区块，其中第一、二、三和四金属区块由同一金属层形成。此半导体装置的制造方法还包含在第一、二、三和四金属区块上形成内连线结构，其中第一金属区块与第二金属区块通过内连线结构电连接，且第三金属区块与第四金属区块通过内连线结构电连接。
在一些实施例中，上述高压隔离区块的形成方法包含实施刻蚀工艺，在半导体基底内形成多个互相平行的沟槽，其中该些沟槽之间具有多个条状结构，该些条状结构与该些沟槽在半导体基底中占据第一区，且该些条状结构与该些沟槽交错排列。上述高压隔离区块的形成方法也包含实施热氧化工艺，使得该些条状结构氧化形成多个氧化部，其中该些氧化部延伸至该些沟槽中且互相连接，以在该半导体基底中形成高压隔离区块。
根据一些实施例，提供具有高压隔离区块的半导体装置。此半导体装置包含具有高压隔离区块的半导体基底。此半导体装置也包含设置于半导体基底上的第一金属区块和第四金属区块，其中第一金属区块为第一高压元件的导电垫，且第四金属区块为第二高压元件的导电垫。此半导体装置更包含设置于高压隔离区块上的第二金属区块和第三金属区块，其中第一、二、三和四金属区块属于同一金属层。此半导体装置还包含设置于第一、二、三和四金属区块上的内连线结构，其中第一金属区块与第二金属区块通过内连线结构电连接，且第三金属区块与第四金属区块通过内连线结构电连接。
本发明有益效果在于，本发明的实施例通过刻蚀和热氧化工艺在半导体基底内有效率地形成一个大范围的隔离区块，使得高压元件的电路配置更富弹性，将以往位于两高压元件之间传递电子信号的隔离器从垂直方向的配置改成水平方向的配置，并集中配置于一整体的高压隔离区块，并且，可有效降低半导体装置的工艺成本。
为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。
附图说明
通过以下的详述配合所附图式，我们能更加理解本发明的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，这些部件的尺寸可能被增加或减少。
图1A-图1E是根据本发明的一些实施例，显示形成半导体装置的不同阶段的剖面示意图；
图2A-图2E是根据本发明的一些实施例，显示形成半导体装置的不同阶段的上视图，其中图1A-图1E分别是沿着图2A-图2E线1-1’的剖面示意图；
图3A-图3C是根据本发明的另一些实施例，显示形成半导体装置的不同阶段的剖面示意图；
图4A-图4C是根据本发明的另一些实施例，显示形成半导体装置的不同阶段的上视图，其中图3A-图3C分别是沿着图4A-图4C线3-3’的剖面示意图。
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施所提供的半导体装置的不同部件。各部件和其配置的具体范例描述如下，以简化本发明的实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成在第一和第二部件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复使用参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的部件。可以理解的是，在所述方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
本发明的一些实施例提供形成半导体装置的隔离区块的方法。图1A-图1E是根据本发明的一些实施例，显示形成半导体装置100及其隔离区块的不同阶段的剖面示意图。图2A-图2E是根据本发明的一些实施例，显示形成半导体装置100的不同阶段的上视图，其中图1A-图1E分别是沿着图2A-图2E线1-1’的剖面示意图。
根据一些实施例，如图1A所示，提供半导体基底101。一些实施例中，半导体基底101可由硅或其他半导体材料制成，或者，半导体基底101可包含其他元素半导体材料，例如锗(Ge)。一些实施例中，半导体基底101可由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。一些实施例中，半导体基底101由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。一些实施例中，半导体基底101包含绝缘层上覆硅(silicon-on-insulator，SOI)基底。
参见图1A和图2A，在半导体基底101上形成遮罩图案103，遮罩图案103具有多个互相平行的开口105，前述的开口105暴露出半导体基底101的一部分。开口105的其中一者与相邻的另一开口105之间的距离定义为第一距离d1，且开口105的其中一者具有宽度，前述的宽度定义为第二距离d2。
在本实施例中，第一距离d1与第二距离d2相等，此为最有效率的工艺配置，但不限于此。在其他的实施例中，第一距离d1可大于或小于第二距离d2，相关配置及其造成的影响将在后续进行说明。
此外，遮罩图案103可通过热氧化、化学气相沉积(chemical vapor deposition，CVD)、高密度电浆化学气相沉积(high-density plasma CVD，HDPCVD)、原子层沉积(atomiclayer deposition，ALD)、旋转涂布(spin coating)、溅射(sputtering)、有机金属化学气相沉积(metal organic chemical vapor deposition，MOCVD)或前述的组合形成遮罩材料层(未绘示)，并通过图案化工艺，例如光刻和刻蚀工艺，将遮罩材料层图案化而形成遮罩图案103。一些实施例中，硬遮罩图案103可为一或多层结构，且可例如由氮化硅(SiN)、二氧化硅(SiO2)、氮氧化硅(SiON)、四乙氧基硅烷(tetraethoxysilane，TEOS)或前述的组合形成。
根据一些实施例，如图1B和图2B所示，使用遮罩图案103为遮罩，对半导体基底101进行刻蚀工艺，将遮罩图案103转移至半导体基底101内，以在半导体基底101内形成多个互相平行的沟槽107和条状结构108，且条状结构108与沟槽107交错排列。
一些实施例中，沟槽107的深度在约5微米至约100微米的范围内，特别是在约30微米至约100微米的范围内，沟槽107的深度可视工艺需要进行调整。在其他实施例中，沟槽107可为挖穿半导体基底101的沟槽。
明确而言，通过刻蚀工艺在半导体基底内形成多个互相平行的沟槽107，以及沟槽107之间的多个条状结构108，前述的沟槽107和条状结构108在半导体基底101中占据第一区150，第一区150的位置即为后续工艺中将形成隔离区块的位置。
相似于图1A，沟槽107的其中一者与相邻的另一沟槽107之间的距离约略等于第一距离d1，且沟槽107的其中一者的宽度约略等于第二距离d2。在本实施例中，第一距离d1与第二距离d2相等。此外，一些实施例中，上述刻蚀工艺可包含干式刻蚀、湿式刻蚀或前述的组合。
根据一些实施例，如图1C和图2C所示，在半导体基底101上形成具有开口的遮蔽层109。值得注意的是，在图2C的上视图中，遮蔽层109的开口暴露出第一区150以及位于第一区150周围的半导体基底101的一部分。明确而言，遮蔽层109的侧壁与半导体基底101内的沟槽107在第一区150内最外围的侧壁未对齐，且遮蔽层109的侧壁与半导体基底101内的沟槽107的侧壁之间具有第三距离d3。一些实施例中，遮蔽层109用以定义出隔离区块确切的位置，在后续的工艺中，未被遮蔽层109覆盖的半导体基底101的区域即为后续将形成的隔离区块的位置。
一些实施例中，遮蔽层109可包含氧化硅、氮化硅或氮氧化硅，且遮蔽层109通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、高密度电浆化学气相沉积(HDPCVD)、原子层沉积(ALD)、旋转涂布或前述的组合而形成。此外，通过图案化工艺，例如光刻和刻蚀工艺，形成遮蔽层109的开口。
根据一些实施例，如图1D和图2D所示，实施热氧化工艺，使得沟槽107之间的条状结构108氧化形成多个氧化部110。值得注意的是，图1D仅绘示出氧化部110的其中一者，但氧化部110的实际数量不限于此。这些氧化部110延伸至沟槽107中且互相连接，以在半导体基底101中形成一完整的隔离区块111。在本实施例中，除了将沟槽107之间的条状结构108氧化以外，热氧化工艺也对半导体基底101与沟槽107的共同的侧壁部分，亦即位于第一区150的边缘处的半导体基底101的部分，以及沟槽107的底部进行氧化。
一些实施例中，上述热氧化工艺的温度在约800℃至约1200℃的范围内。明确而言，在上述热氧化工艺中，消耗一单位的硅可产生约两单位以上的氧化硅，因此，条状结构108氧化形成的氧化部110的其中一者的体积为条状结构108的其中一者的体积的两倍以上。如图1D和图2D所示，虚线部分即为原沟槽107之间的条状结构108和沟槽107所在的位置。整体而言，实施热氧化工艺所形成的隔离区块111的面积和体积大于第一区150的面积和体积，且隔离区块111的顶面高于半导体基底101的顶面。
在一些实施例中，由于一些氧化部110并未与相邻的氧化部110完全密合连接，隔离区块111内可能产生空隙113，如图1D和图2D所示，在一些实施例中，空隙113并未延伸至半导体基底101的顶面，因此隔离区块111的隔离效果和耐高压的程度并未因空隙113的产生而降低。此外，在其他的实施例中，相邻的氧化部110之间完全密合连接，并未产生任何的空隙113。
此外，参阅图1C和图1D，在实施热氧化工艺之前，若第二距离d2小于第一距离d1，亦即开口105和沟槽107具有较大的深宽比，则刻蚀形成开口105和沟槽107所需的时间较长，但由于相邻两条状结构108之间的距离较短，通过热氧化工艺以形成隔离区块111所需的时间较少。反之，若第二距离d2大于第一距离d1，亦即相邻两条状结构108之间的距离较大，通过热氧化工艺以形成隔离区块111所需的时间较长，但由于开口105和沟槽107具有较小的深宽比，刻蚀形成开口105和沟槽107所需的时间较短。由于在一些实施例的热氧化工艺中，消耗一单位的硅可产生约两单位以上的氧化硅，故将第一距离d1与第二宽度d2设定为相等是最有效率的工艺配置。
根据一些实施例，如图1E和图2E所示，移除遮蔽层109后，在半导体基底101和隔离区块111上形成氧化层115。一些实施例中，遮蔽层109可通过刻蚀工艺以移除。此外，氧化层115可通过化学气相沉积(CVD)、物理气相沉积(PVD)、高密度电浆化学气相沉积(HDPCVD)、原子层沉积(ALD)、旋转涂布或前述的组合而形成。一些实施例中，在氧化层115形成之后，在氧化层115上实施平坦化工艺，使得氧化层115具有平整的顶面。平坦化工艺包含化学机械研磨(chemical mechanical polishing，CMP)工艺、研磨(grinding)工艺、刻蚀工艺、其他合适的工艺或前述的组合。
接着，在半导体基底101上的氧化层115内形成第一导孔117a和第二导孔117b。第一导孔117a设置于半导体基底101内的第一高压元件200a上，且第二导孔117b设置于半导体基底101内的第二高压元件200b上。然后，在氧化层115上形成第一金属区块119a、第二金属区块119b、第三金属区块119c和第四金属区块119d。
一些实施例中，第一金属区块119a、第二金属区块119b、第三金属区块119c和第四金属区块119d通过对同一金属层(未绘示)实施图案化工艺而同时形成，且第一金属区块119a、第二金属区块119b、第三金属区块119c和第四金属区块119d为属于同一层的四个导电垫。
值得注意的是，第一金属区块119a设置于第一高压元件200a上，通过第一导孔117a与第一高压元件200a电连接，另一方面，第四金属区块119d设置于第二高压元件200b上，通过第二导孔117b与第二高压元件200b电连接。此外，第二金属区块119b和第三金属区块119c设置于隔离区块111的上方。
参见图1E和图2E，第一金属区块119a与第二金属区块119b之间的距离定义为第四距离d4，且第二金属区块119b与第三金属区块119c之间的距离定义为第五距离d5，一些实施例中，第四距离d4和第五距离d5在30微米以上的范围内，第四距离d4和第五距离d5越大，隔离区块111可耐受越高的电压，因此，第四距离d4和第五距离d5可根据实际应用进行调整。
图3A-图3C是根据本发明的另一些实施例，显示形成半导体装置300及其隔离区块的不同阶段的剖面示意图。图4A-图4C是根据本发明的另一些实施例，显示形成半导体装置300的不同阶段的上视图，其中图3A-图3C是分别是沿着图4A-图4C线3-3’的剖面示意图。
根据另一些实施例，如图3A和图4A所示，相似于图1D，实施热氧化工艺之后，隔离区块111内形成空隙313，且空隙313延伸至隔离区块111的顶面。在又另一些实施例中，空隙313的其中一者的底部朝下方延伸，且暴露出半导体基底101的一部份，亦即隔离区块111中具有一个空隙313，其两侧的氧化部110完全未接合在一起。
为了形成完整的隔离区块111，参见图3B和图3C，移除遮蔽层109后，在半导体基底101和隔离区块111上形成氧化层315，以密封空隙315，且在氧化层315上实施平坦化工艺，使得氧化层315具有平整的顶面。值得注意的是，前述的平坦化工艺并未暴露出空隙315。氧化层315的形成方式可相同或相似于氧化层115，在此便不赘述。
接着，如图3C和图4C所示，在半导体基底101上的氧化层315内形成第一导孔317a和第二导孔317b。第一导孔317a设置于半导体基底101内的第一高压元件200a上，且第二导孔317b设置于半导体基底101内的第二高压元件200b上。然后，在氧化层315上形成第一金属区块319a、第二金属区块319b、第三金属区块319c和第四金属区块319d。
一些实施例中，第一金属区块319a、第二金属区块319b、第三金属区块319c和第四金属区块319d通过对同一金属层(未绘示)实施图案化工艺而形成，且第一金属区块319a、第二金属区块319b、第三金属区块319c和第四金属区块319d为属于同一层的四个导电垫。
值得注意的是，第一金属区块319a设置于第一高压元件200a上，通过第一导孔317a与第一高压元件200a电连接，另一方面，第四金属区块319d设置于第二高压元件200b上，通过第二导孔317b与第二高压元件200b电连接。此外，第二金属区块319b和第三金属区块319c设置于隔离区块111的上方。
请再参见图3C和图4C，第一金属区块319a与第二金属区块319b之间的距离定义为第六距离d6，且第二金属区块319b与第三金属区块319c之间的距离定义为第七距离d7，一些实施例中，第六距离d6和第七距离d7在30微米以上的范围内，第六距离d6和第七距离d7越大，隔离区块111可耐受越高的电压，因此，第六距离d6和第七距离d7可根据实际应用进行调整。
然后，如图3C和图4C所示，在第一金属区块319a、第二金属区块319b、第三金属区块319c和第四金属区块319d上形成内连线结构330。内连线结构330包含多个导孔321和325、多个金属层323和327以及多个层间介电层329。
一些实施例中，导孔321和325以及金属层323和327包含金属或其他合适的导电材料，例如：钨、铜、镍、铝、WSix、多晶硅或前述的组合。另一方面，层间介电层329包含介电材料，例如氧化硅、氮化硅、氮氧化硅。内连线结构330可通过一般的沉积和图案化工艺形成，在此便不赘述。
接续前述，一些实施例中，第一金属区块319a与第二金属区块319b通过内连线结构330电连接，且第三金属区块319c与第四金属区块319d通过内连线结构330电连接。在其他实施例中，第二金属区块319b与第三金属区块319c也可通过内连线结构330电连接。
一些实施例中，外部的电子信号通过内连线结构330传入第二金属区块319b，然后再通过内连线结构330自第二金属区块319b传至第一金属区块319a以及第一高压元件200a；同理，外部的电子信号通过内连线结构330传入第三金属区块319c，然后再通过内连线结构330自第三金属区块319c传至第四金属区块319d以及第二高压元件200b。由于半导体基底101和隔离区块111上任两个相邻的金属区块，例如第二金属区块319b和第三金属区块319c之间的距离够大，亦即相邻两金属区块之间分隔有足够厚的绝缘区块，因此，本发明的实施例可在高电压的状态下，顺利将电子信号从一个集成电路(integrated circuit，IC)传送至另一集成电路。
本发明的实施例通过刻蚀工艺在半导体基底内形成多个互相平行且交错排列的沟槽和条状结构，接着，通过热氧化工艺将前述的条状结构氧化形成多个互相连接且填充前述沟槽的氧化部，藉此可在半导体基底中形成应力分布均匀的隔离区块，避免因应力分布不均造成芯片翘曲的问题。
此外，本发明的实施例通过刻蚀和热氧化工艺在半导体基底内有效率地形成一个大范围的隔离区块，使得高压元件的电路配置更富弹性，例如将以往位于两高压元件之间传递电子信号的隔离器(isolator)从垂直方向的配置改成水平方向的配置，并集中配置于一整体的高压隔离区块。再者，本发明的实施例可有效降低半导体装置的工艺成本。
以上概述数个实施例为范例，以便在本发明所属技术领域中相关技术人员可以更理解本发明的观点。在本发明所属技术领域中相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中相关技术人员也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。

Claims (20)

1.一种半导体装置的隔离区块的制造方法，其特征在于，包括：
提供一半导体基底；
实施一刻蚀工艺，在该半导体基底内形成多个互相平行的沟槽，其中该些沟槽之间具有多个条状结构，该些条状结构与该些沟槽在该半导体基底中占据一第一区，且该些条状结构与该些沟槽交错排列；以及
实施一热氧化工艺，使得该些条状结构氧化形成多个氧化部，其中该些氧化部延伸至该些沟槽中且互相连接以在该半导体基底中形成一隔离区块。
2.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，该隔离区块的面积大于该第一区的面积。
3.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，该些氧化部的其中一者的体积为该些条状结构的其中一者的体积的两倍以上。
4.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，实施该热氧化工艺以将该半导体基底的侧壁及该些沟槽的底部氧化。
5.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，该隔离区块的顶面高于该半导体基底的顶面。
6.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，该些沟槽的其中一者的宽度等于该些条状结构的其中一者的宽度。
7.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，更包括：
在实施该热氧化工艺之前，在该半导体基底上形成一遮蔽层，且该遮蔽层暴露出该第一区。
8.如权利要求7所述的半导体装置的隔离区块的制造方法，其特征在于，该遮蔽层暴露出的面积大于该第一区的面积。
9.如权利要求1所述的半导体装置的隔离区块的制造方法，其特征在于，该隔离区块中具有一空隙。
10.如权利要求9所述的半导体装置的隔离区块的制造方法，其特征在于，更包括：
在该隔离区块上形成一氧化层，其中该空隙延伸至该隔离区块的顶面，且该氧化层密封该空隙；以及
在该氧化层上实施一平坦化工艺，该平坦化工艺未暴露出该空隙。
11.一种具有高压隔离区块的半导体装置的制造方法，其特征在于，包括：
提供一半导体基底；
在该半导体基底内形成一高压隔离区块；
在该半导体基底上形成一第一金属区块和一第四金属区块，其中该第一金属区块为一第一高压元件的导电垫，且该第四金属区块为一第二高压元件的导电垫；
在该高压隔离区块上形成一第二金属区块和一第三金属区块，其中该第一、二、三和四金属区块由同一金属层形成；以及
在该第一、二、三和四金属区块上形成一内连线结构，其中该第一金属区块与该第二金属区块通过该内连线结构电连接，且该第三金属区块与该第四金属区块通过该内连线结构电连接。
12.如权利要求11所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，形成该高压隔离区块的步骤更包括：
实施一刻蚀工艺，在该半导体基底内形成多个互相平行的沟槽，其中该些沟槽之间具有多个条状结构，该些条状结构与该些沟槽在该半导体基底中占据一第一区，且该些条状结构与该些沟槽交错排列；以及
实施一热氧化工艺，使得该些条状结构氧化形成多个氧化部，其中该些氧化部延伸至该些沟槽中且互相连接，以在该半导体基底中形成一高压隔离区块。
13.如权利要求12所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，该高压隔离区块的面积大于该第一区的面积。
14.如权利要求12所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，该些沟槽的其中一者的宽度等于该些条状结构的其中一者的宽度。
15.如权利要求12所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，该些氧化部的其中一者的体积为该些条状结构的其中一者的体积的两倍以上。
16.如权利要求11所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，该高压隔离区块内具有一孔隙。
17.如权利要求11所述的具有高压隔离区块的半导体装置的制造方法，其特征在于，该高压隔离区块内不具有任何的导电部分。
18.一种具有高压隔离区块的半导体装置，其特征在于，包括：
一半导体基底，具有一高压隔离区块；
一第一金属区块和一第四金属区块，设置于该半导体基底上，其中该第一金属区块为一第一高压元件的导电垫，且该第四金属区块为一第二高压元件的导电垫；
一第二金属区块和一第三金属区块，设置于该高压隔离区块上，其中该第一、二、三和四金属区块属于同一金属层；以及
一内连线结构，设置于该第一、二、三和四金属区块上，其中该第一金属区块与该第二金属区块通过该内连线结构电连接，且该第三金属区块与该第四金属区块通过该内连线结构电连接。
19.如权利要求18所述的具有高压隔离区块的半导体装置，其特征在于，该高压隔离区块中具有一空隙。
20.如权利要求18所述的具有高压隔离区块的半导体装置，其特征在于，该第二金属区块与该第三金属区块通过该内连线结构电连接。
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