CN105990285B - 半导体结构与其制备方法 - Google Patents

半导体结构与其制备方法 Download PDF

Info

Publication number
CN105990285B
CN105990285B CN201510425590.7A CN201510425590A CN105990285B CN 105990285 B CN105990285 B CN 105990285B CN 201510425590 A CN201510425590 A CN 201510425590A CN 105990285 B CN105990285 B CN 105990285B
Authority
CN
China
Prior art keywords
perforation
semiconductor structure
insulating materials
substrate
conductive material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510425590.7A
Other languages
English (en)
Other versions
CN105990285A (zh
Inventor
施信益
吴铁将
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN105990285A publication Critical patent/CN105990285A/zh
Application granted granted Critical
Publication of CN105990285B publication Critical patent/CN105990285B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体结构与其制备方法。该半导体结构包含基板、第一穿孔与第二穿孔。第一穿孔设置在基板中并填充导电材料，而第二穿孔同样设置在基板中并填充绝缘材料，且绝缘材料的杨氏模量小于导电材料的杨氏模量以平衡导电材料产生的应力。借此，绝缘材料可具有优异的弹性以平衡或抵消导电材料产生的应力并防止基板产生翘曲。

Description

半导体结构与其制备方法
技术领域
本发明涉及一种半导体结构，特别涉及一种能防止晶圆产生翘曲的半导体结构。
背景技术
为提高集成电路的性能与功能性，三维(three-dimensional,3D)堆叠技术已广泛用在次世代的集成电路封装。其中，硅穿孔(through silicon vias,TSV's)通常用于建立三维堆叠结构，并还在接合后对三维堆叠结构进行切割或研磨工艺过程。
然而，在热循环阶段时，基板与制备在其中的内部元件之间热性质的差异将造成界面性质的下降，并使晶圆产生翘曲，这将会显著影响内部元件的电性能。
因此，业界亟需一种改良的半导体结构与其制备方法，以降低晶圆翘曲的风险，进而增加半导体结构的良率。
发明内容
本发明的目的之一在于，提供一种半导体结构与其制备方法，以降低晶圆翘曲的风险，进而增加半导体结构的良率。
本发明的一个方面在于，提供一种半导体结构，其包含基板、第一穿孔与第二穿孔。第一穿孔设置在基板中并填充导电材料，而第二穿孔同样设置在基板中并填充绝缘材料，且绝缘材料的杨氏模量小于导电材料的杨氏模量以平衡导电材料产生的应力。
根据本发明部分实施方式，导电材料包含铜、钨、多晶硅或其组合。
根据本发明部分实施方式，导电材料的杨氏模量大于110GPa。
根据本发明部分实施方式，绝缘材料的杨氏模量小于100GPa。
根据本发明部分实施方式，绝缘材料的杨氏模量介于约5GPa至约100GPa之间。
根据本发明部分实施方式，绝缘材料的杨氏模量介于约5GPa至约50GPa之间。
根据本发明部分实施方式，绝缘材料包含旋涂式玻璃、旋涂式介电材料、聚酰亚胺、二氧化硅或其组合。
根据本发明部分实施方式，第二穿孔填充具有不同杨氏模量的绝缘材料，以在第二穿孔中形成多层结构。
根据本发明部分实施方式，第一穿孔与第二穿孔具有相同的深度。
根据本发明部分实施方式，第一穿孔与第二穿孔具有不同的深度。
根据本发明部分实施方式，基板包含第一表面以及与第一表面相对的第二表面。
根据本发明部分实施方式，第一穿孔与第二穿孔自第一表面延伸至第二表面。
根据本发明部分实施方式，第一穿孔与第二穿孔自第二表面延伸至第一表面。
根据本发明部分实施方式，第二穿孔环绕第一穿孔。
本发明的另一个方面在于，提供一种半导体结构，其包含基板、主动穿孔以及虚设穿孔。基板具有主动区以及环绕主动区的虚设区，主动穿孔设置在主动区中并填充导电材料，虚设穿孔则设置在虚设区中并填充绝缘材料，且绝缘材料的杨氏模量小于100GPa。
本发明的另一个方面在于，提供一种制备半导体结构的方法，包含下列步骤。先在基板中形成第一穿孔与第二穿孔，并在第二穿孔中填充绝缘材料，且绝缘材料的杨氏模量小于100GPa，且还在第一穿孔中填充导电材料。
根据本发明部分实施方式，在基板中形成第一穿孔与第二穿孔包含下列步骤。先在基板上形成遮罩，并通过遮罩移除部分基板以形成第一穿孔与第二穿孔。
根据本发明部分实施方式，在第一穿孔中填充导电材料与在第二穿孔填充绝缘材料包含下列步骤。在第一穿孔上覆盖光阻，并在第二穿孔中填充绝缘材料。接着移除光阻，接着在第一穿孔中填充导电材料。
根据本发明部分实施方式，在第一穿孔中填充导电材料与在第二穿孔填充绝缘材料包含下列步骤。在第一穿孔与第二穿孔中填充绝缘材料，接着在第二穿孔上覆盖光阻。再移除第一穿孔中的绝缘材料，并且在第一穿孔中填充导电材料。
根据本发明部分实施方式，第一穿孔与第二穿孔同时形成。
本发明提供的半导体结构的特征在于使用第二穿孔以平衡填充导电材料时产生的应力，且第二穿孔中填充的绝缘材料的杨氏模量小于100GPa。借此，绝缘材料可具有优异的弹性以平衡或抵消导电材料产生的应力并防止基板产生翘曲。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：
图1为依据本发明的部分实施方式中，一种半导体结构的俯视图；
图2A为依据本发明的部分实施方式中，图1的半导体结构沿着AA剖线的剖视图；
图2B为依据本发明的其他部分实施方式中，图1的半导体结构沿着AA剖线的剖视图；
图2C为依据本发明的其他部分实施方式中，图1的半导体结构沿着AA剖线的剖视图；
图3A至3G为依据本发明的部分实施方式中，图2A的半导体结构在工艺过程各个阶段的剖面图；
图4A至4G为依据本发明的其他部分实施方式中，图2A的半导体结构在工艺过程各个阶段的剖面图；以及
图5A至5D为依据本发明的部分实施方式中，半导体结构在工艺过程各个阶段的剖面图。
具体实施方式
之后将以示例附图以详细描述本发明的各种实施方式，且在附图和说明书中使用相同的元件符号以指代相同或相似的部分。
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多具体的细节将在以下叙述中一并说明。然而，应了解到，这些具体的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些具体的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式表示。
请参阅图1，图1为依据本发明的部分实施方式中，一种半导体结构的俯视图。半导体结构100包含基板110、第一穿孔120与第二穿孔130。基板110具有主动区112以及环绕主动区112的虚设区114，其中第一穿孔120设置在基板110的主动区112中，而第二穿孔130设置在基板110的虚设区114中。
继续参阅图2A，图2A为依据本发明的部分实施方式中，图1的半导体结构沿着AA剖线的剖视图。如图2A所示，基板具有第一表面113以及与第 一表面113相对的第二表面115，而第一穿孔120与第二穿孔130自第一表面113往第二表面115延伸，但不以此为限。在本发明的其他实施方式中，第一穿孔120与第二穿孔130自第二表面115往第一表面113延伸。
再者，由于第一穿孔120与第二穿孔130在相同的工艺过程步骤中形成，第一穿孔120与第二穿孔130会具有相同的深度D，但不以此为限。图2B为依据本发明的其他部分实施方式中，图1的半导体结构沿着AA剖线的剖视图。如图2B所示，第一穿孔120具有第一深度D1，而第二穿孔130具有第二深度D2。在此实施方式中，第一穿孔120与第二穿孔130在不同的工艺过程步骤中形成，因此第一深度D1并不同于第二深度D2。
继续参阅图2A，第一穿孔120中填充导电材料122，而第二穿孔130中填充绝缘材料132。需注意的是，基板110为半导体晶片，其包含底层、半导体元件位于底层上，多条金属导线连接至该半导体元件，以及内金属介电层(inter-metal dielectric(IMD)layer)覆盖这些金属导线。在本发明的部分实施方式中，底层的材质为硅，而导电材料122填充至第一穿孔120中以在主动区112中形成主动硅穿孔(through silicon via,TSV)，且绝缘材料132填充至第二穿孔130中以在虚设区114中形成虚设硅穿孔。此外，第一穿孔120中的导电材料122还接触前述的金属导线，以将半导体元件的信号传递至外部装置。在本发明的部分实施方式中，导电材料122包含铜、钨、多晶硅或其组合，但不以此为限，其他合适的导电材料亦可用于填充第一穿孔120。
然而，在填充导电材料122时通常会造成基板110的翘曲，这是由于基板110与导电材料122间的热膨胀系数不同，因而在后续工艺过程中会产生不平衡的应力造成基板110翘曲。为解决此问题，本发明通过形成第二穿孔130以平衡填充导电材料122时所产生的应力。如前所述，绝缘材料132填充至第二穿孔130中，其中绝缘材料132的杨氏模量E2小于导电材料122的杨氏模量E1以平衡导电材料122产生的应力。杨氏模量的计算方式为将拉伸应力σ除以拉伸应变ε，在施加相同的拉伸应力σ，杨氏模量较小的绝缘材料132将具有较大拉伸应变ε，这代表绝缘材料的材质较软且有弹性，因而能平 衡或抵消导电材料122产生的应力以防止基板110产生翘曲。
由于绝缘材料132的杨氏模量E2小于导电材料122的杨氏模量E1，借此杨氏模量E2够小而能达到优异的弹性。在本发明的部分实施方式中，导电材料122的杨氏模量E1大于110GPa，而绝缘材料132的杨氏模量E2小于100GPa。在本发明的其他部分实施例中，绝缘材料132的杨氏模量E2介于约5GPa至约100GPa之间。在本发明的其他部分实施例中，绝缘材料132的杨氏模量E2介于约5GPa至约50GPa之间。
如前所述，第二穿孔130中填充绝缘材料132以形成虚设硅穿孔，且虚设硅穿孔并未连接至基板中的任何内部元件。在本发明的部分实施方式中，绝缘材料132包含旋涂式玻璃、旋涂式介电材料、聚酰亚胺、二氧化硅或其组合。另一方面，这些第二穿孔130(虚设硅穿孔)可如图1所示环绕着第一穿孔120(主动硅穿孔)，但不以此为限。在本发明的其他部分实施方式中，第二穿孔130可位于虚设区114中的任何位置，例如位于基板110的四个角落。
请继续参阅图2C，图2C为依据本发明的其他部分实施方式中，图1的半导体结构沿着AA剖线的剖视图。如图2C所示，第一穿孔120与第二穿孔130自第一表面113往第二表面115延伸，且具有杨氏模量E1的导电材料122填充至第一穿孔122中。图2A与图2C的差别在于，图2C的第二穿孔130中填充多种绝缘材料，且这些绝缘材料具有不同的杨氏模量以在第二穿孔130中形成多层结构。如图2C所示，第一绝缘材料132与第二绝缘材料134均填充至第二穿孔130中以在其中形成双层结构。第二绝缘材料134环绕第一绝缘材料132，且第一绝缘材料132的杨氏模量E2与第二绝缘材料134的杨氏模量E3均小于导电材料122的杨氏模量E1。借此，第一绝缘材料132与第二绝缘材料134的材质较软且有弹性，因而能平衡或抵消导电材料122产生的应力以防止基板110产生翘曲。
在本发明的部分实施方式中，杨氏模量E2与杨氏模量E3均小于100GPa。在本发明的其他部分实施例中，杨氏模量E2与杨氏模量E3均介于约5GPa至约100GPa之间。在本发明的其他部分实施例中，杨氏模量E2与杨氏模量 E3均介于约5GPa至约50GPa之间。
此外，杨氏模量E2不同于杨氏模量E3。如图2C所示，环绕第一绝缘材料132的第二绝缘材料134具有较大的杨氏模量。借此，第二绝缘材料134可作为缓冲层以防止第一绝缘材料132产生瞬间形变，进而增加半导体结构100的效率。在本发明的其他实施方式中，杨氏模量E2亦可大于杨氏模量E3。
请接着参阅图3A至3G以进一步理解图2A中的半导体结构的制备过程。图3A至3G为依据本发明的部分实施方式中，图2A的半导体结构在工艺过程各个阶段的剖面图。
如图3A所示，在基板110中形成第一穿孔120与第二穿孔130。可使用合适的工艺过程，包含光刻工艺过程与蚀刻工艺过程，以在基板110中制备第一穿孔120与第二穿孔130。光刻工艺过程可包含形成覆盖在基板110上的光阻层(未示出)，并对光阻层进行曝光以形成图案，接着进行曝光后烘烤工艺过程，再显影此图案以在基板110上形成遮罩。之后，前述的遮罩将用于保护部分的基板110，并以蚀刻工艺过程移除基板110的暴露部分以形成第一穿孔120与第二穿孔130。在本发明的部分实施方式中，第一穿孔120与第二穿孔130同时形成。
继续参阅图3B，在第一穿孔120上覆盖光阻310。光阻310形成在基板110上且填充至第一穿孔120中，并暴露第二穿孔130。换句话说，光阻310保护主动区112中的第一穿孔120。
继续参阅图3C，填充绝缘材料132至第二穿孔130中。绝缘材料132形成在基板110上，且部分的绝缘材料132位于基板110与光阻310上，而另一部分的绝缘材料132位于第二穿孔130中以完全填满第二穿孔130。此外，光阻310与绝缘材料132共同在基板110上形成厚度T1。在本发明的部分实施方式中，以化学气相沉积(CVD)、物理气相沉积(PVD)或涂布工艺过程形成绝缘材料132，但不以此为限。
继续参阅图3D，减少基板110上的光阻310与绝缘材料132共同形成的 厚度。在此步骤中，使用化学机械研磨(CMP)工艺过程或蚀刻工艺过程以移除部分的光阻310与绝缘材料132，并使基板110上的厚度自T1减少至T2。再者，此步骤还移除光阻310上的绝缘材料132以暴露光阻310。在本发明的部分实施方式中，化学机械研磨工艺过程完全移除基板110上的光阻310与绝缘材料132以将厚度自T1减少至0。之后，即移除光阻310而形成如图3E所示的结构。在图3E中，移除光阻310使第一穿孔120暴露出来。
继续参阅图3F，填充导电材料122至第一穿孔120中。导电材料122形成在基板110上，且部分的导电材料位于基板110与绝缘材料132上，而另一部分的导电材料则位于第一穿孔120中以完全填满第一穿孔120。在本发明的部分实施方式中，以电镀、溅镀或沉积工艺过程以形成导电材料122，但不以此为限。
继续参阅图3G，移除基板110上的导电材料122与绝缘材料132。在此步骤中，使用化学机械研磨工艺过程以完全移除基板110上的导电材料122与绝缘材料132，而形成图2A所示的半导体结构。
接着参阅图4A至4G以进一步理解图2A中的半导体结构的制备过程。图4A至4G为依据本发明的其他部分实施方式中，图2A的半导体结构在工艺过程各个阶段的剖面图。
如图4A所示，在基板110中形成第一穿孔120与第二穿孔130。可使用合适的工艺过程，如图3A中所述的光刻工艺过程与蚀刻工艺过程，以在基板110中制备第一穿孔120与第二穿孔130，细节在此不再详述。在本发明的部分实施方式中，第一穿孔120与第二穿孔130同时形成。
继续参阅图4B，填充绝缘材料132至第一穿孔120与第二穿孔130中。绝缘材料132形成在基板110上，且部分的绝缘材料132位于第一穿孔120与第二穿孔130中以完全填满第一穿孔120与第二穿孔130。在本发明的部分实施方式中，以化学气相沉积(CVD)、物理气相沉积(PVD)或涂布工艺过程形成绝缘材料132，但不以此为限。
继续参阅图4C，移除基板110上的绝缘材料132。在此步骤中，使用化学机械研磨工艺过程或蚀刻工艺过程以完全移除位于基板110上方的绝缘材料132。
继续参阅图4D，在第二穿孔130上覆盖光阻410。光阻410形成在基板110上以保护第二穿孔130中的绝缘材料132。换句话说，光阻410暴露第一穿孔120中的绝缘材料132。
接着参阅图4E，移除第一穿孔120中的绝缘材料132以使第一穿孔120中无任何填充物。由于光阻410暴露第一穿孔120中的绝缘材料132，因此可使用湿蚀刻工艺过程以完全移除第一穿孔120中的绝缘材料132，但在光阻410的保护下，第二穿孔130中的绝缘材料132不会被移除而仍余留在第二穿孔130中。在湿蚀刻工艺过程之后，即移除光阻410。
继续参阅图4E，填充导电材料122至第一穿孔120中。导电材料122形成在基板110上，其中部分的导电材料122位于基板110与绝缘材料132上，而另一部分的导电材料122则位于第一穿孔120中以完全填满第一穿孔120。在本发明的部分实施方式中，以电镀、溅镀或沉积工艺过程以形成导电材料122，但不以此为限。
最后参阅图4G，移除位于基板110上的导电材料122。在此步骤中，使用化学机械研磨工艺过程以完全移除基板110上的导电材料122，而形成图2A所示的半导体结构。
如前所述，第一穿孔120与第二穿孔130亦可自第二表面115往第一表面113延伸。具体而言，第一穿孔120与第二穿孔130制备在基板110的背面。请参阅图5A至5D以进一步理解第一穿孔120与第二穿孔130制备在基板110的背面的实施方式。图5A至5D为依据本发明的其他部分实施方式中，半导体结构在工艺过程各个阶段的剖面图。
如图5A所示，提供基板110。基板110具有相对的第一表面113与第二表面115。需注意的是，图5A至5D为后钻孔(via last)工艺过程，内连线结构 (interconnect)520已经制备在基板110的第一表面113上，再接着在后续的工艺过程中在基板110的背面形成第一穿孔120与第二穿孔130。此工艺过程先研磨基板110的第二表面115以减少基板110的厚度，并在第二表面115下形成氧化层150。之后，使用双重镶嵌蚀刻工艺过程移除部分的氧化层510与部分的基板110，而形成如图5B所示的暴露内连线结构520的第一穿孔120与第二穿孔130。
继续参阅图5C，填充绝缘材料132至第二穿孔130中。举例来说，可使用光阻(未示出)保护第一穿孔120，再形成绝缘材料132至第二表面115以完全填充第二穿孔130。此外，还可使用化学机械研磨工艺过程以移除第二表面115上多余的绝缘材料132，并接着移除第一穿孔120中的光阻。
继续参阅图5D，填充导电材料至第一穿孔120中。在移除光阻后即形成导电材料122至第二表面115以完全填充第一穿孔120。借此，导电材料122接触暴露在第一穿孔120中的内连线结构520而形成电性连接。再者，使用化学机械研磨工艺过程以移除第二表面115上多余的导电材料122，而形成具有主动穿孔与虚设穿孔在其背面的半导体结构。
由上述本发明实施例可知，本发明优于现有的半导体结构与制备方法，并总结这些优点如下。本发明使用第二穿孔以平衡填充导电材料时产生的应力，且第二穿孔中填充的绝缘材料的杨氏模量小于100GPa。借此，绝缘材料可具有优异的弹性以平衡或抵消导电材料产生的应力并防止基板产生翘曲。
本发明已经相当详细地描述某些实施方式，但其他的实施方式亦为可能的。因此，所附权利要求的精神和范畴不应限于本文所描述的实施方式。
虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体结构，其特征在于，所述半导体结构包含：
基板；
第一穿孔，其设置在所述基板中并填充导电材料；以及
第二穿孔，其设置在所述基板中并填充绝缘材料，且所述绝缘材料的杨氏模量小于所述导电材料的杨氏模量以平衡导电材料产生的应力。
2.如权利要求1所述的半导体结构，其特征在于，所述导电材料包含铜、钨、多晶硅或其组合。
3.如权利要求1所述的半导体结构，其特征在于，所述导电材料的杨氏模量大于110GPa。
4.如权利要求1所述的半导体结构，其特征在于，所述绝缘材料的杨氏模量小于100GPa。
5.如权利要求4所述的半导体结构，其特征在于，所述绝缘材料的杨氏模量介于5GPa至100GPa之间。
6.如权利要求5所述的半导体结构，其特征在于，所述绝缘材料的杨氏模量介于5GPa至50GPa之间。
7.如权利要求1所述的半导体结构，其特征在于，所述绝缘材料包含旋涂式玻璃、旋涂式介电材料、聚酰亚胺、二氧化硅或其组合。
8.如权利要求1所述的半导体结构，其特征在于，所述第二穿孔填充具有不同杨氏模量的绝缘材料，以在所述第二穿孔中形成多层结构。
9.如权利要求1所述的半导体结构，其特征在于，所述第一穿孔与所述第二穿孔具有相同的深度。
10.如权利要求1所述的半导体结构，其特征在于，所述第一穿孔与所述第二穿孔具有不同的深度。
11.如权利要求1所述的半导体结构，其特征在于，所述基板包含第一表面以及与所述第一表面相对的第二表面。
12.如权利要求11所述的半导体结构，其特征在于，所述第一穿孔与所述第二穿孔自所述第一表面延伸至所述第二表面。
13.如权利要求11所述的半导体结构，其特征在于，所述第一穿孔与所述第二穿孔自所述第二表面延伸至所述第一表面。
14.如权利要求1所述的半导体结构，其特征在于，所述第二穿孔环绕所述第一穿孔。
15.一种半导体结构，其特征在于，所述半导体结构包含：
基板，其具有主动区以及虚设区，所述虚设区环绕所述主动区；
主动穿孔，其设置在所述主动区中并填充导电材料；以及
虚设穿孔，其设置在所述虚设区中并填充绝缘材料，且所述绝缘材料的杨氏模量小于100GPa。
16.一种制备半导体结构的方法，其特征在于，所述制备半导体结构的方法包含：
在基板中形成第一穿孔与第二穿孔；
在所述第二穿孔中填充绝缘材料，且所述绝缘材料的杨氏模量小于100GPa；以及
在所述第一穿孔中填充导电材料。
17.如权利要求16所述的制备半导体结构的方法，其特征在于，在所述基板中形成所述第一穿孔与所述第二穿孔包含：
在所述基板上形成遮罩；以及
通过所述遮罩移除部分所述基板以形成所述第一穿孔与所述第二穿孔。
18.如权利要求16所述的制备半导体结构的方法，其特征在于，在所述第一穿孔中填充所述导电材料与在所述第二穿孔中填充所述绝缘材料包含：
在所述第一穿孔上覆盖光阻；
在所述第二穿孔中填充所述绝缘材料；
移除所述光阻；以及
在所述第一穿孔中填充所述导电材料。
19.如权利要求16所述的制备半导体结构的方法，其特征在于，在所述第一穿孔中填充所述导电材料与在所述第二穿孔中填充所述绝缘材料包含：
在所述第一穿孔与所述第二穿孔中填充所述绝缘材料；
在所述第二穿孔上覆盖光阻；
移除所述第一穿孔中的所述绝缘材料；以及
在所述第一穿孔中填充所述导电材料。
20.如权利要求16所述的制备半导体结构的方法，其特征在于，所述第一穿孔与所述第二穿孔同时形成。
CN201510425590.7A 2015-03-23 2015-07-20 半导体结构与其制备方法 Active CN105990285B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/664,932 2015-03-23
US14/664,932 US9397048B1 (en) 2015-03-23 2015-03-23 Semiconductor structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN105990285A CN105990285A (zh) 2016-10-05
CN105990285B true CN105990285B (zh) 2018-10-23

Family

ID=56381730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510425590.7A Active CN105990285B (zh) 2015-03-23 2015-07-20 半导体结构与其制备方法

Country Status (3)

Country Link
US (1) US9397048B1 (zh)
CN (1) CN105990285B (zh)
TW (1) TWI571964B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649021B (zh) * 2018-07-19 2024-07-26 长江存储科技有限责任公司 晶圆翘曲调整结构及其形成方法
TWI761297B (zh) * 2021-11-03 2022-04-11 友達光電股份有限公司 封裝結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1533227A (zh) * 2003-03-19 2004-09-29 �ձ�������ҵ��ʽ���� 中间板、带有中间板的基板和结构部件以及制造中间板的方法
CN1667813A (zh) * 2004-03-11 2005-09-14 株式会社东芝 半导体器件
CN103718285A (zh) * 2011-06-09 2014-04-09 德塞拉股份有限公司 应用导电颗粒的低应力tsv设计

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961398B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置
US8119918B2 (en) * 2005-09-14 2012-02-21 Nec Corporation Printed circuit board and semiconductor package
TWI291757B (en) * 2005-11-16 2007-12-21 Ind Tech Res Inst Structure to reduce stress for vias and a fabricating method thereof
WO2007085988A1 (en) * 2006-01-24 2007-08-02 Nxp B.V. Stress buffering package for a semiconductor component
US20080079159A1 (en) * 2006-10-02 2008-04-03 Texas Instruments Incorporated Focused stress relief using reinforcing elements
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
US7969013B2 (en) * 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP6002672B2 (ja) * 2010-11-15 2016-10-05 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ チャンバコンポーネントを接合するために使用される接着材料
US8227840B2 (en) 2010-11-24 2012-07-24 Nanya Technology Corp. Integrated circuit device and method of forming the same
US8420541B2 (en) * 2011-05-06 2013-04-16 Nanya Technology Corporation Method for increasing adhesion between polysilazane and silicon nitride
KR101918608B1 (ko) 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US8957504B2 (en) * 2013-03-15 2015-02-17 IP Enval Consultant Inc. Integrated structure with a silicon-through via
US9030025B2 (en) * 2013-03-15 2015-05-12 IPEnval Consultant Inc. Integrated circuit layout
TWI492344B (zh) * 2013-04-09 2015-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1533227A (zh) * 2003-03-19 2004-09-29 �ձ�������ҵ��ʽ���� 中间板、带有中间板的基板和结构部件以及制造中间板的方法
CN1667813A (zh) * 2004-03-11 2005-09-14 株式会社东芝 半导体器件
CN103718285A (zh) * 2011-06-09 2014-04-09 德塞拉股份有限公司 应用导电颗粒的低应力tsv设计

Also Published As

Publication number Publication date
TW201635432A (zh) 2016-10-01
US9397048B1 (en) 2016-07-19
CN105990285A (zh) 2016-10-05
TWI571964B (zh) 2017-02-21

Similar Documents

Publication Publication Date Title
JP5497756B2 (ja) 半導体素子の製造方法および半導体素子
US8426252B2 (en) Wafer level package having a stress relief spacer and manufacturing method thereof
KR100847649B1 (ko) 반도체 장치
TWI463584B (zh) 將淺溝槽隔離及穿透基板之通孔整合至積體電路設計中
US8202801B1 (en) Method of fabricating a semiconductor device with through substrate via
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
TW201209982A (en) A semiconductor device comprising through hole vias having a stress relaxation mechanism
CN103137566A (zh) 用于形成集成电路的方法
CN105990285B (zh) 半导体结构与其制备方法
TW201830594A (zh) 封裝結構及其製造方法
EP2738827B1 (en) MIMCAP structure in a semiconductor device package
CN110707068B (zh) 半导体互连结构及其制备方法
US12021046B2 (en) Redistribution layer and integrated circuit including redistribution layer
JP6335132B2 (ja) 半導体装置、および、半導体装置の製造方法
CN105321904B (zh) 半导体装置
KR102307847B1 (ko) 반도체 장치 및 제조 방법
KR101487082B1 (ko) 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법
WO2010119570A1 (ja) 積層半導体装置及び積層半導体装置の製造方法
TWI578346B (zh) 電容結構與其形成方法
CN107845622B (zh) 具有硅穿孔的芯片堆叠体及其制造方法
KR101644266B1 (ko) 캡 기판의 제조 방법, 이를 이용한 ｍｅｍｓ 장치의 제조 방법, 및 ｍｅｍｓ 장치
TW202207407A (zh) 半導體結構及其製造方法
KR101299217B1 (ko) 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20170303

Address after: Idaho

Applicant after: Micron Technology, Inc.

Address before: Taiwan Taoyuan turtle mountain Inotera Park three road No. 667 Chinese Renaissance

Applicant before: Inotera Memories, Inc.

GR01 Patent grant
GR01 Patent grant