CN105023909B - 提供再分布层（rdl）和硅通孔（tsv）的结构和方法 - Google Patents

提供再分布层（rdl）和硅通孔（tsv）的结构和方法 Download PDF

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Abstract

本发明公开了一种为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法。该方法包括制备用于与半导体封装接合的晶圆。该晶圆包括低电阻衬底，低电阻衬底含有RDL和TSV以用于使半导体封装的输入/输出(I/O)连接点在另一位置可用。RDL包括穿过低电阻衬底并且两侧均由隔离沟槽划界的导电路径。TSV由隔离沟槽和RDL划界。制备用于接合的晶圆可以包括：制备隔离沟槽，该隔离沟槽对穿过低电阻衬底的用于RDL的导电路径划界以及对低电阻衬底中的用于TSV的立柱中的垂直导电路径划界；在隔离沟槽中填充隔离沟槽材料；以及制备晶圆接合面。本发明还公开了提供再分布层(RDL)和硅通孔(TSV)的结构和方法。

Description

提供再分布层（RDL）和硅通孔（TSV）的结构和方法
技术领域
本专利文件中描述的技术总的来说涉及3D半导体器件，更具体地，涉及提供再分布层和硅通孔的结构和方法。
背景技术
在过去的几十年间，半导体器件的缩小已使集成电路的速度、性能、密度以及单位功能成本取得了不断改善。制造再分布层和硅通孔的工艺的改善可以进一步促进集成电路的缩小。
发明内容
本发明一方面提供一种为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法，所述方法包括：制备用于与半导体封装接合的晶圆，所述晶圆包括低电阻衬底，所述低电阻衬底含有RDL和TSV以用于使所述半导体封装的输入/输出(I/O)连接点在另一位置可用，其中，所述RDL 包括穿过所述低电阻衬底并且两侧由隔离沟槽划界的导电路径，所述TSV 由所述隔离沟槽和所述RDL划界；以及将所述晶圆接合至所述半导体封装。
优选地，所述的制备晶圆包括：制备所述隔离沟槽，所述隔离沟槽对穿过所述低电阻衬底的用于所述RDL的所述导电路径划界以及对所述低电阻衬底中的用于所述TSV的立柱中的垂直导电路径划界；在所述隔离沟槽中填充隔离沟槽材料；以及制备晶圆接合面。
优选地，所述的制备所述隔离沟槽包括光刻和蚀刻步骤。
优选地，所述的在隔离沟槽中填充隔离沟槽材料包括氧化步骤、去除氮化硅步骤以及多晶硅沟槽填充步骤。
优选地，所述隔离沟槽材料包括由氧化物划界的多晶硅材料。
优选地，所述的制备晶圆接合面包括提供第一金属面以用于接合与所述半导体封装相关的金属面。
优选地，所述的提供第一金属面包括金属图案化步骤和多晶硅图案化步骤。
优选地，所述第一金属面包括锗(Ge)。
优选地，为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法还包括形成支柱以用作所述晶圆与所述半导体封装之间的导电路径和间隔件。
优选地，所述支柱为与所述衬底具有相同掺杂类型的多晶硅支柱。
优选地，所述的将所述晶圆接合至所述半导体封装包括将所述晶圆接合至微电子机械系统(MEMS)或MEMS/CMOS晶圆。
优选地，为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法还包括：薄化所述晶圆以允许所述隔离沟槽延伸穿过所述晶圆的从顶面至底面的厚度。
优选地，所述的薄化所述晶圆在所述晶圆接合至所述半导体封装之后执行。
另一方面，本发明一种用于提供具有再分布层(RDL)和硅通孔(TSV) 的半导体封装的结构，所述结构包括：
低电阻衬底；
穿过所述低电阻衬底并由隔离沟槽划界的导电RDL路径，所述隔离沟槽已至少部分地填充有非导电材料和多晶硅，所述非导电材料将所述低电阻衬底的位于所述隔离沟槽的相反两侧的部分电隔离；
TSV立柱，形成在所述衬底中并从所述衬底的顶面延伸至底面并且由所述隔离沟槽的弯曲部分划界；
多晶硅支柱，物理连接且电连接至所述TSV立柱和所述隔离沟槽中的所述多晶硅。
优选地，用于提供具有再分布层(RDL)和硅通孔(TSV)的半导体封装的结构还包括位于所述顶面上的焊料凸块，其中，所述TSV和所述 RDL配合以使与所述结构安装的系统级PCB板的I/O连接点在所述焊料凸块处可用。
优选地，用于提供具有再分布层(RDL)和硅通孔(TSV)的半导体封装的结构还包括位于所述底面上的用于与半导体封装接合的接合面，所述接合面包括用于接合与所述半导体封装相关的金属面的第一金属面。
优选地，所述第一金属面包括锗(Ge)。
优选地，所述底面还限定了多晶硅支柱，所述多晶硅支柱用作结构之间的导电路径和间隔件。
又一方面，本发明提供一种半导体器件，包括：半导体封装；以及接合至所述半导体封装的晶圆，所述晶圆包括：
低电阻衬底；
导电RDL路径，所述导电RDL路径穿过所述低电阻衬底并由隔离沟槽划界，所述隔离沟槽已至少部分地填充有非导电材料和多晶硅，所述非导电材料将所述低电阻衬底的位于所述隔离沟槽的相反两侧的部分电隔离；
TSV立柱，形成在所述衬底中并从所述衬底的顶面延伸至底面并由所述隔离沟槽的弯曲部分划界；以及
多晶硅支柱，物理连接且电连接至所述TSV立柱和所述隔离沟槽中的所述多晶硅。
优选地，半导体器件还包括：位于所述晶圆的顶面上的焊料凸块，其中，所述TSV和所述RDL路径配合以使系统级PCB板上的I/O连接点在所述焊料凸块处可用；以及接合面，所述接合面位于所述晶圆的底面上用于与所述半导体封装接合，所述接合面包括用于接合与所述半导体封装相关的金属面的第一金属面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以任意增大或减小。
图1A示出了根据一些实施例的可以接合至半导体器件以提供硅通孔 (TSV)和再分布层(RDL)的示例盖晶圆的仰视图；
图1B示出了图1A的盖晶圆的侧视图；
图2是示出根据一些实施例的用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的示例方法的工艺流程图；
图3是示出根据一些实施例的用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的另一示例方法的工艺流程图；
图4是示出根据一些实施例的用以制造前段盖晶圆的示例方法的工艺流程图；
图5是示出根据一些实施例的用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的另一示例方法的工艺流程图；
图6是根据一些实施例的氮化硅沉积、光刻和蚀刻步骤之后的示例半导体晶圆的截面图；
图7A是根据一些实施例的隔离沟槽光刻和蚀刻步骤之后的示例半导体晶圆的俯视图；
图7B是图7A的示例半导体晶圆的截面图；
图8是根据一些实施例的隔离氧化后的示例半导体晶圆的截面图；
图9是根据一些实施例的去除氮化硅之后的示例半导体晶圆的截面图；
图10是根据一些实施例的沟槽填充步骤后的示例半导体晶圆的截面图；
图11是根据一些实施例的金属形成步骤后的示例半导体晶圆的截面图；
图12是根据一些实施例的晶圆接合步骤后的示例半导体晶圆的截面图；
图13A和图13B分别是根据一些实施例的晶圆薄化步骤和焊料凸块应用工艺之后的示例半导体晶圆的俯视图和截面图。
具体实施方式
为了实现所提出的主题的不同特征，以下公开内容提供了多个不同实施例或实例。以下描述了部件和配制的特定实例以简化本公开内容。当然，这些仅仅是实例而并不旨在进行限制。例如，以下描述中第一部件形成在第二部件上方或之上可以包括第一部件和第二部件直接接触而形成的实施例，还可以包括第一部件和第二部件之间可以形成有附加部件以使第一部件和第二部件可以不直接接触的实施例。另外，在各个实例中，本公开可以重复使用参考标号和/或字母。这种重复目的在于简化和清晰，其本身并不规定所描述的各个实施例和/或构造之间的关系。
此外，在本文中可以使用诸如“在……之下”、“在……下面”、“下方的”、“在……上面”、“上方的”等等空间关系术语以便于描述附图中所示出的一个元件或部件与其他元件或部件之间的关系。这些空间关系术语旨在除包含附图中所示出的定向以外还包含器件在使用或操作中的不同定向。装置可以另外定向(旋转90度或者处于其他定向)，并且可以相应地对本文所使用的空间关系描述进行同样的解释。
本文所描述的是可用于制造具有小通孔覆盖区(footprint)的硅通孔 (TSV)方法，以及可用于同时制造TSV和再分布层(RDL)的方法。这些方法可以用在晶圆级芯片规模封装(WLCSP)技术中，以降低制造成本并获得更小的芯片尺寸。
在很多系统中，电镀TSV的最小尺寸受到通孔深度的限制。无论何时需要较深的通孔，TSV的尺寸都会增加。而且，在这些系统中，RDL不能与TSV技术集成。在这些系统中，可能使用额外的工艺和掩膜来制造RDL。
根据本文描述的方法，通过蚀刻包围作为导电路径的低电阻硅立柱和/ 或RDL的隔离沟槽并在隔离沟槽中填充诸如用于下面的后段工艺的氧化物和多晶硅的隔离沟槽材料来形成TSV。使用这些技术构造的TSV会导致在相同的TSV深度的情况下与使用其他技术构造的TSV相比具有更小的 TSV尺寸。此外，RDL和TSV可以使用本文描述的方法同时制造。
图1A示出了盖晶圆10(如，低电阻硅(Si)衬底)的仰视图，其可以接合至半导体器件以提供具有小通孔覆盖区的硅通孔(TSV)以及提供再分布层(RDL)。TSV和RDL配合以使半导体器件的输入/输出(I/O) 连接点在另一位置可用。图1B示出了盖晶圆10沿着剖切线A-A’的侧视图。 TSV和RDL可使用本文公开的技术同时制造。所描述的结构可以用在晶圆级芯片规模封装(WLCSP)技术中以降低制造成本并获得更小的芯片尺寸。
所示结构可以通过在低电阻硅晶圆10中蚀刻隔离沟槽12而形成。隔离沟槽可以包围作为低电阻衬底中的TSV导电路径的低电阻立柱14(如，硅立柱)，包围作为低电阻衬底中的导电路径的RDL16，或包围二者。在该实例中，隔离沟槽12填充了多晶硅18和氧化物20(如，SiO2)，以隔离盖晶圆10内部的TSV14和RDL导电路径16。可以在盖晶圆10的低电阻硅立柱14的底面上提供焊料凸块22(例如由锡基合金制成)，以为盖晶圆10切成小片后安装至的系统级印刷电路板(PCB)提供连接点。可在盖晶圆10的底面的其他部分上提供介电层24，以提供与可能安装该盖晶圆10的系统级PCB的隔离。在图1A和图1B的实例中，该沟槽的直径21为9.3μm(1.5μm氧化物+6.3μm多晶硅+1.5μm氧化物)，高度23为 150μm，而TSV立柱14的直径25大于15μm。
图2是示出用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的示例方法的工艺流程图。该示例方法包括前段盖晶圆制造步骤(步骤102)、将盖晶圆接合至半导体封装 (步骤104)、以及后段盖晶圆处理步骤(步骤106)。
图3是示出用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的另一示例方法的工艺流程图。该示例方法包括与图2的示例方法类似的步骤，但同时示出了制造前段盖晶圆的示例步骤。在该实例中，提供了低电阻晶圆(步骤108)。在硅晶圆中制备隔离沟槽以限定并划界TSV立柱和RDL路径(步骤110)。在沟槽中提供诸如多晶硅和SiO2的合适的隔离沟槽材料(步骤112)。然后制备盖晶圆接合面(步骤114)。
图4是示出了制造前段盖晶圆的示例方法的工艺流程图。该示例方法包括类似于图3的示例方法的步骤，但还示出制备沟槽、沉积沟槽材料以及制备接合面的示例步骤。在该实例中，制备将晶圆上的TSV和RDL位置隔离开的沟槽包括氮化硅沉积、使用第一掩膜光刻和蚀刻(步骤116)、使用第二掩膜对隔离沟槽光刻和蚀刻(步骤118)，以在晶圆上分别限定氮化硅和沟槽的布局。
形成沟槽之后，在沟槽中沉积沟槽材料以隔离晶圆上的TSV和RDL 位置(步骤112)。首先，在该实例中，执行热氧化以在未被氮化硅膜覆盖的硅表面上形成大约1μm至1.5μm的隔离氧化层(步骤120)。然后，去除氮化硅以便暴露出硅立柱的硅表面(步骤122)并沉积多晶硅(步骤 124)以填满该隔离沟槽并同时与用作TSV的硅立柱形成良好的电接触。
沟槽填充之后，制备盖晶圆接合面(步骤114)。该制备可以包括在底面上形成金属(步骤126)以与盖晶圆所要接合的半导体器件上的金属接合。底面上形成的金属可以使用诸如锗(Ge)金属喷镀的金属沉积步骤来形成。制备还包括锗/多晶硅光刻和蚀刻(如，使用第三掩膜)(步骤128)，以形成用作盖晶圆与下层半导体器件晶圆之间的间隔件的多晶硅支柱 (stand-off)。
图5是示出用以生产具有在与下层半导体器件接合的低电阻晶圆中制造在一起的TSV和RDL的半导体结构的另一示例方法的工艺流程图。该示例方法包括类似于图2的示例方法的步骤，但还示出了将盖晶圆接合至半导体封装的示例步骤以及执行后段盖晶圆操作的示例步骤。在该实例中，将盖晶圆接合至半导体封装(步骤104)可包括将盖晶圆接合至微电子机械系统(MEMS)晶圆或接合至MEMS/CMOS晶圆(步骤130)。在该实例中，后段盖晶圆处理包括通过诸如平坦化的操作减小盖晶圆的厚度(即，薄化盖晶圆)的步骤(步骤132)。盖晶圆被薄化至使得已经制造好的沟槽从盖晶圆的接合面延伸至晶圆的顶面的程度。在该实例中，后段盖晶圆处理还包括在盖晶圆的顶面上的合适位置提供焊料凸块(步骤134)。
图6是氮化硅沉积、光刻和蚀刻步骤(如，图4的步骤116)之后以及隔离沟槽光刻和蚀刻步骤之前的示例半导体晶圆200的截面图。所示出的是沉积的氮化硅区202和204。
图7A是隔离沟槽光刻和蚀刻步骤(图4的步骤118)之后的示例半导体晶圆200的俯视图。图7B是图7A的示例半导体晶圆的截面图。所示出的是隔离沟槽206、一对TSV位置208、210以及RDL路径212。
图8是隔离氧化(图4的步骤120)后的示例半导体晶圆200的截面图，该隔离氧化可以使用熔炉环境来实现。所示出的是在晶圆200的顶面周围和在隔离沟槽206中的氧化层214。
图9是去除氮化硅(图4的步骤122)之后的示例半导体晶圆200的截面图，可以例如使用反应离子蚀刻(RIE)工艺来实现去除氮化硅。
图10是沟槽206中填充了多晶硅216(图4的步骤124)后的示例半导体晶圆200的截面图。多晶硅216与半导体晶圆200具有相同的掺杂类型并可以使用例如化学气相沉积(CVD)工艺来应用。所示出的是沉积在沟槽206中的4μm厚的多晶硅层。
图11是在晶圆的开口部分形成金属218(图4的步骤126和128)后的示例半导体晶圆200的截面图。在该实例中，形成金属包括使用诸如光刻、沉积和蚀刻的步骤同时进行锗图案化和多晶硅图案化(如，以形成多晶硅支柱219)。多晶硅支柱219被物理连接和电连接至隔离沟槽216中的多晶硅，用作与TSV208平行的导电路径。
图12是示例半导体晶圆200接合至半导体封装220(图5的步骤130) 之后以及晶圆薄化步骤(图5的步骤132)之后的该晶圆200的截面图。在该实例中，锗218接合至半导体封装220上的金属连接点222。在该实例中，金属连接点222由诸如铝-铜(AlCu)的金属材料制成。半导体封装 218可包括不同的构型，如MEMS封装或安装在CMOS封装上的MEMS 封装。
图13A和图13B分别是电介质沉积和焊料凸块应用工艺(图5的步骤 134)之后的示例半导体晶圆200的俯视图和截面图。所示出的是硅通孔 (TSV)218、RDL路径212、电介质224以及焊料凸块226(图13A中未示出电介质)。
以上描述了构造具有小通孔覆盖区的TSV以及同时制造TSV和RDL 的方法。这些方法可以用在晶圆级芯片规模封装(WLCSP)技术中，以获得低制造成本和更小的芯片尺寸。
在一个实施例中，公开了一种为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法。该方法包括制备用于与半导体封装接合的晶圆以及将该晶圆接合至半导体封装。该晶圆包括低电阻衬底，该低电阻衬底含有RDL和TSV以用于使半导体封装的输入/输出(I/O)连接点在另一位置可用。该RDL包括穿过低电阻衬底并且两侧由隔离沟槽划界的导电路径。该TSV由隔离沟槽和RDL划界。
这些方面以及其他实施例可以包括一个或多个下面的特征。制备晶圆可以包括制备隔离沟槽，隔离沟槽对穿过低电阻衬底的用于RDL的导电路径划界以及对低电阻衬底中用于TSV的立柱中的垂直导电路径划界。制备晶圆还可以包括在隔离沟槽中填充隔离沟槽材料以及制备晶圆接合面。制备隔离沟槽可包括光刻和蚀刻步骤。在隔离沟槽中填充隔离沟槽材料可包括氧化步骤以及多晶硅沟槽填充步骤。隔离沟槽材料可以包括由氧化物划界的多晶硅材料。制备晶圆接合面可以包括提供第一金属面以用于接合与半导体封装相关的金属面。提供第一金属面可以包括金属图案化步骤和多晶硅图案化步骤。第一金属面可以包括锗(Ge)。该方法还包括形成支柱以用作晶圆与半导体封装之间的导电路径和间隔件。支柱可以是与衬底具有相同掺杂类型的多晶硅支柱。将晶圆接合至半导体封装可以包括将晶圆接合至MEMS或MEMS/CMOS晶圆。该方法还可以包括薄化晶圆以允许隔离沟槽延伸穿过晶圆的从顶面至底面的厚度。薄化晶圆可以在晶圆接合至半导体封装之后执行。
在另一个实施例中，公开了一种用于提供具有再分布层(RDL)和硅通孔(TSV)的半导体封装的结构。该结构包括低电阻衬底、穿过低电阻衬底并由隔离沟槽划界的导电RDL路径、形成在衬底中并从衬底的顶面延伸至底面并且由隔离沟槽的弯曲部分划界的TSV立柱。隔离沟槽已至少部分地填充有非导电材料和多晶硅，非导电材料将低电阻衬底的位于隔离沟槽的相反两侧的部分电隔离。该结构还包括多晶硅支柱，该多晶硅支柱物理连接且电连接至TSV立柱和隔离沟槽中的多晶硅。
这些方面以及其他实施例可以包括一个或多个下面的特征。该结构还可以包括位于顶面上的焊料凸块，其中，TSV和RDL配合以使与该结构安装的系统级PCB板的I/O连接点在焊料凸块处可用。该结构还可以包括位于底面上的用于与半导体封装接合的接合面。该接合面可以包括用于接合与半导体封装相关的金属面的第一金属面。第一金属面可以包括锗(Ge)。接合面可以限定多晶硅支柱，该多晶硅支柱用作结构之间的导电路径和间隔件。
在又一个实施例中，公开了一种半导体器件，其包括半导体封装和接合至半导体封装的晶圆。晶圆包括低电阻衬底、穿过低电阻衬底并由隔离沟槽划界的导电RDL路径。隔离沟槽已填充有或部分地填充有非导电材料和多晶硅，非导电材料将低电阻衬底的位于隔离沟槽的相反两侧的部分电隔离。该晶圆还包括形成在衬底中并从衬底的顶面延伸至底面并由隔离沟槽的弯曲部分划界的TSV立柱。该晶圆还包括多晶硅支柱，该多晶硅支柱物理连接且电连接至TSV立柱和隔离沟槽中的多晶硅。
这些方面以及其他实施例可以包括一个或多个下面的特征。半导体器件还可以包括位于晶圆的顶面上的焊料凸块，其中，TSV和RDL路径配合以使系统级PCB板上的I/O连接点在焊料凸块处可用。半导体器件还可以包括位于所述晶圆的底面上用于与所述半导体封装接合的接合面。该接合面可以包括用于接合与半导体封装相关的金属面的第一金属面。
以上论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种为半导体封装提供再分布层(RDL)和硅通孔(TSV)的方法，所述方法包括：
制备用于与半导体封装接合的晶圆，所述晶圆包括低电阻衬底，所述低电阻衬底含有再分布层和硅通孔以用于使所述半导体封装的输入/输出(I/O)连接点在另一位置可用，其中，所述再分布层包括穿过所述低电阻衬底并且两侧由设置于所述再分布层的两侧的隔离沟槽划界的导电路径，所述硅通孔由包围所述硅通孔的所述隔离沟槽和所述再分布层划界；以及
将所述晶圆接合至所述半导体封装。
2.根据权利要求1所述的方法，其中，所述的制备晶圆包括：
制备所述隔离沟槽，所述隔离沟槽对穿过所述低电阻衬底的用于所述再分布层的所述导电路径划界以及对所述低电阻衬底中的用于所述硅通孔的立柱中的垂直导电路径划界；
在所述隔离沟槽中填充隔离沟槽材料；以及
制备晶圆接合面。
3.根据权利要求2所述的方法，其中，所述的制备所述隔离沟槽包括光刻和蚀刻步骤。
4.根据权利要求2所述的方法，其中，所述的在隔离沟槽中填充隔离沟槽材料包括氧化步骤、去除氮化硅步骤以及多晶硅沟槽填充步骤。
5.根据权利要求4所述的方法，其中，所述隔离沟槽材料包括由氧化物划界的多晶硅材料。
6.根据权利要求2所述的方法，其中，所述的制备晶圆接合面包括提供第一金属面以用于接合与所述半导体封装相关的金属面。
7.根据权利要求6所述的方法，其中，所述的提供第一金属面包括金属图案化步骤和多晶硅图案化步骤。
8.根据权利要求6所述的方法，其中，所述第一金属面包括锗(Ge)。
9.根据权利要求6所述的方法，还包括形成支柱以用作所述晶圆与所述半导体封装之间的导电路径和间隔件。
10.根据权利要求9所述的方法，其中，所述支柱为与所述衬底具有相同掺杂类型的多晶硅支柱。
11.根据权利要求1所述的方法，其中，所述的将所述晶圆接合至所述半导体封装包括将所述晶圆接合至微电子机械系统(MEMS)或MEMS/CMOS晶圆。
12.根据权利要求1所述的方法，还包括：
薄化所述晶圆以允许所述隔离沟槽延伸穿过所述晶圆的从顶面至底面的厚度。
13.根据权利要求12所述的方法，其中，所述的薄化所述晶圆在所述晶圆接合至所述半导体封装之后执行。
14.一种用于提供具有再分布层(RDL)和硅通孔(TSV)的半导体封装的结构，所述结构包括：
低电阻衬底；
穿过所述低电阻衬底并由隔离沟槽划界的导电再分布层路径，所述隔离沟槽设置于所述导电再分布层路径的两侧并且已至少部分地填充有非导电材料和多晶硅，所述非导电材料将所述低电阻衬底的位于所述隔离沟槽的相反两侧的部分电隔离；
硅通孔立柱，形成在所述衬底中并从所述衬底的顶面延伸至底面并且由包围所述硅通孔立柱的所述隔离沟槽的弯曲部分划界；
多晶硅支柱，物理连接且电连接至所述硅通孔立柱和所述隔离沟槽中的所述多晶硅。
15.根据权利要求14所述的结构，还包括位于所述顶面上的焊料凸块，其中，所述硅通孔和所述再分布层配合以使与所述结构安装的系统级PCB板的I/O连接点在所述焊料凸块处可用。
16.根据权利要求14所述的结构，还包括位于所述底面上的用于与半导体封装接合的接合面，所述接合面包括用于接合与所述半导体封装相关的金属面的第一金属面。
17.根据权利要求16所述的结构，其中，所述第一金属面包括锗(Ge)。
18.根据权利要求16所述的结构，其中，所述底面还限定了多晶硅支柱，所述多晶硅支柱用作结构之间的导电路径和间隔件。
19.一种半导体器件，包括：
半导体封装；以及
接合至所述半导体封装的晶圆，所述晶圆包括：
低电阻衬底；
导电再分布层路径，所述导电再分布层路径穿过所述低电阻衬底并由设置于所述导电再分布层路径的两侧的隔离沟槽划界，所述隔离沟槽已至少部分地填充有非导电材料和多晶硅，所述非导电材料将所述低电阻衬底的位于所述隔离沟槽的相反两侧的部分电隔离；
硅通孔立柱，形成在所述衬底中并从所述衬底的顶面延伸至底面并由包围所述硅通孔立柱的所述隔离沟槽的弯曲部分划界；以及
多晶硅支柱，物理连接且电连接至所述硅通孔立柱和所述隔离沟槽中的所述多晶硅。
20.根据权利要求19所述的半导体器件，还包括：
位于所述晶圆的顶面上的焊料凸块，其中，所述硅通孔和所述再分布层路径配合以使系统级PCB板上的I/O连接点在所述焊料凸块处可用；以及
接合面，所述接合面位于所述晶圆的底面上用于与所述半导体封装接合，所述接合面包括用于接合与所述半导体封装相关的金属面的第一金属面。
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