CN106960813A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构包括：衬底，包括层间电介质(ILD)和设置在该ILD上方的硅层，其中ILD包括设置在其中的导电结构；设置在硅层上方的介电层；以及导电插塞，该导电插塞与导电结构电连接并且从介电层延伸穿过硅层至ILD，其中，导电插塞具有从介电层延伸至ILD的长度和沿该长度基本上一致的宽度。本发明实施例涉及一种半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及一种半导体结构及其制造方法。
背景技术
使用半导体器件的电子设备对于许多现代化应用来说是必不可少的。随着电子技术的进步，半导体器件的尺寸正变得越来越小，同时半导体器件具有更多的功能和更大量的集成电路。由于半导体器件的小型化规模，晶圆级封装件(WLP)由于其低成本和相对简单的制造操作而被广泛地使用。在WLP操作期间，多个半导体部件组装在半导体器件上。此外，许多制造操作在这种小半导体器件内实施。
材料和设计的技术进步产生了多代半导体器件，其中，每一代都具有比先前一代更小且更复杂的电路。在进步和创新过程中，功能密度(即，每芯片面积上互连器件的数量)通常增大，而几何尺寸(即，可以使用制造工艺创建的最小组件)却已减小。半导体器件的制造操作包含许多步骤以及在这种小且薄的半导体器件上的操作。这些进步增加了处理和制造半导体器件的复杂程度。半导体器件的几何尺寸的减小可造成诸如电互连不良、部件的放置不准确的缺陷或其他问题，这导致半导体器件的高产量损失。半导体器件被生产为不期望的配置，这进一步地浪费材料并且因此增加制造成本。
半导体器件组装有大量的集成部件，而半导体器件的几何尺寸变得越来越小。由此，修改半导体器件的结构和改进制造操作面临许多挑战。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间电介质中的导电结构；介电层，设置在所述硅层上方；以及导电插塞，与所述导电结构电连接并且从所述介电层延伸穿过所述硅层至所述层间电介质，其中，所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置介电层；在所述介电层上方设置硬掩模；形成从所述介电层的暴露于所述硬掩模的部分延伸至所述层间电介质的沟槽；以及在所述沟槽内设置导电材料以形成导电插塞，其中，所述导电插塞从所述介电层延伸穿过所述硅层至所述层间电介质，并且所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置第一介电层；在所述第一介电层上方设置第二介电层；在所述第二介电层上方设置硬掩模；去除所述硬掩模的一部分以暴露所述第二介电层的一部分；形成从所述第二介电层的所述一部分延伸至所述层间电介质的沟槽；从所述第二介电层去除所述硬掩模；形成延伸穿过所述第二介电层的凹槽；以及在所述沟槽和所述凹槽内设置导电材料以形成导电插塞，其中，所述导电插塞包括延伸穿过所述第一介电层和所述硅层的第一部分、以及延伸穿过所述第二介电层的第二部分，并且其中，所述导电插塞的所述第一部分具有从所述第一介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的半导体结构的示意性截面图。
图2是根据本发明的一些实施例的半导体结构的示意性截面图。
图3是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图3A至图3L是根据本发明的一些实施例通过图3中的方法制造半导体结构的示意图。
图4是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图4A至图4M是根据本发明的一些实施例通过图4中的方法制造半导体结构的示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
通过多个操作来制造半导体结构。在制造期间，若干绝缘层堆叠在衬底或晶圆上方，并且若干导电结构形成在绝缘层或衬底内。电互连结构横跨半导体结构的绝缘层或衬底形成在这些导电结构之间。导电结构通过穿透多个延伸穿过绝缘层或衬底的沟槽或通孔彼此连接。然后使用导电材料填充沟槽，以使导电结构通过填充沟槽的导电材料电连接。
由于半导体结构的几何尺寸持续变得越来越小，因此沟槽的尺寸不得不进一步缩小。然而，沟槽的尺寸受到诸如蚀刻操作的分辨率、被蚀刻材料的选择性等的若干因素或其他因素的限制。照此，很难进一步减小半导体结构的几何尺寸。此外，沟槽的形成包含若干蚀刻操作。使用逐个部分的方式蚀刻沟槽，这导致高制造成本和繁重的工作。
在本发明中，公开了一种改进的半导体结构。该半导体结构包括其上具有硅层的衬底、设置在硅层上方的介电层、以及从介电层延伸穿过衬底的硅层的导电插塞。导电插塞具有沿其长度从介电层到衬底的基本上一致的宽度。进一步地，导电插塞的宽度可减小并且导电插塞的长与宽的纵横比可增大。导电插塞的一些构造可帮助减小半导体结构的几何尺寸。
图1是根据本发明的各个实施例的半导体结构100的示意性截面图。在一些实施例中，半导体结构100包括衬底101、介电层102和导电插塞103。在一些实施例中，半导体结构100是半导体器件或半导体封装件的一部分。
在一些实施例中，衬底101包括诸如硅、锗、砷化镓等的半导体材料。在一些实施例中，衬底101是硅衬底。在一些实施例中，衬底101进一步包括掺杂区，诸如P阱、N阱等。在一些实施例中，衬底101制造为在衬底101上方具有预定的功能电路，并且通过诸如光刻操作、蚀刻等的各种方法生产。
在一些实施例中，衬底101是包括诸如硅的半导体材料的晶圆。在一些实施例中，衬底101是逻辑器件晶圆。在一些实施例中，半导体衬底101是圆形、四边形或多边形。在一些实施例中，诸如晶体管的有源器件(未示出)形成在衬底101上方或衬底101内。在一些实施例中，衬底101包括诸如存储器(诸如SRAMS、闪速存储器等)、专用集成电路(ASIC)等的各种已知半导体器件中任一个。
在一些实施例中，衬底101包括层间电介质(ILD)101a和设置在ILD101a上方的硅层101b。在一些实施例中，硅层101b设置为与ILD101a的表面共形。在一些实施例中，ILD101a包括诸如氧化硅、碳化硅、氧氮化硅、氮化硅等的介电材料。在一些实施例中，ILD 101a包括诸如聚合物、聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的介电材料。在一些实施例中，ILD101a为单层介电材料或设置在彼此上方的不止一层的介电材料。出于清楚和简单的目的，图1例示了一块ILD 101a。然而，本领域中的普通技术人员将容易地理解，在ILD101a中可存在一层或多层介电材料。
在一些实施例中，ILD101a包括设置在其中的导电结构101c。在一些实施例中，导电结构101c被ILD101a中的一层或多层介电材料包围。在一些实施例中，导电结构101c通过ILD 101a中的介电材料绝缘。在一些实施例中，导电材料101c被配置为与衬底101外部的导线或电路电连接。在一些实施例中，导电结构101c包括诸如铜、金、铝、镍、钨、钯等的导电材料。在一些实施例中，导电结构101c为衬底101的顶部金属。
在一些实施例中，一个或多个导电结构101c设置在ILD101a内，并且被ILD101a中的一层或多层介电材料包围。出于清楚和简单的目的，图1仅例示了衬底101的ILD101a中的一个导电结构101c。然而，本领域中的普通技术人员将容易地理解，在ILD101a中可存在若干导电结构101c。在一些实施例中，导电结构101c通过ILD 101a中的介电材料彼此隔离。
在一些实施例中，隔离件(105、106)设置在衬底101上方。在一些实施例中，隔离件(105、106)设置在硅层101b上方。在一些实施例中，隔离件(105、106)包括高介电常数(高k)电介质105和氮化物106。在一些实施例中，高k电介质105设置在硅层101b上方。在一些实施例中，高k电介质105包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)等。在一些实施例中，氮化物106设置在高k电介质105上方。在一些实施例中，氮化物106包括氮化硅等。
在一些实施例中，介电层102设置在衬底101上方。在一些实施例中，介电层102设置在硅层101b上方。在一些实施例中，介电层102设置在氮化物106上方。在一些实施例中，介电层102包括未掺杂的硅酸盐玻璃(USG)。在一些实施例中，介电层102包括单层介电材料或设置在彼此上方的不止一层的介电材料。在一些实施例中，介电材料层通过诸如氮化物106的隔离件彼此隔离。出于清楚和简单的目的，图1示例了一个介电层102。然而，本领域中的普通技术人员将容易地理解，可存在一层或多层介电层102。
在一些实施例中，导电插塞103设置在衬底101和介电层102内。在一些实施例中，导电插塞103被介电层102、硅层101b和ILD101a包围。在一些实施例中，导电插塞103与ILD101a中的导电结构101c电连接。在一些实施例中，导电插塞103与导电结构101c耦接。在一些实施例中，导电插塞103与导电结构101c交界。在一些实施例中，导电插塞103包括诸如铜、金、铝、镍、钨、钯等的导电材料。
在一些实施例中，导电插塞103从介电层102穿过硅层101b延伸至ILD101a。在一些实施例中，导电插塞103延伸穿过介电层102、硅层101b和一部分的ILD101a。在一些实施例中，导电插塞103穿过介电层102、氮化物106、高k电介质105、硅层101b和部分的ILD101a。在一些实施例中，导电插塞103为圆柱形。在一些实施例中，导电插塞103为硅通孔(TSV)。
在一些实施例中，导电插塞103具有长度L和宽度W。在一些实施例中，导电插塞103的长度L为从介电层102延伸至ILD 101a的距离。在一些实施例中，长度L是导电插塞103的高度。在一些实施例中，长度L是导电插塞103的最长尺寸。在一些实施例中，长度L从介电层102的顶面延伸至导电结构101c的顶面。在一些实施例中，长度L是导电插塞103横跨介电层102、隔离件(105、106)、硅层101b和ILD 101a的深度。在一些实施例中，导电插塞103的长度L为约1μm至约10μm。在一些实施例中，长度L为约2μm至约8μm。在一些实施例中，长度L基本上大于3μm。
在一些实施例中，导电插塞103的宽度W为基本上正交于长度L的距离。在一些实施例中，宽度W为导电插塞103的最短尺寸。在一些实施例中，导电插塞103的宽度W为约0.1μm至约0.5μm。在一些实施例中，导电插塞103的宽度W为约0.2μm至约0.4μm。在一些实施例中，宽度W基本上小于0.5μm。
在一些实施例中，导电插塞103的宽度W沿导电插塞103的长度L基本上一致。在一些实施例中，被介电层102包围的导电插塞103的宽度W基本上与被硅层101b包围的导电插塞103的宽度W相同。在一些实施例中，被硅层101b包围的导电插塞103的宽度W基本上与被ILD 101a包围的导电插塞103的宽度W相同。在一些实施例中，被介电层102包围的导电插塞103的宽度W基本上与被ILD 101a包围的导电插塞103的宽度W相同。在一些实施例中，被氮化物106包围的导电插塞103的宽度W基本上与被介电层102、硅层101b或ILD 101a包围的导电插塞103的宽度W相同。
在一些实施例中，导电插塞103具有长度L与宽度W的纵横比。在一些实施例中，导电插塞103的纵横比基本上大于约20。在一些实施例中，导电插塞103的纵横比基本上大于30。在一些实施例中，导电插塞103的长度L基本上大于导电插塞103的宽度W。
在一些实施例中，隔离层104设置在导电插塞103周围。在一些实施例中，导电插塞103被隔离层104包围。在一些实施例中，导电插塞103通过隔离层104与介电层102和硅层101b绝缘。在一些实施例中，隔离层104从介电层102延伸至硅层101b或ILD101a。在一些实施例中，隔离层104与导电插塞103的外表面共形。在一些实施例中，隔离层104突出至ILD101a中。在一些实施例中，导电插塞103从隔离层104朝向导电结构101c突出。在一些实施例中，隔离层104包括氮化物、氮化硅等。
图2是根据本发明的各个实施例的半导体结构200的示意性截面图。在一些实施例中，半导体结构200包括第一衬底101、ILD101a、硅层101b、导电结构101c、第二衬底109、高k电介质105、第一氮化物106、第一介电层102、第二介电层107、第二氮化物108、导电插塞103以及隔离层104。在一些实施例中，第一衬底101、ILD101a、硅层101b、导电结构101c、高k电介质105、第一氮化物106、第一介电层102以及隔离层104分别具有与以上所述或在图1中例示的衬底101、ILD101a、硅层101b、导电结构101c、高k电介质105、氮化物106、介电层102以及隔离层104相似的构造。在一些实施例中，半导体结构200是半导体器件或半导体封装件的一部分。
在一些实施例中，半导体结构200包括与第一衬底101接合的第二衬底109。在一些实施例中，第二衬底109接合第一衬底101的ILD 101a。在一些实施例中，第一衬底101接合在第二衬底109上方。在一些实施例中，第二衬底109包括诸如硅、锗、砷化镓等的半导体材料。在一些实施例中，第二衬底109是硅衬底。在一些实施例中，第二衬底109制造为在衬底101上方具有预定的功能电路，并且功能电路通过诸如光刻操作、蚀刻等的各种方法生产。在一些实施例中，第二衬底109是包括诸如硅的半导体材料的晶圆。在一些实施例中，第二衬底109是逻辑器件晶圆。在一些实施例中，第二衬底109是圆形、四边形或多边形。在一些实施例中，第二衬底109具有与第一衬底101相似的构造。
在一些实施例中，第二衬底109包括包围一个或多个导电构件的一层或多层介电材料。在一些实施例中，第二衬底109包括设置在介电材料上方的半导体层。在一些实施例中，第二衬底109的介电材料包括氧化硅、碳化硅、氧氮化硅、氮化硅等。在一些实施例中，第二衬底109的半导体层包括硅等。在一些实施例中，第二衬底109的介电材料接合第一衬底101的ILD 101a。
在一些实施例中，第二氮化物108设置在第一介电层102上方。在一些实施例中，第二氮化物108设置为与第一介电层102的表面共形。在一些实施例中，第二氮化物108包括氮化硅等。在一些实施例中，第二氮化物108具有与第一氮化物106相似的构造。在一些实施例中，第二氮化物108包括与第一氮化物106相同的材料或不同的材料。
在一些实施例中，第二氮化物107设置在第一介电层102上方。在一些实施例中，第二介电层107设置在第二氮化物108上方。在一些实施例中，第二介电层107包括未掺杂的硅酸盐玻璃(USG)。在一些实施例中，第二介电层107包括单层介电材料或设置在彼此上方的不止一层介电材料。在一些实施例中，第二介电层107具有与第一介电层102相似的构造。在一些实施例中，第二介电层107包括与第一介电层102相同的材料或不同的材料。
在一些实施例中，导电插塞103包括第一部分103a和第二部分103b。在一些实施例中，第一部分103a从第一介电层102穿过硅层101b延伸至ILD 101a。在一些实施例中，第一部分103a与ILD 101a中的导电结构101c连接。在一些实施例中，第一部分103a具有从第一介电层102延伸至ILD 101a的长度L。在一些实施例中，第一部分103a具有沿长度L基本上一致的宽度W。在一些实施例中，第一部分103a的长度L为约1μm至约10μm。在一些实施例中，第一部分103a的宽度W为约0.1μm至约0.5μm。在一些实施例中，第一部分103a具有长度L与宽度W的纵横比。在一些实施例中，第一部分103a的纵横比基本上大于约20。在一些实施例中，第一部分103a具有与如上所述或在图1中例示的导电插塞103相似的构造。
在一些实施例中，导电插塞103的第二部分103b延伸穿过第二介电层107。在一些实施例中，导电插塞103的第二部分103b延伸穿过第二氮化物108。在一些实施例中，第二部分103b突出至第一介电层102的一部分中。在一些实施例中，第二部分103b被第二介电层107、第二氮化物108、以及第一介电层102包围。在一些实施例中，第二部分103b被构造成接收其他导电构件，诸如焊盘。在一些实施例中，管芯焊盘或接合焊盘设置在导电插塞103的第二部分103b上方。
在一些实施例中，第二部分103b设置在第一部分103a上方。在一些实施例中，第一部分103a与第二部分103b形成为一体。在一些实施例中，第一部分103a包括与第二部分103b相同的材料。在一些实施例中，第一部分103a和第二部分103b包括诸如铜、金、铝、镍、钨、钯等的导电材料。
在一些实施例中，第二部分103b具有基本上大于第一部分103a的宽度W的宽度W2。在一些实施例中，宽度W2为约1μm至约3μm。在一些实施例中，宽度W2为约1μm至约1.5μm。在一些实施例中，第二部分103b具有基本上小于第一部分103a的长度L的长度L2。在一些实施例中，第二部分103b具有长度L2与宽度W2的纵横比。在一些实施例中，第二部分103b的纵横比基本上小于第一部分103a的纵横比。
在本发明中，还公开了一种制造半导体结构的方法。在一些实施例中，通过方法300形成半导体器件100。方法300包括许多步骤，而描述和说明不应该被视为限制步骤顺序。方法300包括多个操作(301、302、303、304和305)。
在操作301中，如图3A所示，接收或提供衬底101。在一些实施例中，衬底101包括ILD 101a和设置在ILD 101a上方的硅层101b。在一些实施例中，导电结构101c设置在ILD101a内。在一些实施例中，衬底101、ILD101a、硅层101b和导电结构101c具有与如上所述或在图1中例示的相似的构造。
在一些实施例中，如图3B所示，隔离件(105、106)设置在衬底101上方。在一些实施例中，隔离件105包括高k电介质105和氮化物106。在一些实施例中，在高k电介质105上方设置氮化物106。在一些实施例中，高k电介质105或氮化物106通过旋涂、层压、化学汽相沉积(CVD)等来形成。在一些实施例中，高k电介质105和氮化物106具有与如上所述或在图1中例示的类似的构造。
在操作302中，如图3C所示，在衬底101上方设置介电层102。在一些实施例中，介电层102设置在硅层101b上方。在一些实施例中，介电层102通过旋涂、层压、化学汽相沉积(CVD)或任意其他合适的操作来形成。在一些实施例中，介电层102具有与如上所述或在图1中例示的相似的构造。
在操作303中，如图3D所示，在介电层102上方设置硬掩模110。在一些实施例中，硬掩模110包括氧化物等。在一些实施例中，硬掩模110通过旋涂、CVD、等离子体增强化学汽相沉积(PECVD)或任意其他合适的操作来形成。在一些实施例中，图案化硬掩模110以便暴露介电层102的一部分。
在一些实施例中，如图3E所示，在硬掩模110上方设置光刻胶111。在一些实施例中，通过旋涂或任何其他合适的操作设置光刻胶111。在一些实施例中，光刻胶111为具有取决于的曝光的化学特性的光敏感材料。在一些实施例中，光刻胶111对诸如紫外(UV)光的电磁辐射敏感，光刻胶111的化学特性基于暴露至UV光而改变。在一些实施例中，光刻胶111是正性光刻胶。暴露至UV光的正性光刻胶可被显影剂溶液溶解，而未暴露至UV的正性光刻胶不可被显影剂溶液溶解。在一些实施例中，通过去除光刻胶111的对应于介电层102的上述部分的位置的预定部分来图案化光刻胶111，使得硬掩模110的预定部分(也对应于介电层102的上述部分的位置)从光刻胶111暴露。
在图案化光刻胶111之后，硬掩模110从光刻胶111暴露的预定部分被去除，如在图3F中所述。在一些实施例中，通过诸如蚀刻的任何合适的操作去除硬掩模110的部分。在一些实施例中，介电层102的一部分从光刻胶111和硬掩模110暴露。在一些实施例中，如图3G所示，在图案化硬掩模110之后从硬掩模110去除光刻胶111。在一些实施例中，通过剥离或任何合适的操作去除光刻胶111。在一些实施例中，图案化硬掩模110，使得介电层102的一部分从硬掩模110暴露。
在操作304中，如图3H所示，形成沟槽112。在一些实施例中，沟槽112从介电层102的暴露于硬掩模110的部分延伸至ILD101a。在一些实施例中，沟槽112延伸穿过介电层102和硅层101b。在一些实施例中，沟槽112延伸穿过介电层102、氮化物106、高k电介质105、硅层101b和ILD101a的一部分。在一些实施例中，通过去除被介电层102的暴露于硬掩模110的部分覆盖的介电层102和硅层101b来形成沟槽112。在一些实施例中，还去除被介电层102的从硬掩模110暴露的部分覆盖的ILD101a的一部分。在一些实施例中，通过诸如蚀刻的任何合适的操作去除沟槽112。
在一些实施例中，沟槽112具有从介电层102延伸至ILD101a的深度D。在一些实施例中，深度D为约1μm至约10μm。在一些实施例中，沟槽112的宽度W3为沟槽112的开口的宽度。在一些实施例中，宽度W3为约0.1μm至约0.5μm。在一些实施例中，沟槽112具有深度D与宽度W3的纵横比。在一些实施例中，沟槽112的纵横比基本上大于30。在一些实施例中，沟槽112具有沿深度D基本上一致的宽度W3。
在一些实施例中，如图3I所示，去除硬掩模110。在一些实施例中，在形成沟槽112之后，去除硬掩模110。在一些实施例中，通过诸如灰化的任意合适的操作从介电层102去除硬掩模110。
在一些实施例中，如图3J所示，隔离层104设置在介电层102上方并且沿沟槽112设置。在一些实施例中，隔离层104设置成与沟槽112的侧壁共形。在一些实施例中，隔离层104被介电层102和硅层101b包围。在一些实施例中，隔离层104被ILD101a包围。在一些实施例中，通过诸如旋涂、CVD等任意合适的操作设置隔离层104。在一些实施例中，隔离层104包括氮化物、氮化硅等。
在一些实施例中，去除隔离层104设置在ILD101a上方或ILD101a内的部分，以暴露ILD101a的一部分，如在图3K中所示。在一些实施例中，去除ILD101a从隔离层104暴露的部分，以暴露ILD101a中的导电结构101c的一部分。在一些实施例中，去除ILD101a设置在导电结构101c上方的部分。在一些实施例中，通过诸如光刻和蚀刻的任何合适的操作去除ILD101a的该部分。在一些实施例中，隔离层104具有与如上所述或在图1中例示的相似的构造。
在操作305中，如图3L所示，在沟槽112中设置导电材料以形成导电插塞103。在一些实施例中，导电插塞103从介电层102延伸穿过硅层101b至ILD101a。在一些实施例中，导电插塞103被介电层102、硅层101b和ILD101a包围。在一些实施例中，在沟槽112内设置导电插塞103。在一些实施例中，导电插塞103与ILD101a中的导电结构101c电连接。在一些实施例中，去除设置在介电层102上方的隔离层104。在一些实施例中，导电材料或导电插塞103包括诸如铜、金、铝、镍、钨、钯等的导电材料。
在一些实施例中，导电插塞103具有长度L和宽度W。在一些实施例中，导电插塞103的长度从介电层102延伸至ILD 101a。在一些实施例中，导电插塞103的宽度W沿长度L基本上一致。在一些实施例中，导电插塞103沿长度L在宽度W上一致地伸长。在一些实施例中，导电插塞103的长度L为约1μm至约10μm。在一些实施例中，导电插塞103的宽度W为约0.1μm至约0.5μm。
在一些实施例中，导电插塞103具有长度L与宽度W的纵横比。在一些实施例中，导电插塞103的纵横比基本上大于20。在一些实施例中，导电插塞103具有与如上所述或在图1中例示的相似的构造。在一些实施例中，通过方法300形成的半导体结构具有与以上所述或在图1中例示的半导体结构相似的构造。
在本发明中，还公开了一种制造半导体结构的方法。在一些实施例中，通过方法400形成半导体结构200。方法400包括许多步骤，而描述和说明不应该被视为限制步骤顺序。方法400包括许多操作(401、402、403、404、405、406、407、408和409)。
在操作401中，如图4A所示，接收或提供第一衬底101。在一些实施例中，操作401类似于操作301。在一些实施例中，第一衬底101具有与如上所述或在图2中例示的相似的构造。在一些实施例中，第一衬底101包括ILD 101a和设置在ILD 101a上方的硅层101b。在一些实施例中，如图4B所示，隔离件(105、106)设置在衬底101上方，这类似于图3B。在一些实施例中，隔离件(105、106)具有与如上所述或在图2中例示的相似的构造。在一些实施例中，在第一衬底101上方设置第一氮化物106。在一些实施例中，第一氮化物106具有与如上所述或在图2中例示的相似的构造。
在一些实施例中，如图4B所示，接收或提供第二衬底109。在一些实施例中，第二衬底109接合第一衬底101。在一些实施例中，第二衬底109具有与如上所述或在图2中例示的相似的构造。在一些实施例中，第二衬底109通过诸如直接接合、熔融接合等任意合适的操作与第一衬底101接合。
在操作402中，如图4C所示，在第一衬底101上方设置第一介电层102。在一些实施例中，在硅层101b上方设置第一介电层102。在一些实施例中，操作402类似于操作302。在一些实施例中，第一介电层102具有与如上所述或在图2中例示的相似的构造。
在操作403中，如图4D所示，在第一介电层102上方设置第二介电层107。在一些实施例中，第二介电层107通过旋涂、层压、化学汽相沉积(CVD)或任意其他合适的操作来设置。在一些实施例中，第二介电层107具有与如上所述或在图2中例示的相似的构造。在一些实施例中，第二氮化物108设置在第一介电层102和第二介电层107之间。在一些实施例中，第二氮化物108具有与如上所述或在图2中例示的相似的构造。在一些实施例中，通过旋涂、层压、CVD等设置第二氮化物108。
在操作404中，如图4E所示，在第二介电层107上方设置硬掩模110。在一些实施例中，图案化硬掩模110。在一些实施例中，通过如上所述或在图3D至图3G中例示的操作图案化硬掩模110。在操作405中，如图4E所示，类似于图3G，去除硬掩模110的一部分以暴露第二介电层102的一部分。
在操作406中，如图4F所示，形成沟槽112。在一些实施例中，沟槽112从第二介电层107延伸穿过第一介电层102和硅层101b至ILD101a。在一些实施例中，沟槽112延伸穿过第二介电层107、第二氮化物108、第一介电层102、第一氮化物106、高k电介质105、硅层101b和ILD 101a的一部分。在一些实施例中，通过去除被介电层102从硬掩模110暴露的部分覆盖的第二介电层107、第一介电层102和硅层101b来形成沟槽112。在一些实施例中，通过诸如蚀刻的任何合适的操作形成沟槽112。
在一些实施例中，沟槽112具有从第二介电层107延伸至ILD101a的深度D。在一些实施例中，宽度D为约1μm至约10μm。在一些实施例中，沟槽112的宽度W3为沟槽112的开口的宽度。在一些实施例中，宽度W3为约0.1μm至约0.5μm。在一些实施例中，沟槽112具有深度D与宽度W3的纵横比。在一些实施例中，沟槽112的纵横比基本上大于30。在一些实施例中，沟槽112具有沿深度D基本上一致的宽度W3。
在操作407中，如图4G所示，从第二介电层107去除硬掩模110。在一些实施例中，在形成沟槽112之后，去除硬掩模110。在一些实施例中，通过诸如灰化的任意合适操作从第二介电层107去除硬掩模110。
在一些实施例中，如图4H所示，隔离层104设置在第二介电层107上方并且沿沟槽112设置。在一些实施例中，隔离层104设置成与沟槽112的侧壁共形。在一些实施例中，隔离层104被第二介电层107、第一介电层102和硅层101b包围。在一些实施例中，隔离层104被ILD101a包围。在一些实施例中，通过诸如旋涂、CVD等任意合适的操作设置隔离层104。在一些实施例中，隔离层104包括氮化物、氮化硅等。
在一些实施例中，去除隔离层104设置在ILD101a上方或ILD101a内的部分，以暴露ILD101a的一部分，如在图4I中所示。在一些实施例中，去除ILD101a从隔离层104暴露的部分，以暴露ILD101a中的导电结构101c的一部分。在一些实施例中，去除ILD101a设置在导电结构101c上方的部分。在一些实施例中，通过诸如光刻和蚀刻的任何合适的操作去除ILD101a的一部分。在一些实施例中，隔离层104具有与如上所述或在图2中例示的相似的构造。在一些实施例中，在导电结构101c的一部分从ILD101a暴露之后，去除设置在第二介电层107上方的隔离层104。
在一些实施例中，如图4J所示，光刻胶材料115设置在隔离层104上方并且设置在沟槽112内。在一些实施例中，去除一些光刻胶材料115，而保留位于沟槽112内的一些光刻胶材料115，如图4K所示。在一些实施例中，与剩余的光刻胶材料115接触的隔离层104被剩余的光刻胶材料115保护，并且因此在后续操作中不被去除。在一些实施例中，如图4K所示，光刻胶113设置在隔离层104或第二介电层107上方。在一些实施例中，图案化光刻胶113以暴露隔离层104的一部分。
在操作408中，如图4L所示，形成凹槽114。在一些实施例中，凹槽114延伸穿过第二介电层107。在一些实施例中，凹槽114还延伸穿过第二氮化物108。在一些实施例中，凹槽114延伸到第一介电层102的一部分中。在一些实施例中，凹槽114设置在延伸穿过第一介电层102和硅层101b的沟槽112上方。在一些实施例中，凹槽114与沟槽112连接。
在一些实施例中，通过在第二介电层107上方设置光刻胶113以及去除第二介电层107从光刻胶113暴露或未设置在光刻胶113下面的部分来形成凹槽114。在一些实施例中，去除不接触光刻胶材料115的隔离层104。在一些实施例中，图案化光刻胶113，以暴露第二介电层107的一部分或隔离层104的一部分。在一些实施例中，通过诸如蚀刻的任意合适的操作去除从光刻胶113暴露的第二介电层107的部分和隔离层104的部分，以便形成凹槽114。在一些实施例中，在形成凹槽114之后，从第二介电层107去除光刻胶113。在一些实施例中，在形成凹槽114之后，去除光刻胶113、被光刻胶113覆盖的隔离层104、以及设置在沟槽112内的光刻胶材料115。
在一些实施例中，凹槽114的宽度W2基本上大于沟槽112的宽度W3。在一些实施例中，宽度W2为约1μm至约3μm。在一些实施例中，宽度W2为约1μm至约1.5μm。在一些实施例中，凹槽114具有基本上小于延伸穿过第一介电层102和硅层101b的沟槽112的长度L。在一些实施例中，凹槽114具有长度L2与宽度W2的纵横比。在一些实施例中，凹槽114的纵横比基本上小于延伸穿过第一介电层102和硅层101b的沟槽112的纵横比。
在操作409中，如图4M所示，在沟槽112和凹槽114中设置导电材料以形成导电插塞103。在一些实施例中，设置导电材料以填充沟槽112和凹槽114。在一些实施例中，通过诸如电镀等的任何合适的操作设置导电材料。在一些实施例中，导电材料或导电插塞103包括诸如铜、金、铝、镍、钨、钯等的导电材料。
在一些实施例中，导电插塞103包括第一部分103a和第二部分103b。在一些实施例中，第一部分103a延伸穿过第一介电层102和硅层101b。在一些实施例中，第一部分103a被第一介电层102和硅层101b包围。在一些实施例中，第二部分103b延伸穿过第二介电层107。在一些实施例中，第二部分103b被第二介电层107包围。在一些实施例中，第二部分103b设置在第一部分103a上方。在一些实施例中，第一部分103a与第二部分103b形成为一体。在一些实施例中，第一部分103a包括与第二部分103b相同的材料。
在一些实施例中，第一部分103a具有从第一介电层102延伸至ILD 101a的长度L。在一些实施例中，第一部分103a具有沿长度L基本上一致的宽度W。在一些实施例中，第一部分103a的长度L为1μm至约10μm。在一些实施例中，第一部分103a的宽度W为约0.1μm至约0.5μm。在一些实施例中，第一部分103a具有长度L与宽度W的纵横比。在一些实施例中，第一部分103a的纵横比基本上大于20。在一些实施例中，第一部分103a具有与如上所述或在图2中例示的相似的构造。
在一些实施例中，第二部分103b具有基本上大于第一部分103a的宽度W的宽度W2。在一些实施例中，宽度W2为约1μm至约3μm。在一些实施例中，宽度W2为约1μm至约1.5μm。在一些实施例中，第二部分103b具有基本上小于第一部分103a的长度L的长度L2。在一些实施例中，第二部分103b具有长度L2与宽度W2的纵横比。在一些实施例中，第二部分103b的纵横比基本上小于第一部分103a的纵横比。在一些实施例中，第二部分103b具有与如上所述或在图2中例示的相似的构造。在一些实施例中，通过方法400形成的半导体结构具有与以上所述或在图2中例示的半导体结构200相似的构造。
在本发明中，公开了一种半导体结构。该半导体结构包括延伸穿过介电层和衬底的硅层的导电插塞。导电插塞具有沿其长度的基本上一致的宽度。进一步地，导电插塞的宽度或关键尺寸减小，导电插塞的纵横比增大，并且半导体结构的几何尺寸减小。
在一些实施例中，一种半导体结构包括：衬底，包括层间电介质(ILD)和设置在该ILD上方的硅层，其中ILD包括设置在其中的导电结构；设置在硅层上方的介电层；以及导电插塞，与导电结构电连接并且从介电层延伸穿过硅层至ILD，其中，导电插塞具有从介电层延伸至ILD的长度和沿该长度基本上一致的宽度。
在一些实施例中，导电插塞被介电层、硅层和ILD包围。在一些实施例中，导电插塞与导电结构耦合。在一些实施例中，宽度为约0.1μm至约0.5μm，或长度为约1μm至约10μm。在一些实施例中，导电插塞具有长与宽的纵横比，并且纵横比基本上大于约20。在一些实施例中，介电层包括未掺杂的硅酸盐玻璃(USG)。在一些实施例中，半导体结构进一步包括隔离层，隔离层包围导电插塞，以将导电插塞与介电层和硅层绝缘。在一些实施例中，半导体结构进一步包括与衬底的ILD接合的第二衬底。
在一些实施例中，一种制造半导体结构的方法包括：提供包括层间电介质(ILD)和设置在ILD上方的硅层的衬底，在硅层上方设置介电层，在介电层上方设置硬掩模，形成从暴露于硬掩模的介电层的的部分延伸至ILD的沟槽，以及在沟槽中设置导电材料以形成导电插塞，其中，导电插塞从介电层延伸穿过硅层至ILD，并且导电插塞具有从介电层延伸至ILD的长度和沿该长度基本上一致的宽度。
在一些实施例中，设置硬掩模包括在硬掩模上方设置光刻胶，去除掩模的从光刻胶暴露的部分，以及将光刻胶从掩模去除。在一些实施例中，形成沟槽包括去除被介电层的暴露于硬掩模的部分覆盖的介电层和硅层。在一些实施例中，沟槽具有从介电层延伸至ILD的深度和沿该深度基本上一致的宽度。在一些实施例中，沟槽具有从介电层延伸至ILD的约1μm至约10μm的深度，或沟槽具有约0.1μm至约0.5μm的宽度，或沟槽具有沟槽的深度与宽度的纵横比，并且纵横比基本上大于30。在一些实施例中，该方法进一步包括从介电层去除硬掩模，或者其中硬掩模为氧化物层。在一些实施例中，该方法进一步包括设置与沟槽的侧壁共形的隔离层。
在一些实施例中，一种制造半导体结构的方法包括：提供包括层间电介质(ILD)和设置在该ILD层上方的硅层的衬底，在硅层上方设置第一介电层，在第一介电层上方设置第二介电层，在第二介电层上方设置硬掩模，去除硬掩模的一部分以暴露第二介电层的一部分，形成从第二介电层的一部分延伸至ILD的沟槽，从第二介电层去除硬掩模，形成延伸穿过第二介电层的凹槽，以及在沟槽和凹槽中设置导电材料以形成导电插塞，其中，导电插塞包括延伸穿过第一介电层和硅层的第一部分、以及延伸穿过第二介电层的第二部分，并且其中，导电插塞的第一部分具有从第一介电层延伸至ILD的长度和沿该长度基本上一致的宽度。
在一些实施例中，导电插塞的第一部分被第一介电层和硅层包围，并且导电插塞的第二部分被第二介电层包围。在一些实施例中，凹槽设置在沟槽上方，或凹槽与沟槽耦合。在一些实施例中，凹槽的宽度基本上大于沟槽的宽度，或者凹槽的宽度为约1μm至约3μm。在一些实施例中，形成凹槽包括在第二介电层上方设置光刻胶，以及去除第二介电层的从光刻胶暴露的部分。
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间电介质中的导电结构；介电层，设置在所述硅层上方；以及导电插塞，与所述导电结构电连接并且从所述介电层延伸穿过所述硅层至所述层间电介质，其中，所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
在上述半导体结构中，所述导电插塞被所述介电层、所述硅层和所述层间电介质包围。
在上述半导体结构中，所述导电插塞与所述导电结构连接。
在上述半导体结构中，所述宽度为约0.1μm至约0.5μm，或所述长度为约1μm至约10μm。
在上述半导体结构中，所述导电插塞具有所述长度与所述宽度的纵横比，并且所述纵横比大于20。
在上述半导体结构中，所述介电层包括未掺杂的硅酸盐玻璃(USG)。
在上述半导体结构中，进一步包括隔离层，所述隔离层包围所述导电插塞，以将所述导电插塞与所述介电层和所述硅层绝缘。
在上述半导体结构中，进一步包括与所述衬底的层间电介质接合的第二衬底。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置介电层；在所述介电层上方设置硬掩模；形成从所述介电层的暴露于所述硬掩模的部分延伸至所述层间电介质的沟槽；以及在所述沟槽内设置导电材料以形成导电插塞，其中，所述导电插塞从所述介电层延伸穿过所述硅层至所述层间电介质，并且所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
在上述方法中，设置所述硬掩模包括在所述硬掩模上方设置光刻胶，去除所述硬掩模的从所述光刻胶暴露的部分，以及从所述硬掩模去除所述光刻胶。
在上述方法中，形成所述沟槽包括去除被所述介电层的暴露于所述硬掩模的部分覆盖的所述介电层和所述硅层。
在上述方法中，所述沟槽具有从所述介电层延伸至所述层间电介质的深度、以及沿所述深度一致的宽度。
在上述方法中，所述沟槽具有从所述介电层延伸至所述层间电介质的1μm至10μm的深度，或所述沟槽具有0.1μm至0.5μm的宽度，或所述沟槽具有所述沟槽的所述深度与所述宽度的纵横比，并且所述纵横比大于30。
在上述方法中，进一步包括从所述介电层去除所述硬掩模，或者其中所述硬掩模为氧化物层。
在上述方法中，进一步包括设置与所述沟槽的侧壁共形的隔离层。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：提供包括层间电介质和设置在所述层间电介质上方的硅层的衬底；在所述硅层上方设置第一介电层；在所述第一介电层上方设置第二介电层；在所述第二介电层上方设置硬掩模；去除所述硬掩模的一部分以暴露所述第二介电层的一部分；形成从所述第二介电层的所述一部分延伸至所述层间电介质的沟槽；从所述第二介电层去除所述硬掩模；形成延伸穿过所述第二介电层的凹槽；以及在所述沟槽和所述凹槽内设置导电材料以形成导电插塞，其中，所述导电插塞包括延伸穿过所述第一介电层和所述硅层的第一部分、以及延伸穿过所述第二介电层的第二部分，并且其中，所述导电插塞的所述第一部分具有从所述第一介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
在上述方法中，所述导电插塞的所述第一部分被所述第一介电层和所述硅层包围，并且所述导电插塞的所述第二部分被所述第二介电层包围。
在上述方法中，所述凹槽设置在所述沟槽上方，或所述凹槽与所述沟槽连接。
在上述方法中，所述凹槽的宽度大于所述沟槽的宽度，或者所述凹槽的所述宽度为1μm至3μm。
在上述方法中，形成所述凹槽包括在所述第二介电层上方设置光刻胶，以及去除所述第二介电层的从所述光刻胶暴露的部分。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (1)

1.一种半导体结构，包括：
衬底，包括层间电介质和设置在所述层间电介质上方的硅层，其中，所述层间电介质包括设置在所述层间电介质中的导电结构；
介电层，设置在所述硅层上方；以及
导电插塞，与所述导电结构电连接并且从所述介电层延伸穿过所述硅层至所述层间电介质，
其中，所述导电插塞具有从所述介电层延伸至所述层间电介质的长度和沿所述长度一致的宽度。
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