CN107393841A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体器件及其制造方法。在一些实施例中，半导体器件包括第一集成电路管芯、连接至第一集成电路管芯的第二集成电路管芯和连接在第一集成电路管芯的第一导电部件和第二集成电路管芯的第二导电部件之间的贯通孔。导电屏蔽物设置为围绕贯通孔的部分。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体器件及其制造方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，需要针对半导体管芯的更小和更富创造性的封装技术。
随着半导体技术的进一步进步，堆叠半导体器件(例如，三维集成电路(3DIC))成为进一步减小半导体器件的物理尺寸的有效替代。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或更多的半导体晶圆可以安装或堆叠在彼此的顶部上以进一步降低半导体器件的形状因数。
可以通过合适的接合技术将两个半导体晶圆和/或管芯接合在一起。通常使用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合、共熔接合、玻璃浆料接合、粘合接合、热压接合、反应接合等。可以在堆叠半导体晶圆之间提供电连接。堆叠半导体器件可以提供具有更小的形成因子更高的密度并且允许增加的性能和降低功耗。
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：第一集成电路管芯；第二集成电路管芯，连接至所述第一集成电路管芯的；贯通孔，连接在所述第一集成电路管芯的第一导电部件和所述第二集成电路管芯的第二导电部件之间；以及导电屏蔽物，围绕所述贯通孔的部分设置。
根据本发明的另一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件，其中，所述第一半导体器件包括连接至所述第一半导体器件的衬底的导电屏蔽物；在所述第一半导体器件和所述第二半导体器件中并且接近所述第一半导体器件的所述导电屏蔽物形成孔；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成贯通孔。
根据本发明的又一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件；其中，所述第一半导体器件包括第一衬底、设置在所述第一衬底上方的第一导电部件、设置在所述第一导电部件上方的第一绝缘材料层以及连接至所述第一衬底并接近所述第一导电部件的导电屏蔽物；其中，所述第二半导体器件包括第二衬底、设置在所述第二衬底上方的第二导电部件以及设置在所述第二导电部件上方的第二绝缘材料层；其中，将所述第一半导体器件连接至所述第二半导体器件包括将所述第二绝缘材料层连接至所述第一绝缘材料层；在所述第二半导体器件的部分和所述第一半导体器件中形成孔；在所述孔中形成衬垫；去除所述衬垫的部分；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成连接在所述第一导电部件和所述第二导电部件之间的贯通孔。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1和图2是根据本发明的一些实施例的接合在一起的半导体器件的截面图。
图3至图7以及图10至图15示出了处于各个阶段的制造工艺的截面图，其中，根据一些实施例，图1和图2中所示的半导体器件接合在一起并且在两个半导体器件的导电部件之间形成贯通孔。
图8和图9是根据一些实施例的图7中所示的半导体器件的顶视图。
图16至图18是根据一些实施例的接合在一起的半导体器件的透视图。
图19是根据本发明的一些实施例的示出了半导体器件的制造方法的流程图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
本发明公开了半导体器件的制造方法及其结构。在一些实施例中，诸如集成电路管芯和/或半导体晶圆的半导体器件连接和/或接合在一起，形成3DIC。贯通孔形成在接合在一起的半导体器件中，贯通孔为3DIC提供垂直电连接。贯通孔被围绕贯通孔的至少部分的导电屏蔽物保护。在一些实施例中，导电屏蔽物连接到集成电路管芯和/或晶圆的一个的衬底。在一些实施例中，导电屏蔽物提供(连接)至衬底的接地电路并提供静电放电(ESD)保护。贯穿各个视图和示出的实施例，相同的参考标号用于指定相同的元件。
图1和图2分别是是根据本发明的一些实施例的接合在一起的第一半导体器件102a和第二半导体器件102b的截面图。首先参照图1，提供了第一半导体器件102a。在一些实施例中，第一半导体器件102a包括集成电路管芯或包括多个集成电路管芯的半导体晶圆。也可以提供包含从晶圆形式分割的集成电路管芯的多个第一半导体器件102a。
第一半导体器件102a包括衬底104a。衬底104a在本文中也称为第一衬底。衬底104a可包括硅晶圆、碳化硅衬底、硅锗衬底或由其他半导体材料形成的衬底、块状衬底、绝缘体上硅(SOI)衬底、其他支撑衬底(即，本领域中已知的石英、玻璃等)或它们的组合。衬底104a可以包括设置在衬底104a的表面上(例如，在图1所示的视图中的顶面上方)的一个或多个绝缘材料116。绝缘材料116可以包括一层或多层SiO2或其他绝缘材料。
例如，在一些实施例中，衬底104a包括电路112a，电路112a包括在制造工艺的前段制程(FEOL)阶段或其他形式的工艺中形成在衬底104a上方或衬底104a内的有源器件层。在附图所示的视图中，第一半导体器件102a被反转；通常，电路112a形成在衬底104a的顶面上方。例如，在图1所示的视图中，电路112a示出为设置在第一半导体器件102a的衬底104a下部的下方。
电路112a可以包括适合于特定应用的任何类型的电路。电路112a可以包括一个或多个电气或电子器件。例如，电路112a可以包括互连以执行一种或多种功能的各种N型金属氧化物半导体(NMOS)器件和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。电路112a的功能可以包括存储结构、逻辑结构、处理结构、传感器、放大器、电源布线或管理、输入/输出电路、有源或无源器件无线射频器件(RF)、模拟或数字器件等。本领域的普通技术人员将理解，为了示例性目的提供以上实例，以进一步解释一些示例性实施例的应用并且不意味着以任何方式限制本发明。第一半导体器件102a也可以包括适合于给定应用的其他电路112a。
在一些实施例中，在形成电路112a之前，将钝化层106a设置在衬底104a上方(即，在图1中以倒置视图示出的衬底104a的下面)。钝化层106a可以包括一个或多个诸如SiO2、SiN等的绝缘材料层。在一些实施例中，作为实例，钝化层106a可以包括第一SiO2层(厚度为约2000埃到约12000埃)、SiN层(厚度为约500埃到约1000埃)和设置在SiN层上方的第二SiO2层(厚度为约2000埃到约12000埃)。例如，可使用化学汽相沉积(CVD)或其他方法形成SiO2层和SiN层。钝化层106a还可以包括其他的材料和尺寸。在一些实施例中，没有钝化层106a，并且电路112a直接形成在衬底104a上方和/或衬底104a内。
互连结构形成在衬底104a上方，例如，电路112a上方(即，在图1中以倒置视图示出的衬底104a的下面)。例如，可以在制造工艺的后段制程(BEOL)阶段中形成互连结构。互连结构包括多个导电部件108a、多个导电线118(在虚位所示，例如，在图1中的虚线中)和/或设置在多个绝缘材料层110a内的多个导电通孔119(也在图1中的虚位中示出)。作为实例，互连结构可包括层间介电质(ILD)、金属间介电(IMD)层。或金属间层。例如，多个绝缘材料层可使用本领域已知的任意合适的方法(诸如，旋涂、CVD和等离子体增强CVD(PECVD))由低K介电材料(诸如，磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、未掺杂的硅玻璃(USG)、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、其他材料、它们的组合或多层)形成。
互连结构的多个导电部件108a、多个导电线118和/或多个导电通孔119将形成在衬底104a中和上的各种电路112a(诸如无源和有源部件)彼此互连以及互连至外部组件。例如，互连结构可包括通过使用镶嵌工艺或消减蚀刻技术形成的嵌入在介电层内的通孔(未示出)而垂直互连的一个或多个导电迹线层。例如，包括多个导电部件108a、多个导电线118、和/或多个导电通孔119和多个绝缘材料层110a的互连结构具有约1μm到约10μm的总厚度。互连结构也可以包括其他尺寸。
不管互连结构的层数，第一半导体器件102a包括具有导电部件108a的顶部互连层。多个导电部件108a、多个导电线118和/或多个导电通孔119可以包括导电线、导电迹线或导电插塞，其中，导电线、导电迹线或导电插塞包括诸如铜、铜合金或其他金属或导电材料的导电材料。在一些实施例中，图1示出的导电部件108a包括基本位于导电部件108a的中心区域的开口117a。导电部件108a可以通过位于互连结构内的布线连接至第一半导体器件102a的其他部件或元件(未示出)。图1和图3至图15中示出了一个导电部件108a，然而，第一半导体器件102a可以包括位于顶部互连层中的许多导电部件108a。导电部件108a在本文中也称为第一导电部件。
在一些实施例中，包括与钝化层106a相似的材料和尺寸的钝化层106a’形成在顶部互连层中的多个导电部件108a上方(即，在图1中示出的视图下面)。在一些实施例中，不包括钝化层106’(应该是106a’)。
第一半导体器件102a包括形成在钝化层106a’上方(即，在图1中示出的视图下面)的绝缘材料层114a，或包括形成在位于顶部互连层中的多个导电部件108a上方的绝缘材料层114a(在不包括钝化层106a’的一些实施例中)。在一些实施例中，绝缘材料114a包括埋氧(BOX)层。本文中的绝缘材料114a也被称为第一绝缘材料层。例如，在一些实施例中，绝缘材料114a可以包括通过CVD形成的SiO2。例如，绝缘材料114a的厚度可以是约0.2μm至约3μm。绝缘材料114a还可以包括其他的材料、尺寸和形成方法。
根据本发明的一些实施例，导电屏蔽物120设置在互连结构内。在一些实施例中，在第一半导体器件102a的顶部视图或底部视图中，导电屏蔽物120包括基本环形的形状。导电屏蔽物120也可以包括其他形状。导电屏蔽物120包括形成在其中的开口117b。在一些实施例中，位于导电屏蔽物120中的开口117b在本文中也被称作第一开口，以及位于导电部件108a中的开口117a在本文中也被称作第二开口。
导电屏蔽物120通过位于互连结构的绝缘材料层110a内的布线122连接至第一半导体器件102a的衬底104a。例如，在一些实施例中，包括导电线122b和导电通孔122a的布线122可以连接在导电屏蔽物120和端子124之间，端子124包括连接至衬底104a的导电材料。在一些实施例中，例如，端子124可以包括接触焊盘、导电通孔或导电或半导体材料插塞。连接至衬底104a的端子124也可以包括其它类型的连接和材料。
导电屏蔽物120有利地形成在互连结构的导电线118层或导电通孔119层中。例如，现有的用于图案化导电线118层或导电通孔119层的光刻掩模可以包括用于导电屏蔽物120的图案。同样地，互连结构的导电线118层或导电通孔119层也可以包括将导电屏蔽物120连接至衬底104的布线122。因此，不要求额外的材料层和工艺步骤以在第一半导体器件102a中包括导电屏蔽物层120和布线122。在一些实施例中，电屏蔽层120和布线122包括与导电线118、导电通孔119或导电部件108a相同的材料，诸如铜、铜合金、或其他金属或导电材料。
在一些实施例中，导电屏蔽物120的部分可以包括在每一侧上包括尺寸d1的宽度，其中，尺寸d1包括约0.5μm至约3μm。例如，在一些实施例中，导电屏蔽物120的部分的宽度(包括在每一侧上的尺寸d1)可以包括约1.5μm。在一些实施例中，导电屏蔽物120可以包括包括尺寸d2的厚度，其中，尺寸d2包括约0.5μm至约3μm。导电屏蔽物120的尺寸d1和d2也可以包括其他尺寸。例如，在一些实施例中，导电屏蔽物120的尺寸d1和d2是足够的尺寸，从而，导电屏蔽物120为随后形成的贯通孔150(在图1中未示出；见图15中所示的贯通孔150)提供足够的ESD保护和/或等离子体诱导损坏(plasma-induced damage)(PID)保护。
然后参照图2，提供了第二半导体器件102b。在一些实施例中，第二半导体器件102b包括集成电路管芯或包括多个集成电路管芯的半导体晶圆。也可以提供包含从晶圆形式分割的集成电路管芯的多个第二半导体器件102b。第二半导体器件102b包括与用于第一半导体器件102a类似的元件和使用的相似的标号。从而，为了更详细的描述第二半导体器件102b的元件，可以参考所述的用于第一半导体器件102a的元件。
第二半导体器件102b包括衬底104b，衬底104b在本文中也称为第二衬底。电路112b形成在衬底104b内或上方，以及互连结构(包括形成在其内的绝缘材料层110b和导电部件108b)形成在电路112b上方。图2中所示的导电部件108b在本文中也称为第一导电部件。像所述的第一半导体器件102a的互连结构一样，互连结构也可以包括导电线层和导电通孔。钝化层106b可以形成在互连结构上方，以及绝缘材料层114b(可以包括BOX层)形成在钝化层106b上方。本文中的绝缘材料114b也被称为第二绝缘材料层。在一些实施例中，可以不包括钝化层106b。
第二半导体器件102b的互连结构包括顶部或最上面的互连层，该互连层包括示出的导电部件108b第二半导体器件102b可以是，但无需必须是，与第一半导体器件102a相同类型的器件，并且第二半导体器件102b可使用与第一半导体器件102a相似的工艺来制造，并且可包括与第一半导体器件102a相似的结构和材料。第二半导体器件102b还可以包括与第一半导体器件102a不同的器件类型，并且可使用不同的工艺、结构和材料制造第二半导体器件102b。
图3至图7以及图10至图15是示出了处于各个阶段的制造工艺的截面图，其中，根据本发明的一些实施例，图1和图2中所示的半导体器件102a和102b接合在一起并且在两个半导体器件102a和102b之间形成贯通孔150。在图3中，图1中所示的倒置的第一半导体器件102a连接至第二半导体器件102b并结合至第二半导体器件102b。使用胶或粘合剂、或诸如氧化物至氧化物接合的电介质至电介质接合，将第一半导体器件102a的第一绝缘材料层114a连接至第二半导体器件102b的第二绝缘材料层114b。作为实例，使用熔融接合将第一半导体器件102a的第一绝缘材料层114a连接至第二半导体器件102b的第二绝缘材料层114b。可以使用其他的方法将第一和第二半导体器件102a和102b接合到一起。
在一些实施例中，接合的第一和第二半导体器件102a和102b包括半导体器件100，半导体器件100包括封装的半导体器件或3DIC。
在第一和第二半导体器件102a和102b接合到一起之后，在第一和第二半导体器件102a和102b之间形成垂直电连接。在一些实施例中，贯通孔150(见图15)形成在每个第一半导体器件102a的第一导电部件108a和第二半导体器件102b的第二导电部件108b之间，本文中将参考图4到图15对贯通孔150进一步示出并描述。
使用光刻工艺或直接图案化工艺对第一和第二半导体器件102a和102b进行图案化，使其具有用于贯通孔150的多个孔。例如，在第一半导体器件102a上方(例如，如图4所示,在绝缘材料层116上方；在不包括绝缘材料116的实施例中，在衬底104a上方)形成光刻胶的第一层130以使用光刻工艺图案化第一和第二半导体器件102a和102b。如图5所示，然后图案化光刻胶的第一层130，使其具有用于半导体器件100的贯通孔的期望的图案。通过下列步骤可图案化光刻胶的第一层130：将光刻胶的第一层130曝光于从具有所需图案的光刻掩模反射的或穿过具有所需图案的光刻掩模的光或能量；使光刻胶的第一层130显影；以及使用灰化和/或蚀刻工艺去除光刻胶的第一层130的曝光或未曝光的部分(取决于光刻胶的第一层130是正性或负性)。在顶视图中，光刻胶的第一层130中的图案可以包括圆形、椭圆形、正方形、矩形或其他形状。如图6所示，然后，当使用蚀刻工艺132去除衬底106的部分时，图案化的光刻胶的第一层130用作蚀刻掩模，从而形成孔136。
在一些实施例中，蚀刻工艺132可以包括等离子体蚀刻工艺。在蚀刻工艺132期间，通过向衬底104a提供电连接，导电屏蔽物120有利地保护半导体器件100免受ESD和/或PID134。在一些实施例中，光刻胶的第一层130的图案可以具有与导电屏蔽物120基本相同的尺寸和形状。在一些实施例中，光刻胶的第一层130的图案可以包括比导电屏蔽物120的宽度小的宽度。
蚀刻工艺132导致第一半导体器件102a的位于导电屏蔽物120上方的绝缘材料116、衬底104a、钝化层106a、电路112a的器件层和绝缘材料层110a的蚀刻，该蚀刻具有光刻胶的第一层130的图案(具有包括尺寸d3的宽度)。蚀刻工艺132也导致了导电屏蔽物120的开口117b内的绝缘材料110a以及位于导电屏蔽物120下方、导电部件108a上方的绝缘材料层110a的蚀刻，该蚀刻具有导电屏蔽物120中的开口117a(应该是117b)的图案(具有包括尺寸d4的宽度)。蚀刻工艺132也导致了绝缘材料114a和114b以及钝化层106a’和106b的蚀刻，该蚀刻具有导电部件108a的开口117a的图案(具有包括尺寸d5的宽度)。例如，在一些实施例中，尺寸d3、d4和d5包括约0.5μm至约10μm。尺寸d3、d4和d5也可以包括其它的值。
在一些实施例中，如图6所示，尺寸d3大于尺寸d4，尺寸d4大于尺寸d5，结果是孔136具有倒置的分层形状。例如，根据导电屏蔽物120中的开口117b和导电部件108a中的开口117a的大小，孔136的形状可以改变。在一些实施例中，尺寸d3、d4和d5可以基本相同(未示出)。
如图7所示，然后去除光刻胶的第一层130。
图8和图9是根据一些实施例的图7中所示的半导体器件100的顶视图，示出了半导体器件100的导电屏蔽物120和其他元件的一些典型形状。在图8中，导电屏蔽物120包括连续的环形。如120'处的虚位所示，导电屏蔽物120的环形可以是圆形或正方形。导电屏蔽物120的环形也可以包括其他形状，诸如椭圆形、正方形、矩形或其他形状。在图8(应该是图9)中，导电屏蔽物120包括不连续的环形。例如，在一些实施例中，导电屏蔽物120部分或完全围绕孔136，其中，将会形成贯穿孔150。
在图7和图8中，端子124示出为圆形。端子124也可以包括其他形状，诸如椭圆形、正方形、矩形或其他形状。在一些实施例中，在半导体器件100的顶部视图中，导电部件108a的部分和导电部件108b的部分是可见的。
接着参照图10，衬垫140形成在半导体器件100上方，内衬于孔136和绝缘材料116的顶面。在一些实施例中，衬垫140包括氧化物材料，诸如SiO2或使用CVD形成的其他绝缘材料。例如，在一些实施例中，衬垫140的厚度为大约0.05μm至约0.5μm。衬垫140也可包括其他材料、形成方法和尺寸。如图10所示，在一些实施例中，衬垫140可以是基本共形的并且具有与下面的图案化的材料层的形貌基本相同的形貌。衬垫140也可以是非共形的(未示出)。
如图11至图14所示，从半导体器件100的孔136的下部去除衬垫140。在图11中，光刻胶的第二层130’形成在半导体器件100上方。接着参照图10，光刻胶的第二层130’填充衬垫140上方的孔136并在绝缘材料116的顶面上方延伸。如图12所示，使用光刻工艺图案化光刻胶的第二层130’。在一些实施例中，光刻胶的第二层130’中的图案可以与导电部件108a的开口117a的形状基本相同。在一些实施例中，光刻胶的第二层130’中的图案可以比导电部件108a的开口117a稍大。在一些实施例中，光刻胶的第二层130’保留在导电屏蔽物120中的开口117b的侧壁上。
然后，如图13所示，在用于衬垫140的蚀刻工艺中，光刻胶的第二层130’用作蚀刻掩模，该蚀刻工艺将衬垫140从导电部件108a中的开口117a的侧壁、绝缘材料层114a和114b的侧壁、钝化层106a’和106b的侧壁以及导电部件108b的顶面去除。如图14所示，然后去除光刻胶的第二层130’。衬垫140保留在导电屏蔽物120中的开口117b的侧壁上和导电屏蔽物120上方的孔136的上部的侧壁上。衬垫140也保留在导电部件108a上方的绝缘材料层110a的侧壁上。
如图15示出的截面图所示，导电材料148沉积或形成在半导体器件100上方，填充孔136并形成导电贯通孔150。在一些实施例中，使用原子层沉积(ALD)或电化学镀形成导电材料148。也可以使用其他方法形成导电材料148。作为实例，导电材料148可以包括铜、铜合金或其他的金属或导电材料。
如在148’处的虚位所示，在沉积导电材料148时，导电材料148可以在半导体器件100上方、绝缘材料116上方延伸。可以使用诸如化学机械抛光(CMP)工艺、研磨工艺或它们的组合的平坦化工艺从半导体器件100的顶面上方去除导电材料148多余的部分。在一些实施例中，在去除多余的导电材料148的平坦化工艺期间，也可以去除绝缘材料116和/或衬底104a的部分。在一些实施例中，在去除多余的导电材料148的平坦化工艺期间，也可以不去除绝缘材料116和/或衬底104a的部分。
由此，形成贯通孔150，贯通孔150提供第一半导体器件102a的导电部件108a和第二半导体器件102b的第二导电部件108b之间的垂直电连接。导电屏蔽物120通过衬垫140与贯通孔150电隔离，并且至少部分地围绕贯通孔150。贯通孔150包括具有包括尺寸d3’的宽度的上部，该上部位于第一半导体器件102a的位于导电屏蔽物120上方的绝缘材料116、衬底104a、钝化层106a、电路112a的器件层和绝缘材料层110a内，其中，尺寸d3’包括图6中示出的小于衬垫140的厚度的两倍的尺寸d3。贯通孔150包括位于导电屏蔽物120的开口117b和绝缘材料层110a(导电屏蔽物120下方和导电部件108a上方的)内的具有包括尺寸d4’的宽度的中部，其中，尺寸d4’包括图6中示出的小于衬垫140的厚度的两倍的尺寸d4。贯通孔150包括位于绝缘材料层114a和114b以及钝化层106a’和106b内的具有包括尺寸d5的宽度的下部。
贯通孔150延伸穿过导电屏蔽物120中的开口117b(见图14)。贯通孔150也延伸穿过导电部件108a中的开口117a。贯通孔150终止于位于导电部件108b的顶面处的底部处。例如，孔136的形成包括形成孔136，其中，孔136的底部设置在导电部件108b的顶面上；这样，贯通孔150的底部临近导电部件108b的顶面。通过将贯通孔150连接至导电部件108b的顶面和导电部件108a的侧壁来形成导电部件108a和导电部件108b之间的电连接。作为实例，可以通过诸如通过连接连接件(诸如焊球)接触贯通孔150的顶面，或通过在半导体器件100的顶面上方形成布线来形成至半导体器件100的电连接。
图16至图18是根据一些实施例的半导体器件100的透视图。在图16中，示出了第一半导体器件102a连接至第二半导体器件102b，其中，第一半导体器件102a和第二半导体器件102b包括集成电路管芯。本文中所描述的多个贯通孔150形成在半导体器件100上。根据本发明的一些实施例，多个贯通孔150的一个或多个可以包括设置在贯通孔150的部分周围的导电屏蔽物120(图16中未示出，见图15)。
图17示出了一些实施例，其中，第一半导体器件102a和第二半导体器件102b包括晶圆(包括多个集成电路管芯)。在图18中，第一半导体器件102a包括集成电路管芯，以及第二半导体器件102b包括晶圆。如102a处和102a’处的虚线所示，在一些实施例中，包括集成电路管芯的多个第一半导体器件102a可以连接至包括晶圆的第二半导体器件102b。同样地，一个或多个第二半导体器件102b可以连接至包括晶圆的第一半导体器件102a(未示出)。根据一些实施例，在图17和图18所示的配置中，一个或多个贯通孔150可以包括设置在贯通孔150的部分周围的导电屏蔽物120。
图16至图18也示出了形成在第一半导体器件102a和第二半导体器件102b之间的多个贯通孔150。在一些实施例中，第一半导体器件102a可以包括多个第一导电部件108a，并且第二半导体器件102b可以包括多个第二导电部件108b。在一些实施例中，孔136可以形成在多个第一导电部件108a的每个和多个第二导电部件108b的一个之间。用导电材料148填充孔136以形成多个贯通孔150。
图19是根据本发明的一些实施例的示出了用于半导体器件100的制造方法的流程图。在流程160的步骤162中，第一半导体器件102a连接至第二半导体器件102b，其中，第一半导体器件102a包括连接至第一半导体器件102a的衬底104a的导电屏蔽物120(再次见图3)。在步骤164中，孔136形成在第一半导体器件102a和第二半导体器件102b中，并接近于第一半导体器件102a的导电屏蔽物120(再次见图4至图7)。在步骤166中，用导电材料148填充位于第一半导体器件102a和第二半导体器件102b中的孔136以形成贯通孔150(再次见图15)。
本发明的一些实施例包括具有被如本文所述的导电屏蔽物120屏蔽的贯通孔150的半导体器件100。本发明的一些实施例包括具有本文所述的被屏蔽的贯通孔150的半导体器件100的制造方法。
本发明的一些实施例的优势包括提供具有提高产量的半导体器件和3DIC。接近贯通孔的导电屏蔽物在贯通孔的形成过程提供导电屏蔽物以降低PID效应。例如，在一些实施例中，导电屏蔽物提供导电通路，以去除在用于为贯通孔形成孔的等离子体蚀刻工艺期间的电荷积聚。在一些实施例中，导电屏蔽物降低或防止在用于为贯通孔形成孔的等离子体蚀刻工艺期间的PID。在一些实施例中，导电屏蔽物提供(连接)至衬底的接地电路并提供ESD保护。导电屏蔽物可以方便地形成在第一半导体器件的互连结构的现有的材料层中(诸如导电线层或导电通孔层)，从而，不需要额外的材料层。也可以在形成第一半导体器件的互连结构的现有的材料层时，形成导电屏蔽物，从而，形成导电屏蔽物不需要额外制造步骤。
位于贯通孔的部分内的衬垫提供贯通孔和导电屏蔽物之间的绝缘。一些实施例可以以晶圆至晶圆、管芯至管芯和管芯至晶圆接合(的方式)实施。此外，容易在现有的半导体器件制造和/或封装工艺流程和结构中实施本文中所述的方法和器件。
在一些实施例中，一种半导体器件包括第一集成电路管芯、连接至第一集成电路管芯的第二集成电路管芯和连接在第一集成电路管芯的第一导电部件和第二集成电路管芯的第二导电部件之间的贯通孔。导电屏蔽物设置为围绕贯通孔的部分。
在一些实施例中，一种器件的制造方法包括：将第一半导体器件连接至第二半导体器件，其中，第一半导体器件包括连接至第一半导体器件的衬底的导电屏蔽物。孔形成在第一半导体器件和第二半导体器件中，并接近于第一半导体器件的导电屏蔽物。用导电材料填充位于第一半导体器件和第二半导体器件中的孔以形成贯通孔。
在一些实施例中，一种制造器件的方法包括将第一半导体器件连接至第二半导体器件。第一半导体器件包括：第一衬底、设置在第一衬底上方的第一导电部件、设置在第一导电部件上方的第一绝缘材料层、以及连接至第一衬底并接近第一导电部件的导电屏蔽物。第二半导体器件包括：第二衬底、设置在第二衬底上方的第二导电部件以及设置在第二导电部件上方的第二绝缘材料层。将第一半导体器件连接至第二半导体器件包括将第二绝缘材料层连接至第一绝缘材料层。方法包括：在第二半导体器件的部分和第一半导体器件中形成孔、在孔中形成衬垫以及去除衬垫的部分。用导电材料填充位于第一半导体器件和第二半导体器件中的孔以形成连接在第一导电部件和第二导电部件之间的贯通孔。
根据本发明的一个实施例，提供了一种半导体器件，包括：第一集成电路管芯；第二集成电路管芯，连接至所述第一集成电路管芯的；贯通孔，连接在所述第一集成电路管芯的第一导电部件和所述第二集成电路管芯的第二导电部件之间；以及导电屏蔽物，围绕所述贯通孔的部分设置。
在上述半导体器件中，所述导电屏蔽物连接至所述第一集成电路管芯的衬底。
在上述半导体器件中，在顶部视图中，所述导电屏蔽物包括环形。
在上述半导体器件中，所述导电屏蔽物的部分的宽度包括0.5μm到3μm。
在上述半导体器件中，所述导电屏蔽物包括0.5μm到3μm的厚度。
在上述半导体器件中，所述导电屏蔽物包括铜。
根据本发明的另一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件，其中，所述第一半导体器件包括连接至所述第一半导体器件的衬底的导电屏蔽物；在所述第一半导体器件和所述第二半导体器件中并且接近所述第一半导体器件的所述导电屏蔽物形成孔；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成贯通孔。
在上述方法中，将所述第一半导体器件连接至所述第二半导体器件包括将包括晶圆、集成电路管芯或多个集成电路管芯的第一半导体器件连接至所述第二半导体器件。
在上述方法中，将所述第一半导体器件连接至所述第二半导体器件包括将所述第一半导体器件连接至包括晶圆、集成电路管芯或多个集成电路管芯的第二半导体器件。
在上述方法中，所述第一半导体器件包括设置在所述第一半导体器件上的第一绝缘材料层，其中，所述第二半导体器件包括设置在所述第二半导体器件上的第二绝缘材料层，以及其中，将所述第一半导体器件连接至所述第二半导体器件包括将所述第一半导体器件的所述第一绝缘材料层连接至所述第二半导体器件的所述第二绝缘材料层。
在上述方法中，所述第一绝缘材料层或所述第二绝缘材料层包括埋氧(BOX)层。
在上述方法中，所述导电屏蔽物设置在所述第一半导体器件的导电线层或导电通孔层中。
在上述方法中，还包括：在用所述导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成所述贯通孔之前，在所述孔的部分内形成衬垫。
在上述方法中，形成所述衬垫包括形成氧化物材料。
根据本发明的又一实施例，还提供了一种制造器件的方法，所述方法包括：将第一半导体器件连接至第二半导体器件；其中，所述第一半导体器件包括第一衬底、设置在所述第一衬底上方的第一导电部件、设置在所述第一导电部件上方的第一绝缘材料层以及连接至所述第一衬底并接近所述第一导电部件的导电屏蔽物；其中，所述第二半导体器件包括第二衬底、设置在所述第二衬底上方的第二导电部件以及设置在所述第二导电部件上方的第二绝缘材料层；其中，将所述第一半导体器件连接至所述第二半导体器件包括将所述第二绝缘材料层连接至所述第一绝缘材料层；在所述第二半导体器件的部分和所述第一半导体器件中形成孔；在所述孔中形成衬垫；去除所述衬垫的部分；以及用导电材料填充位于所述第一半导体器件和所述第二半导体器件中的所述孔以形成连接在所述第一导电部件和所述第二导电部件之间的贯通孔。
在上述方法中，所述导电屏蔽物包括第一开口，以及其中，所述贯通孔延伸穿过所述第一开口。
在上述方法中，所述第一导电部件包括第二开口，以及其中，所述贯通孔延伸穿过所述第二开口。
在上述方法中，形成所述孔包括形成其中所述孔的底部设置在所述第二导电部件的表面上的孔。
在上述方法中，所述第一半导体器件包括多个第一导电部件；其中，所述第二半导体器件包括多个第二导电部件；以及其中，所述方法还包括在所述多个第一导电部件的每个和所述多个第二导电部件的一个之间形成孔，并且用所述导电材料填充所述孔。
在上述方法中，形成所述孔包括使用等离子体蚀刻工艺形成所述孔，以及其中，所述导电屏蔽物降低或防止在所述等离子体蚀刻工艺期间的等离子体诱导损坏(PID)。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种半导体器件，包括：
第一集成电路管芯；
第二集成电路管芯，连接至所述第一集成电路管芯的；
贯通孔，连接在所述第一集成电路管芯的第一导电部件和所述第二集成电路管芯的第二导电部件之间；以及
导电屏蔽物，围绕所述贯通孔的部分设置。
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