CN104733435B - 3dic互连装置和方法 - Google Patents

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Abstract

本发明提供了一种互连装置及形成该互连装置的方法。两个集成电路接合在一起。形成穿过其中一个衬底的第一开口。沿着第一开口的侧壁形成多层介电膜。一个或多个蚀刻工艺沿着第一开口的侧壁形成一个或多个间隔件型结构。形成从第一开口延伸至集成电路中的焊盘的第二开口。形成介电内衬，且用导电材料填充开口以形成导电插塞。

Description

3DIC互连装置和方法
技术领域
本发明总体涉及半导体工艺，更具体的，涉及3DIC互连装置和方法。
背景技术
由于各种电子组件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的持续提高，半导体工业经历了快速发展。在大多数情况下，集成密度的这种提高来自于最小部件尺寸（例如，向亚20nm节点缩小半导体工艺节点）的反复减小，这允许更多的组件集成到给定区域中。随着最近对小型化、更高速度和更大带宽以及更低功耗和延迟的需求增长，对更小和更有创造性的半导体管芯的封装技术的需求也在增长。
随着半导体技术的进一步发展，堆叠半导体器件（例如，3D集成电路（3DIC））已经作为进一步减小半导体器件的物理尺寸的有效替代而出现。在堆叠半导体器件中，在不同半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个半导体晶圆可以安装在彼此的顶部上从而进一步减小半导体器件的形状因数。
两个半导体晶圆可以通过合适的接合技术接合在一起。通常使用的接合技术包括直接接合、化学活性接合、等离子体活性接合、阳极接合、共晶接合、玻璃熔块接合、粘合剂接合、热压缩接合、反应接合等。在堆叠的半导体晶圆之间可以提供电连接件。堆叠的半导体器件可以提供具有更小的形状因数的更高的密度，并且实现更高的性能和更低的功耗。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种装置，包括：第一半导体芯片，包括第一衬底、多个第一介电层和在所述第一衬底上方的所述第一介电层中形成的多个第一金属线；第二半导体芯片，具有与所述第一半导体芯片的第一表面接合的表面，其中，所述第二半导体芯片包括第二衬底、多个第二介电层和在所述第二衬底上方的所述第二介电层中形成的多个第二金属线；导电插塞，从所述第一半导体芯片的第二表面延伸至所述第二半导体芯片中的所述多个第二金属线中的一个；以及多个内衬，插入在所述导电插塞和所述第一衬底之间，所述多个内衬中的至少一个不在所述导电插塞和所述多个第一介电层之间延伸。
在上述装置中，其中，所述导电插塞具有延伸穿过所述第一衬底的第一宽度和延伸穿过所述多个第一介电层的第二宽度，所述第一宽度大于所述第二宽度，从所述第一宽度到所述第二宽度的过渡形成凸缘。
在上述装置中，其中，所述导电插塞具有延伸穿过所述第一衬底的第一宽度和延伸穿过所述多个第一介电层的第二宽度，所述第一宽度大于所述第二宽度，从所述第一宽度到所述第二宽度的过渡形成凸缘；所述多个介电层中的至少一个沿着所述凸缘的表面延伸。
在上述装置中，其中，所述导电插塞在所述第一半导体芯片中的多个金属线中的两个之间延伸。
在上述装置中，进一步包括位于所述导电插塞和所述多个第一介电层的一个或多个之间的至少一个介电内衬。
在上述装置中，其中，所述导电插塞将所述第一半导体芯片中的所述多个第一金属线中的一个电连接至所述第二半导体芯片中的所述多个第二金属线中的一个。
在上述装置中，其中，所述导电插塞将所述第一半导体芯片中的所述多个第一金属线中的一个电连接至所述第二半导体芯片中的所述多个第二金属线中的一个；所述第一半导体芯片中的所述多个第一金属线中的一个具有凹槽。
根据本发明的另一个方面，提供了一种方法，包括：提供第一芯片，所述第一芯片具有衬底和多个介电层，所述多个介电层具有形成在其中的金属化层；将所述第一芯片的所述多个介电层的第一表面接合至第二芯片的表面；形成从所述衬底的背面延伸至所述多个介电层的第一开口；沿着所述第一开口的侧壁形成多个内衬；形成从所述第一开口的底部延伸穿过所述多个介电层至所述第二芯片中的金属化层的第二开口；以及在所述第一开口和所述第二开口中形成导电材料。
在上述方法中，其中，形成所述多个内衬包括：在所述第一衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；在所述第一内衬上方形成第二内衬；以及从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留。
在上述方法中，其中，形成所述多个内衬包括：在所述第一衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；在所述第一内衬上方形成第二内衬；以及从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留；使用覆盖蚀刻工艺至少部分地实施去除。
在上述方法中，其中，形成所述多个内衬包括：在所述第一衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；在所述第一内衬上方形成第二内衬；以及从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留；所述第一内衬从所述第一开口的侧壁延伸至所述第二开口。
在上述方法中，进一步包括在所述导电材料和所述多个介电层之间形成另一内衬。
在上述方法中，其中，所述第二开口延伸至所述第一衬底上的所述多个介电层中的焊盘，且延伸至所述第一衬底上的所述多个介电层中的焊盘之间，且延伸至形成在所述第二半导体芯片的介电层中的焊盘。
根据本发明的又一个方面，提供了一种方法，包括：提供具有与第二衬底接合的第一衬底的接合结构，所述第一衬底具有一个或多个覆盖的第一介电层和位于一个或多个第一介电层中的第一导电互连件，所述第二衬底具有一个或多个覆盖的第二介电层和位于一个或多个第二介电层中的第二导电互连件，所述第一衬底与所述第二衬底接合从而使得所述第一介电层面对所述第二介电层；形成延伸穿过所述第一衬底的第一开口；沿着所述第一开口的侧壁形成多个介电层；在形成所述多个介电层之后，形成第二开口，所述第二开口从所述第一开口延伸至形成在所述第一介电层的至少一个中的第一焊盘且延伸至形成在所述第二介电层的至少一个中的第二焊盘；以及在所述第一开口和所述第二开口中形成导电插塞。
在上述方法中，形成所述多个介电层包括：在所述第一开口中形成第一内衬；以及在所述第一内衬上方沿着所述第一开口的侧壁形成间隔件结构。
在上述方法中，形成所述多个介电层包括：在所述第一开口中形成第一内衬；以及在所述第一内衬上方沿着所述第一开口的侧壁形成间隔件结构；通过覆盖沉积以及随后的蚀刻工艺形成所述间隔件结构。
在上述方法中，其中，所述多个介电层的至少一个沿着所述第一开口的底面延伸。
在上述方法中，进一步包括：在形成所述导电插塞之前，沿着所述第一开口的侧壁和所述第二开口的侧壁形成内衬。
在上述方法中，其中，沿着侧壁的所述多个介电层包括多个间隔件结构。
在上述方法中，其中，沿着侧壁的所述多个介电层包括多个间隔件结构；所述多个介电层的最下面的介电层沿着所述第一开口的底面延伸至所述第二开口。
附图说明
为了更全面地理解本发明及其优势，现将结合附图所进行的以下描述作为参考，其中：
图1至图6是根据实施例的在制造互连件期间的各个工艺步骤的截面图；
图7至图9是根据另一实施例的在制造互连件期间的各个工艺步骤的截面图；
图10是根据实施例示出了形成互连件的方法的流程图。
除非另有说明，否则不同图中的相应数字和符号通常表示相应的部分。绘制附图以清楚地示出各个实施例的相关方面，且无需按比例绘制。
具体实施方式
下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅说明了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将结合具体环境中的实施例描述本发明，即，一种用于形成堆叠的半导体器件的互连结构的方法。然而，其他实施例可以应用于各种半导体器件。在下文中将参考附图详细解释各个实施例。
图1至图6根据实施例示出了形成在两个接合的晶圆或管芯之间的互连结构的各个中间步骤。首先参考图1，根据各个实施例，示出了在接合工艺之前的第一晶圆100和第二晶圆200。在实施例中，第二晶圆200具有与第一晶圆100类似的部件，且为了下文讨论的目的，具有形式为“2xx”的参考数字的第二晶圆200的部件类似于具有形式为“1xx”的参考数字的第一晶圆100的部件，对于第一衬底102和第二衬底202而言，“xx”是相同的数字。第一晶圆100和第二晶圆200的各个元件将分别称为“第一<元件>1xx”和“第二<元件>2xx”。
在实施例中，第一晶圆100包括第一衬底102，该第一衬底102具有形成在其上的第一电路（通过第一电路104共同示出）。例如，第一衬底102可以包括掺杂的或未掺杂的体硅或绝缘体上半导体（SOI）衬底的有源层。通常地，SOI衬底包括形成在绝缘层上的半导体材料（诸如硅）的层。例如，绝缘层可以是埋氧（BOX）层或氧化硅层。在衬底上提供绝缘层，衬底典型地为硅衬底或玻璃衬底。也可以使用诸如多层衬底或梯度衬底的其他衬底。
形成在第一衬底102上的第一电路104可以是适合于特定应用的任何类型的电路。在实施例中，电路包括形成在衬底上的电子器件，一个或多个介电层覆盖该电子器件。金属层可以形成在介电层之间以在电子器件之间发送电信号。电子器件也可以形成于一个或多个介电层中。
例如，第一电路104可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等的各种N型金属氧化物半导体（NMOS）和/或P型金属氧化物半导体（PMOS）器件，这些器件互连以实现一种或多种功能。这些功能可以包括存储结构、处理结构、传感器、放大器、功率分配器、输入/输出电路等。本领域普通技术人员应该理解，上文所提供的实例仅用于说明的目的，从而进一步解释本发明的应用，并且不意味着以任何方式限制本发明。对于给定的应用，可以使用其他合适的电路。
图1中也示出了第一层间介电（ILD）层/金属间介电（IMD）层106。例如，第一ILD层106可以通过诸如旋涂、化学汽相沉积（CVD）和等离子体增强CVD（PECVD）的本领域已知的任何合适的方法，由诸如磷硅酸盐玻璃（PSG）、硼磷硅酸盐玻璃（BPSG）、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的混合物、它们的复合物、它们的组合等的低K介电材料形成。也应该注意的是，第一ILD层106可以包括多个介电层。
形成穿过第一ILD层106的第一接触件108以提供至第一电路104的电接触件。例如，可以通过使用光刻技术在第一ILD层106上沉积和图案化光刻胶材料以露出将成为第一接触件108的第一ILD层106的部分，从而形成第一接触件108。诸如各向异性干蚀刻工艺的蚀刻工艺可以用于在第一ILD层106中产生开口。可以使用扩散阻挡层和/或粘合层（未示出）作为开口的内衬，且使用导电材料填充开口。扩散阻挡层包括TaN、Ta、TiN、Ti和CoW等的一个或多个层，且导电材料包括铜、钨、铝、银以及它们的组合等，从而形成如图1所示的第一接触件108。
一个或多个额外的ILD层110和第一互连线112a-112d（统称为第一互连线112）在第一ILD层106上方形成金属化层。通常地，一个或多个额外的ILD层110和相关的金属化层用于电路彼此的互连，并且提供外部电连接。额外的ILD层110可以通过PECVD技术或高密度等离子体化学汽相沉积（HDPCVD）等，由诸如氟硅酸盐玻璃（FSG）的低K介电材料形成，且可以包括中间蚀刻停止层。外部接触件（未示出）可以形成在最上层中。
也应该注意的是，一个或多个蚀刻停止层（未示出）可以位于邻近的ILD层（例如，第一ILD层106和额外的IMD层110）之间。通常地，当形成通孔和/或接触件时，蚀刻停止层提供用于停止蚀刻工艺的途径。蚀刻停止层由与邻近的层（例如，下面的第一衬底102和覆盖的ILD层106/110）的蚀刻选择性不同的介电材料形成。在实施例中，蚀刻停止层可以由SiN、SiCN、SiCO、CN或它们的组合等，通过CVD或PECVD技术沉积形成。
在实施例中，第一晶圆100是背照式传感器（BIS）且第二晶圆200是诸如ASIC器件的逻辑电路。在这个实施例中，电路104包括光敏区，诸如通过将杂质离子注入到外延层内形成的光电二极管。此外，光敏区可以是PN结光电二极管、PNP光电晶体管或NPN光电晶体管等。BIS传感器可以形成在硅衬底上方的外延层中。
第二晶圆200可以包括逻辑电路、模拟至数字转换器、数据处理电路、存储电路、偏置电路和参考电路等。
在实施例中，如图1所示，布置第一晶圆100和第二晶圆200，使得第一衬底102的器件侧和第二衬底202的器件侧彼此面对。如下文更详细的讨论，将形成开口，该开口从第一晶圆100的背面（与器件侧相对）延伸至第二晶圆200的第二互连线212的选择部分，从而使得第一晶圆100的第一互连线112的选择部分暴露。随后用导电材料填充该开口，从而在第一晶圆的背面上形成至第一晶圆100和第二晶圆200的互连线的电接触件。
图2根据实施例示出了接合之后的第一晶圆100和第二晶圆200。如图1所示，第一晶圆100将堆叠并接合在第二晶圆200的顶部上。例如，可以使用诸如金属与金属接合（例如，铜与铜接合）、电介质与电介质接合（例如，氧化物与氧化物接合）、金属与电介质接合（例如，氧化物与铜接合）以及它们的任意组合等的直接接合工艺接合第一晶圆100和第二晶圆200。
应该注意的是，接合可以是晶圆级的，其中，将第一晶圆100和第二晶圆200接合在一起，然后分割成单独的管芯。可选地，可以以管芯对管芯级或者管芯对晶圆级实施接合。
在接合第一晶圆100和第二晶圆200之后，可以对第一晶圆100的背面应用减薄工艺。在第一衬底102是BIS传感器的实施例中，减薄工艺用于允许更多的光在不被衬底吸收的情况下穿过第一衬底的背面到达光敏区。在外延层中制造BIS传感器的实施例中，可以减薄第一晶圆100的背面直到露出外延层。可以通过使用诸如研磨、抛光、工艺、工艺和/或化学蚀刻的合适的技术来实施减薄工艺。
图2中也示出了第一开口226。在下文更详细的讨论中，将形成电连接件，该电连接件从第一晶圆100的背面延伸至第二晶圆200的第二互连线212的选择部分。第一开口226表示其中将形成背面接触件的开口。可以使用光刻技术形成第一开口226。通常地，光刻技术包括沉积光刻胶材料，随后辐射（曝光）并显影光刻胶材料以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的工艺步骤的影响。
图2中也示出了可选择的抗反射涂（ARC）层228。ARC层228减少了在光刻工艺对图案化的掩模（未示出）进行图案化期间所使用的曝光光的反射，这种反射可以导致图案化的不精确。ARC层228可以由氮化物材料（例如，氮化硅）、有机材料（例如，碳化硅）、氧化物材料、高k电介质等形成。可以使用诸如CVD等的合适的技术形成ARC层228。
在图案化工艺中可以使用其他层。例如，一个或多个可选择的硬掩层可以用于图案化第一衬底102。通常地，在蚀刻工艺需要除了由光刻胶材料提供的掩模之外的掩模的实施例中，一个或多个硬掩模层可以是有用的。在随后的图案化第一衬底102的蚀刻工艺期间，尽管光刻胶材料的蚀刻速率可能没有第一衬底102的蚀刻速率高，但也将蚀刻图案化的光刻胶掩模。如果蚀刻工艺在蚀刻工艺完成之前就消耗了图案化的光刻胶掩模，则可以利用额外的硬掩模。选择硬掩模层（或多个硬掩模层）的材料，从而使得硬掩模层表现出比下面的材料（诸如第一衬底102的材料）低的蚀刻速率。
现参考图3，根据实施例，在第一衬底102的背面上方及沿着第一开口226的侧壁形成多层介电膜330。在下文将进行的更详细的讨论中，多层介电膜330在通孔结构和器件电路/像素阵列之间提供了更好的钝化和隔离。例如，在随后的形成至第一互连结构112和第二互连结构212的选择部分的电接触件的蚀刻工艺期间，多层介电膜330比单膜提供了更好的保护。例如，诸如等离子体蚀刻的蚀刻工艺可以导致对第一衬底102以及介电层（例如，ILD层106、110和210）的损害。此外，多层介电膜330可以提供更好的保护以防止金属离子扩散到第一衬底102和介电层内。
图3示出了多层介电膜330包括第一介电膜330a和第二介电膜330b的实施例。选择第一介电膜330a和第二介电膜330b的材料，从而使得在两层之间具有相对高的蚀刻选择性。在下文更详细的讨论中，将实施蚀刻工艺以由第一介电膜330a上的第二介电膜330b形成间隔件型结构。第一介电膜330a可以使用的介电材料的实例是氮化物材料，且第二介电膜330b可以使用的介电材料的实例是氧化物。可以使用CVD技术形成诸如氮化硅（Si3N4）层的氮化物层，CVD技术将硅烷和氨气用作前体气体，且沉积温度介于550到900摄氏度（℃）的范围内。可以通过将四乙基原硅酸盐（TEOS）和氧气用作前体的热氧化或CVD技术形成诸如二氧化硅层的氧化物层。在实施例中，第一介电膜330a的厚度为从约到约且第二介电膜330b的厚度为从约到约可以调节第一介电膜330a和第二介电膜330b的厚度以提供足够的保护，诸如免受蚀刻工艺的影响和/或隔离/钝化。其他材料包括其他氧化物、其他氮化物、SiON、SiC、低k介电材料（例如，黑钻石）和/或高k氧化物（例如，HfO2、Ta2O5）。
图4根据实施例示出了由第二介电膜330b形成间隔件型结构438。在第二介电膜330b是氧化硅层的实施例中，间隔件型结构438可以使用例如干蚀刻工艺形成，从而蚀刻第二介电膜330b，同时对第一介电膜330a的氮化硅材料仅引起较小损害或没有损害。可以使用其他材料。
图4根据实施例进一步示出了形成在第一衬底102的背面上方的图案化的掩模440。例如，图案化的掩模440可以是已经沉积、掩蔽、曝光和显影（作为光刻工艺的一部分）的光刻胶材料。在如下文更详细的解释中，对图案化的掩模440进行图案化以限定通孔开口，该通孔开口延伸穿过第一衬底102的一个或多个ILD层110和第二衬底202的一个或多个ILD层210的至少一些，从而露出第一互连线112和第二互连线212的所选择部分的一部分。
图5根据实施例示出了在实施一个或多个额外的蚀刻工艺之后的图4中示出的半导体器件。可以在半导体器件上实施诸如干蚀刻、各向异性湿蚀刻或任何其他合适的各向异性蚀刻的合适的蚀刻工艺或图案化工艺以形成第二开口514。
如图5所示，第二开口514将第一开口226延伸至第一互连线112a和112b并到达第二互连线212a。在实施例中，第一互连线112a和112b由诸如铜的合适的金属材料形成，其表现出不同于第一ILD层110的蚀刻速率（选择性）。同样地，第一互连线112a和112b作为用于第一ILD层110的蚀刻工艺的硬掩模层。可以采用选择性蚀刻工艺以快速蚀刻第一ILD层110，而仅蚀刻第一互连线112a和112b的一部分。如图5所示，当蚀刻工艺继续向第二互连线212a蚀刻时，可以部分地蚀刻掉第一互连线112a和112b的露出部分，从而形成凹槽516。该凹槽516的深度可以根据各种应用和设计的需要而变化。
如图5所示，继续第二蚀刻工艺直到露出第二互连线212a，从而形成组合的开口，该组合的开口从第一晶圆100的背面延伸至第二晶圆200的第二互连线212a。
应该注意的是，第二蚀刻工艺可以延伸穿过各种用于形成第一ILD层110和第二ILD层210的各个层，其可以包括各种类型的材料和蚀刻停止层。因此，第二蚀刻工艺可以利用多种蚀刻剂以蚀刻穿过各个层，其中，基于要蚀刻的材料来选择蚀刻剂。
图6根据各个实施例示出了形成在第一开口226和第二开口514内的导电材料。在实施例中，可以通过沉积一个或多个扩散和/或阻挡层622以及沉积晶种层形成导电材料。例如，沿着第一开口226和第二开口514的侧壁形成包括Ta、TaN、TiN、Ti、CoW等的一个或多个层的扩散阻挡层。可以由铜、镍、金、它们的任何组合等形成晶种层（未示出）。可以通过诸如PVD、CVD等合适的沉积技术形成扩散阻挡层和晶种层。在开口中沉积晶种层之后，将使用例如电化学电镀工艺将诸如钨、钛、铝、铜和它们的任意组合等的导电材料填充入第一开口226和第二开口514内，从而形成导电插塞620。
图6也示出了从第一衬底102的背面去除过量的材料，例如，过量的导电材料。在实施例中，可以沿着第一衬底102的背面保留多层介电膜330的一个或多个层，以提供额外的保护从而避免受到环境影响。在图6示出的实例中，保留多层介电膜330的第一介电膜330a。在这个实例中，可以使用蚀刻工艺、平坦化工艺（例如，CMP工艺）等并将第一介电膜330a用作停止层来去除过量的材料。
图6进一步示出了沿着第一晶圆100的背面形成的介电覆盖层660。介电覆盖层660可以包括诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合和它们的多层的介电材料的一个或多个层。介电覆盖层660的厚度可以为从约到约且其通过例如使用诸如溅射、CVD等合适的沉积技术形成。
图7至图9示出了沿着第一开口226的侧壁形成多层介电膜的另一个实施例。图7至图9假定已经形成了类似于上文参考图1至图3讨论的工艺。因此，图7示出了在蚀刻多层介电膜330的第一介电膜330a和第二介电膜330b以形成多个间隔件型结构之后的图3的结构。然而上文讨论的图4仅蚀刻了介电层的一部分，图7中示出的实施例在多层介电膜的所有膜上均实施了蚀刻工艺。
在使用两层介电膜的这个实施例中，两层膜都经受了蚀刻工艺，沿着第一开口226的侧壁产生了一系列的间隔件型结构。在第二介电膜330b包括氧化硅的实施例中，稀氢氟酸可以用于在第一介电膜330a（类似于图4中示出的第一介电膜）上由第二介电膜330b形成间隔件型结构770。然后第二蚀刻工艺可以用于蚀刻第一介电膜330a。例如，在第一介电膜330a包括氮化硅的实施例中，磷酸可以用于蚀刻第一介电膜330a以形成间隔件型结构772。因此，沿着第一开口226的侧壁形成多个间隔件型结构，诸如图7的间隔件型结构770和772。
图8根据实施例示出了第二开口514的形成。除了在本实施例中第一介电膜330a不再沿着第一开口226的底面存在，并且因此不需进行穿过第一介电膜330a的蚀刻（作为蚀刻工艺的一部分）之外，可以使用上文中参考图5所讨论的类似的工艺。
图9示出了在形成阻挡层622、用导电材料填充第一开口226和第二开口514以及形成覆盖层660之后的结构。可以使用类似于上文中参考图6所讨论的工艺。如图9所示，作为形成间隔件型结构772的蚀刻工艺的结果，第一介电膜330a不在第一衬底102或如图6所示的可选择的ARC层228的表面上方进行延伸。
图10是根据实施例示出了形成堆叠的芯片结构的方法的流程图。该方法开始于步骤1010，其中，提供了将接合的衬底。衬底可以是处理过的晶圆（诸如图1中示出的晶圆）、管芯、晶圆和管芯等。在步骤1012中，诸如上文参考图2的讨论，接合衬底且在其上形成图案化的掩模，随后形成限定了用于接触插塞的开口的图案化的掩模。可选择地，形成ARC层和/或一个或多个硬掩模层。
此后，在步骤1014中，诸如上文参考图3所讨论的，实施第一蚀刻工艺以蚀刻穿过第一晶圆的第一衬底，从而形成第一开口。在步骤1016中，在第一开口内并沿着第一衬底的背面形成多层介电膜，且在步骤1018中，实施蚀刻工艺以蚀刻多层介电膜的一个或多个层，从而沿着第一开口的侧壁产生间隔件状结构。在一个实施例中，诸如上文参考图4所讨论的，蚀刻掉多层介电膜的并非所有膜，且在另一个实施例中，如上文参考图7所讨论的，蚀刻掉多层介电膜的所有膜，产生多个间隔件型结构。
在步骤1020中，如上文参考图4和图7所讨论的，形成图案化的掩模以限定第二开口，从而与形成在第一衬底和/或第二衬底上的互连件的所选择互连件接触。在步骤1022中，诸如上文参考图5和图8所讨论的，另一蚀刻工艺用于产生第二开口，第二开口露出第一衬底和/或第二衬底上的互连件的一部分。在步骤1024中，诸如上文参考图6和图9所讨论的，用导电材料填充开口。诸如上文参考图6和图9所讨论的，介电覆盖层可以形成在导电材料上方。
在一个实施例中，提供了一种装置。该装置包括第一芯片和第二芯片。第一芯片具有第一衬底、多个第一介电层和形成在第一衬底上方的第一介电层中的多个第一金属线。第二芯片具有表面，该表面接合至第一半导体芯片的第一表面，其中，第二芯片具有第二衬底、多个第二介电层和形成在第二衬底上方的第二介电层中的多个第二金属线。导电插塞从第一芯片的第二表面延伸至第二半导体芯片中的多个第二金属线中的一个。多个内衬插入在导电插塞和第一衬底之间，从而使得多个内衬中的至少一个不在导电插塞和多个第一介电层之间延伸。
在另一实施例中，提供了一种方法。该方法包括提供第一芯片，其中，第一芯片具有衬底和多个介电层，多个介电层具有形成在其中的金属化层。第一芯片的多个介电层的第一表面接合至第二芯片的表面。形成从衬底的背面延伸至多个介电层的第一开口，并且沿着第一开口的侧壁形成多个内衬。形成从第一开口的底部延伸穿过多个介电层至第二芯片中的金属化层的第二开口，且在第一开口和第二开口中形成导电材料。
在又一实施例中，提供了另一种方法。该方法包括提供具有与第二衬底接合的第一衬底的接合结构，第一衬底具有一个或多个覆盖的第一介电层和位于一个或多个第一介电层中的第一导电互连件，第二衬底具有一个或多个覆盖的第二介电层和位于一个或多个第二介电层中的第二导电互连件，第一衬底接合至第二衬底，从而使得第一介电层面对第二介电层。形成延伸穿过第一衬底的第一开口，且沿着第一开口的侧壁形成多个介电层。在形成多个介电层之后，形成第二开口，该第二开口从第一开口延伸至在第一介电层的至少一个中形成的第一焊盘和在第二介电层的至少一个中形成的第二焊盘。在第一开口和第二开口中形成导电插塞。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，在此可以做出各种改变、替换和更改。
此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员将容易从本发明的公开理解，根据本发明，可以利用现有的或今后开发的执行与在此描述的相应实施例基本相同的功能或获得基本相同的结果的工艺、机器、制造，材料组分、装置、方法或步骤。因此，所附权利要求旨在包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (19)

1.一种半导体器件的互连装置，包括：
第一半导体芯片，包括第一衬底、多个第一介电层和在所述第一衬底上方的所述第一介电层中形成的多个第一金属线；
第二半导体芯片，具有与所述第一半导体芯片的第一表面接合的表面，其中，所述第二半导体芯片包括第二衬底、多个第二介电层和在所述第二衬底上方的所述第二介电层中形成的多个第二金属线；
导电插塞，从所述第一半导体芯片的第二表面延伸至所述第二半导体芯片中的所述多个第二金属线中的一个；以及
多个内衬，插入在所述导电插塞和所述第一衬底之间，所述多个内衬中的至少一个不在所述导电插塞和所述多个第一介电层之间延伸，所述多个内衬包括第一内衬和第二内衬，所述第一内衬接触所述第一衬底，所述第二内衬接触所述第一内衬，所述第二内衬的最上表面不在所述第一内衬的最上表面之上延伸。
2.根据权利要求1所述的半导体器件的互连装置，其中，所述导电插塞具有延伸穿过所述第一衬底的第一宽度和延伸穿过所述多个第一介电层的第二宽度，所述第一宽度大于所述第二宽度，从所述第一宽度到所述第二宽度的过渡形成凸缘。
3.根据权利要求2所述的半导体器件的互连装置，其中，所述多个介电层中的至少一个沿着所述凸缘的表面延伸。
4.根据权利要求1所述的半导体器件的互连装置，其中，所述导电插塞在所述第一半导体芯片中的多个金属线中的两个之间延伸。
5.根据权利要求1所述的半导体器件的互连装置，进一步包括位于所述导电插塞和所述多个第一介电层的一个或多个之间的至少一个介电内衬。
6.根据权利要求1所述的半导体器件的互连装置，其中，所述导电插塞将所述第一半导体芯片中的所述多个第一金属线中的一个电连接至所述第二半导体芯片中的所述多个第二金属线中的一个。
7.根据权利要求6所述的半导体器件的互连装置，其中，所述第一半导体芯片中的所述多个第一金属线中的一个具有凹槽。
8.一种形成半导体器件的互连装置的方法，包括：
提供第一芯片，所述第一芯片具有衬底和多个介电层，所述多个介电层具有形成在其中的金属化层；
将所述第一芯片的所述多个介电层的第一表面接合至第二芯片的表面；
形成从所述衬底的背面延伸至所述多个介电层的第一开口；
沿着所述第一开口的侧壁形成多个内衬；
形成从所述第一开口的底部延伸穿过所述多个介电层至所述第二芯片中的金属化层的第二开口；以及
在所述第一开口和所述第二开口中形成导电材料；
其中，形成所述多个内衬包括：
在所述衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；
在所述第一内衬上方形成第二内衬；以及
从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留，所述间隔件型结构的最上表面不在所述第一内衬的最上表面之上延伸。
9.根据权利要求8所述的方法，其中，使用覆盖蚀刻工艺至少部分地实施去除。
10.根据权利要求8所述的方法，其中，所述第一内衬从所述第一开口的侧壁延伸至所述第二开口。
11.根据权利要求8所述的方法，进一步包括在所述导电材料和所述多个介电层之间形成另一内衬。
12.根据权利要求8所述的方法，其中，所述第二开口延伸至所述衬底上的所述多个介电层中的焊盘，且延伸至所述衬底上的所述多个介电层中的焊盘之间，且延伸至形成在所述第二芯片的介电层中的焊盘。
13.一种形成半导体器件的互连装置的方法，包括：
提供具有与第二衬底接合的第一衬底的接合结构，所述第一衬底具有一个或多个覆盖的第一介电层和位于一个或多个第一介电层中的第一导电互连件，所述第二衬底具有一个或多个覆盖的第二介电层和位于一个或多个第二介电层中的第二导电互连件，所述第一衬底与所述第二衬底接合从而使得所述第一介电层面对所述第二介电层；
形成延伸穿过所述第一衬底的第一开口；
沿着所述第一开口的侧壁形成多个介电层，所述多个介电层包括第一内衬和第二内衬，所述第一内衬接触所述第一衬底，所述第二内衬接触所述第一内衬，所述第二内衬的最上表面不在所述第一内衬的最上表面之上延伸；
在形成所述多个介电层之后，形成第二开口，所述第二开口从所述第一开口延伸至形成在所述第一介电层的至少一个中的第一焊盘且延伸至形成在所述第二介电层的至少一个中的第二焊盘；以及
在所述第一开口和所述第二开口中形成导电插塞。
14.根据权利要求13所述的方法，形成所述多个介电层包括：
在所述第一开口中形成第一内衬；以及
在所述第一内衬上方沿着所述第一开口的侧壁形成间隔件结构。
15.根据权利要求14所述的方法，其中，通过覆盖沉积以及随后的蚀刻工艺形成所述间隔件结构。
16.根据权利要求13所述的方法，其中，所述多个介电层的至少一个沿着所述第一开口的底面延伸。
17.根据权利要求13所述的方法，进一步包括：在形成所述导电插塞之前，沿着所述第一开口的侧壁和所述第二开口的侧壁形成内衬。
18.根据权利要求13所述的方法，其中，沿着侧壁的所述多个介电层包括多个间隔件结构。
19.根据权利要求18所述的方法，其中，所述多个介电层的最下面的介电层沿着所述第一开口的底面延伸至所述第二开口。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
EP3113216B1 (en) 2015-07-01 2021-05-19 IMEC vzw A method for bonding and interconnecting integrated circuit devices
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
CN105977222B (zh) * 2016-06-15 2019-09-17 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及封装方法
US9691733B1 (en) * 2016-07-28 2017-06-27 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same
US10283550B2 (en) * 2017-03-28 2019-05-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, back-side illuminated image sensor and method for manufacturing the same
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
KR102477608B1 (ko) * 2017-12-12 2022-12-14 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
US10854658B2 (en) * 2018-07-16 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with sidewall protection and method of making same
US10770345B2 (en) * 2018-08-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and fabrication method thereof
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
WO2020043171A1 (en) 2018-08-31 2020-03-05 Changxin Memory Technologies, Inc. Memory device, semiconductor device and method for manufacturing the same
CN109449091B (zh) * 2018-11-05 2020-04-10 武汉新芯集成电路制造有限公司 半导体器件的制作方法
TWI680557B (zh) * 2018-11-23 2019-12-21 南亞科技股份有限公司 半導體封裝結構及其製備方法
US10840190B1 (en) * 2019-05-16 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11289370B2 (en) * 2020-03-02 2022-03-29 Nanya Technology Corporation Liner for through-silicon via
US11658069B2 (en) * 2020-03-26 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device having an interconnect structure over a substrate
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
US11302608B2 (en) * 2020-06-22 2022-04-12 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
US11329028B2 (en) 2020-07-31 2022-05-10 Nanya Technology Corporation Semiconductor device with recessed pad layer and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299133A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 半导体结构及其制造方法
CN102339813A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 半导体结构及其制造方法
CN102867777A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 在半导体衬底中形成接地硅通孔
CN103367348A (zh) * 2012-04-06 2013-10-23 全视科技有限公司 提供具有互连堆叠装置晶片的集成电路系统的方法及设备

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2219434A (en) * 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6111319A (en) * 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
TW587306B (en) * 2001-03-02 2004-05-11 Macronix Int Co Ltd Manufacturing method of low-resistance dual damascene via
US7298758B2 (en) 2002-07-08 2007-11-20 Brooktree Broadband Holding, Inc. Method and system for optimizing UTOPIA CLAV polling arbitration
US7453150B1 (en) 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7560375B2 (en) * 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
US7253083B2 (en) 2005-06-17 2007-08-07 Northrop Grumman Corporation Method of thinning a semiconductor structure
CN100559574C (zh) 2005-08-26 2009-11-11 皇家飞利浦电子股份有限公司 电屏蔽穿通晶片互连和其制造方法及检测元件和检测设备
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US8125052B2 (en) 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US20080284041A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7867895B2 (en) 2007-09-20 2011-01-11 International Business Machines Corporation Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
JP5175526B2 (ja) 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7772123B2 (en) * 2008-06-06 2010-08-10 Infineon Technologies Ag Through substrate via semiconductor components
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US8097955B2 (en) 2008-10-15 2012-01-17 Qimonda Ag Interconnect structures and methods
JP2010114165A (ja) 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
KR20100090449A (ko) 2009-02-06 2010-08-16 삼성전자주식회사 균일한 컨택 플러그들을 포함하는 반도체 소자 및 그 제조 방법
US8426938B2 (en) * 2009-02-16 2013-04-23 Samsung Electronics Co., Ltd. Image sensor and method of fabricating the same
KR101022580B1 (ko) 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
JP5518879B2 (ja) 2009-09-21 2014-06-11 株式会社東芝 ３次元集積回路製造方法、及び装置
TWI402941B (zh) 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8399180B2 (en) 2010-01-14 2013-03-19 International Business Machines Corporation Three dimensional integration with through silicon vias having multiple diameters
US8415238B2 (en) 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
US8859390B2 (en) * 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
JP5412316B2 (ja) 2010-02-23 2014-02-12 パナソニック株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
US8525345B2 (en) 2010-03-11 2013-09-03 Yu-Lin Yen Chip package and method for forming the same
US8692382B2 (en) 2010-03-11 2014-04-08 Yu-Lin Yen Chip package
US8338917B2 (en) 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8283754B2 (en) 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
KR101677507B1 (ko) 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
US8502338B2 (en) * 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8492241B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
WO2012066703A1 (ja) 2010-11-19 2012-05-24 パナソニック株式会社 半導体装置及びその製造方法
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
TWI467746B (zh) 2010-12-15 2015-01-01 Sony Corp 半導體元件及其製造方法與電子裝置
US8754507B2 (en) 2011-01-18 2014-06-17 Hong Kong Applied Science and Technology Research Institute Company Limited Forming through-silicon-vias for multi-wafer integrated circuits
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
JP2012227328A (ja) 2011-04-19 2012-11-15 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
US8664736B2 (en) 2011-05-20 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad structure for a backside illuminated image sensor device and method of manufacturing the same
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
TWI529939B (zh) 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
US9105628B1 (en) * 2012-03-29 2015-08-11 Valery Dubin Through substrate via (TSuV) structures and method of making the same
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8643074B2 (en) 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US8603893B1 (en) 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
JP6175701B2 (ja) 2012-06-04 2017-08-09 マクロニックス インターナショナル カンパニー リミテッド ３ｄ積層マルチチップモジュールの製造方法
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR101932660B1 (ko) 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102021884B1 (ko) * 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US8803328B1 (en) * 2013-01-22 2014-08-12 International Business Machines Corporation Random coded integrated circuit structures and methods of making random coded integrated circuit structures
US9159753B2 (en) * 2013-03-01 2015-10-13 Semiconductor Components Industries, Llc Image sensor pixels with self-aligned lateral anti-blooming structures
CN104051414B (zh) 2013-03-12 2018-03-23 台湾积体电路制造股份有限公司 互连结构和方法
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US9041206B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9536777B2 (en) 2013-03-13 2017-01-03 Taiwan Semiconductor Manufacutring Company, Ltd. Interconnect apparatus and method
US9287197B2 (en) 2013-03-15 2016-03-15 Globalfoundries Singapore Pte. Ltd. Through silicon vias
US9006804B2 (en) * 2013-06-06 2015-04-14 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8921901B1 (en) * 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9054106B2 (en) * 2013-11-13 2015-06-09 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR102177702B1 (ko) 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9659840B2 (en) 2014-02-21 2017-05-23 Globalfoundries Inc. Process flow for a combined CA and TSV oxide deposition
US20150348874A1 (en) 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
TWI615976B (zh) 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299133A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 半导体结构及其制造方法
CN102339813A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 半导体结构及其制造方法
CN102867777A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 在半导体衬底中形成接地硅通孔
CN103367348A (zh) * 2012-04-06 2013-10-23 全视科技有限公司 提供具有互连堆叠装置晶片的集成电路系统的方法及设备

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