CN105977222B - 半导体芯片封装结构及封装方法 - Google Patents
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Abstract
本发明提供一种半导体芯片封装结构及封装方法，该封装方法，包括如下步骤：提供第一晶圆，具有彼此相背的第一表面与第二表面，所述第一表面上具有多个第一焊垫；提供第二晶圆，具有彼此相背的第三表面与第四表面，所述第三表面上具有多个第二焊垫；将所述第一晶圆与所述第二晶圆对位压合，使所述第一表面与所述第三表面彼此相对，且所述第一焊垫与所述第二焊垫的位置一一对应；在所述第二表面上对应第一焊垫的位置形成通孔，所述通孔穿透所述第一焊垫以及所述第二焊垫，或者，所述通孔穿透所述第一焊垫且所述通孔的底部暴露所述第二焊垫；在所述通孔中形成导电结构，使所述第一焊垫与所述第二焊垫电连接。实现半导体芯片与半导体芯片直接互连。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及半导体芯片的封装技术。
背景技术
近几年来，先进的封装技术已在IC制造行业开始出现，如多芯片模块(MCM)就是将多个IC芯片按功能组合进行封装，特别是三维(3D)封装首先突破传统的平面封装的概念，组装效率高达200％以上。它使单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，业界称之为叠层式3D封装；其次，它将芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再则，它将多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路；最后，采用3D封装的芯片还有功耗低、速度快等优点，这使电子信息产品的尺寸和重量减小数十倍。正是由于3D封装拥有无可比拟的技术优势，才使这一新型的封装方式拥有广阔的发展空间。
最常见的裸芯片叠层3D封装先将生长凸点的合格芯片倒扣并焊接在薄膜基板上，这种薄膜基板的材质为陶瓷或环氧玻璃，其上有导体布线，内部也有互连焊点，两侧还有外部互连焊点，然后再将多个薄膜基板进行叠装互连。
多芯片模块(MCM)叠层的工艺流程与裸芯片叠层的工艺流程基本一致。除上述边缘导体焊接采用互连方式外，叠层3D封装还有多种互连方式，例如引线键合叠层芯片就是一种采用引线键合技术实现叠层互连的，该方法的适用范围比较广。此外，叠层互连工艺还有叠层载带、折叠柔性电路等方式。叠层载带是用载带自动键合(TAB)实现IC互连，可进而分为印刷电路板(PCB)叠层TAB和引线框架TAB。折叠柔性电路方式是先将裸芯片安装在柔性材料上，然后将其折叠，从而形成三维叠层的封装形式。
微机电系统(Micro Electro Mechanical System——MEMS)，是融合了硅微加工、LIGA和精密机械加工等多种加工技术，并应用现代信息技术构成的微型系统。完整的微机电系统是由微传感器、微执行器、信号处理和控制电路、通讯接口和电源等部件组成的一体化的微型器件系统。将信息的获取、处理和执行集成在一起，组成具有多功能的微型系统，集成于大尺寸系统中，从而大幅度地提高系统的自动化、智能化和可靠性水平。沿着系统及产品小型化、智能化、集成化的发展方向，可以预见，微机电系统会给人类社会带来一次技术革命。经过十几年的发展，MEMS芯片已经相当成熟，但是，很多芯片却没有得到实际应用，其主要原因就是没有解决封装问题。传统的MEMS封装方式为金属封装和陶瓷封装，不仅体积大，成 本也很高，往往占去整个MEMS器件成本的50～80％，限制了MEMS技术在价格敏感度高的消费类电子市场的应用。
随着半导体工业电子器件微型化和电路集成密度的增加，芯片尺寸封装技术(CSP)得到了迅速发展，其封装尺寸与半导体芯片尺寸相似。美国JEDEC对CSP的定义是：芯片封装面积小于或等于芯片面积120％的封装称为CSP。与传统的封装技术如引线结合法、自动带载结合法(TAB)、倒装芯片等相比，CSP具有以下优点：①近似芯片尺寸的超小型封装；②保护裸芯片；③电、热性优良；④封装密度高；⑤便于测试；⑥便于焊接、安装和修整更换。芯片尺寸封装可以在单个芯片上直接进行封装，也可以在整片晶圆上进行封装后，再把封装完的晶圆切割得到封装芯片，且封装的芯片与裸片在X/Y方向上的尺寸完全一致。后一种方式称之为晶圆级芯片尺寸封装(WLCSP)。
晶圆级芯片尺寸封装通常是把半导体芯片上外围排列的焊垫通过再分布过程分布成面阵排列的大量金属焊球，有时被称为焊料凸起。由于它先在整片晶圆上进行封装和测试，然后再切割，因而有着更明显的优势：首先是工艺工序大大优化，晶圆直接进入封装工序；而传统工艺在封装之前要对晶圆进行切割、分类；所有集成电路一次封装，刻印工作直接在晶圆上进行，封装测试一次完成，有别于传统组装工艺；生产周期和成本大幅下降。
如何降低多芯片整合封装的尺寸？如何降低多芯片整合封装的封装成本？如何将晶圆级封装技术运用到多芯片的整合封装中？成为本领域技术人员噬待解决的技术问题。
发明内容
本发明解决的问题是提供一种新型的半导体芯片与半导体芯片的堆叠封装方法以及封装结构，进一步提高了集成度、降低了封装结构的尺寸以及封装成本。
本发明提供一种半导体芯片封装方法，包括如下步骤：提供第一晶圆，具有彼此相背的第一表面与第二表面，所述第一表面上具有多个第一焊垫；提供第二晶圆，具有彼此相背的第三表面与第四表面，所述第三表面上具有多个第二焊垫；将所述第一晶圆与所述第二晶圆对位压合，使所述第一表面与所述第三表面彼此相对，且所述第一焊垫与所述第二焊垫的位置一一对应；在所述第二表面上对应第一焊垫的位置形成通孔，所述通孔穿透所述第一焊垫以及所述第二焊垫，或者，所述通孔穿透所述第一焊垫且所述通孔的底部暴露所述第二焊垫；在所述通孔中形成导电结构，使所述第一焊垫与所述第二焊垫电连接。
优选的，形成所述导电结构包括如下步骤：形成再布线层，所述再布线层形成于所述通孔的侧壁以及底部并延伸至所述第二表面，所述再布线层与所述第一焊垫、第二焊垫电连接；在所述通孔以及所述第二表面上形成阻焊层，所述阻焊层覆盖所述再布线层；在所述阻焊层 上形成开口，所述开口位于所述第二表面上，所述开口底部暴露所述再布线层；在所述开口中形成焊接凸起，所述焊接凸起与所述再布线层电连接。
优选的，所述第一表面设置有网格状排布的多个第一功能区，每一第一功能区周围设置有多个第一焊垫；所述第三表面设置有网格状排布的多个第二功能区，每一第二功能区周围设置有多个第二焊垫；将所述第一晶圆与所述第二晶圆对位压合之前，在所述第一表面或者所述第三表面上形成支撑单元；将所述第一晶圆与所述第二晶圆对位压合之后，所述支撑单元使所述第一表面与所述第三表面之间形成间隔。
优选的，所述支撑单元的材质为感光胶，通过曝光显影工艺形成于所述第一表面或者所述第三表面上。
优选的，所述第一晶圆具有第一基底，所述第一焊垫形成于所述第一基底上且在所述第一基底与所述第一焊垫之间具有钝化层；所述通孔包括第一通孔以及与所述第一通孔连通的第二通孔；形成所述通孔包括如下步骤：采用刻蚀工艺形成穿透所述第一基底的第一通孔，所述第一通孔底部暴露所述钝化层；形成第二通孔，所述第二通孔穿透所述钝化层、所述第一焊垫以及所述第二焊垫，或者，所述第二通孔穿透所述钝化层、所述第一焊垫且所述第二通孔底部暴露所述第二焊垫。
优选的，在形成所述第一通孔之后，形成所述第二通孔之前，在所述第二表面、第一通孔的侧壁以及所述第一通孔的底部形成绝缘层，然后，利用激光打孔工艺形成所述第二通孔。
优选的，所述绝缘层的材质为感光胶。
优选的，所述第一焊垫包括至少两层金属层，所述金属层与相邻的金属层电连接，金属层与金属层之间具有介质层，所述第一焊垫上具有开孔，所述开孔的位置与所述第一通孔的位置对应，所述开孔穿透所述金属层以及所述介质层，所述开孔中填充有介质材料。
优选的，所述第一焊垫与所述第二焊垫之间具有支撑单元，所述支撑单元使所述第一表面与所述第三表面之间形成间隙，形成所述第二通孔包括如下步骤：采用刻蚀工艺刻蚀所述钝化层以及所述第一焊垫上对应开孔的位置直至暴露所述支撑单元；采用激光打孔工艺打穿所述支撑单元以及所述第二焊垫，或者，采用激光打孔工艺打穿所述支撑单元且暴露所述第二焊垫。
优选的，采用刻蚀工艺形成所述第二通孔。
优选的，在形成所述第二通孔之后，在所述第一通孔的侧壁以及所述第二表面形成绝缘层。
优选的，所述绝缘层的材质为二氧化硅薄膜，采用PECVD工艺形成。
本发明还提供一种半导体芯片封装结构，所述封装结构包括：第一半导体芯片，具有彼 此相背的第一表面以及第二表面，所述第一表面具有多个第一焊垫；第二半导体芯片，具有彼此相背的第三表面以及第四表面，所述第三表面具有多个第二焊垫；所述第一半导体芯片与所述第二半导体芯片对位压合，所述第一表面与所述第三表面彼此相对且所述第一焊垫与所述第二焊垫的位置一一对应；所述第二表面上对应第一焊垫的位置具有通孔；所述通孔穿透所述第一焊垫以及所述第二焊垫，或者，所述通孔穿透所述第一焊垫且所述通孔的底部暴露所述第二焊垫；所述通孔中具有导电结构，使所述第一焊垫与所述第二焊垫电连接。
优选的，所述第一表面设置有第一功能区，所述多个第一焊垫位于所述第一功能区的周围；所述第三表面设置有第二功能区，所述多个第二焊垫位于所述第二功能区的周围；所述第一表面与所述第三表面之间设置有支撑单元，使所述第一表面与所述第三表面之间形成间隔。
优选的，所述支撑单元的材质为感光胶。
优选的，所述第一半导体芯片具有第一基底，所述第一基底与所述第一焊垫设置于所述第一基底上且所述第一基底与所述第一焊垫之间具有钝化层；所述通孔包括第一通孔以及与所述第一通孔连通的第二通孔；所述第一通孔穿透所述第一基底；所述第二通孔穿透所述钝化层、所述第一焊垫以及所述第二焊垫，或者，所述第二通孔穿透所述钝化层、所述第一焊垫且所述第二通孔底部暴露所述第二焊垫。
优选的，所述第一通孔的侧壁以及所述第二表面具有绝缘层，所述导电结构位于所述绝缘层上。
优选的，所述导电结构包括：再布线层，所述再布线层形成于所述通孔的侧壁以及底部并延伸至所述第二表面，所述再布线层与所述第一焊垫、第二焊垫电连接；位于所述通孔以及所述第二表面上的阻焊层，所述阻焊层覆盖所述再布线层；所述阻焊层上设置有开口，所述开口位于所述第二表面上，所述开口底部暴露所述再布线层；所述开口中设置有焊接凸起，所述焊接凸起与所述再布线层电连接。
优选的，所述绝缘层的材质为感光胶或者二氧化硅薄膜。
优选的，所述第一焊垫包括至少两层金属层，所述金属层与相邻的金属层电连接，金属层与金属层之间具有介质层。
优选的，所述第一焊垫上具有开孔，所述开孔的位置与所述第一通孔的位置对应，所述开孔穿透所述金属层以及所述介质层，所述开孔中填充有介质材料。
本发明的有益效果是通过将晶圆级封装技术运用到半导体芯片与半导体芯片的互连封装中，实现了半导体芯片与半导体芯片直接互连，省去了背景技术中多芯片叠层封装中需要用到的载板(如薄膜基板)，降低了封装成本、提高了集成度、降低了封装尺寸以及降低了封装 成本。
附图说明
图1至图10为本发明晶圆级半导体芯片与半导体芯片互连封装的流程示意图；
图11为本发明单个成品封装结构示意图。
具体实施方式
以下将结合附图对本发明的具体实施方式进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
需要说明的是，提供这些附图的目的是为了有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明提供一种两个半导体芯片互连封装的封装方法以及封装结构，开发出晶圆级的半导体芯片与半导体芯片互连封装的封装技术，利用硅通孔工艺实现了两个半导体芯片的直接互连，而现有技术中通过基板叠层互连实现半导体芯片与半导体芯片的连通，本发明省略了基板，提高了封装结构的集成度、降低了封装结构的尺寸、简化了封装工艺，节约了封装成本。
请参考图1-图10，为两个晶圆级半导体芯片实现互连封装的封装方法示意图。
实现两个晶圆级半导体芯片互连封装包含如下步骤：
请参考图1，提供第一晶圆10，第一晶圆10具有彼此相背的第一表面101与第二表面102，第一晶圆10具有多个网格状排布的第一半导体芯片1，每个第一半导体芯片1具有一个第一功能区100以及围绕在第一功能区100周围的多个第一焊垫11，第一功能区100以及第一焊垫11位于第一表面101上，每个第一半导体芯片1与相邻的第一半导体芯片1之间具有切割道，方便后续切割分离；提供第二晶圆20，第二晶圆20具有彼此相背的第三表面203与第四表面204，第二晶圆20具有多个网格状排布的第二半导体芯片2，每个第二半导体芯片2具有一个第二功能区200以及围绕在第二功能区200周围的多个第二焊垫22，第二功能区200以及第二焊垫22位于第三表面203上，每个第二半导体芯片2与相邻的第二半导体芯片2之间具有切割道，方便后续切割分离。
请参考图2，将第一晶圆10与第二晶圆20对位压合，使第一表面101与第三表面203彼此相对，且第一焊垫11与第二焊垫22的位置一一对应。
为了避免两个晶圆的对位压合使第一功能区100或者第二功能区200遭到触碰毁损，在将两个晶圆对位压合之前，在第一表面101或者第三表面203上形成支撑单元30。
于本实施例中，支撑单元30的材质为感光胶，通过曝光显影工艺形成于第一表面101上或者第三表面203上。
支撑单元30为网格状的，每个第一功能区100(或者第二功能区200)对应一个网格。当第一晶圆10与第二晶圆20对位压合之后，支撑单元30位于两者之间，使第一表面101与第三表面203之间形成间隔。
第一晶圆10、第二晶圆20以及支撑单元30包围形成多个密封腔，每一个密封腔内具有一个第一功能区100以及一个第二功能区200。支撑单元30位于第一焊垫11与第二焊垫22之间。
请参考图3，对第一晶圆10的第二表面102进行研磨，使得第一晶圆10的厚度由D减小到d,方便在第一晶圆10上刻蚀通孔。
然后，在第二表面102上对应第一焊垫11的位置形成通孔12，通孔12穿透第一焊垫11，且通孔12底部暴露第二焊垫22。
于本发明的另一实施例中，通孔12穿透第一焊垫11，且，通孔12穿透第二焊垫22。
请参考图4，第一晶圆10具有第一基底13，第一焊垫11形成于第一基底13上，第一基底13的材质为硅，在第一基底13与第一焊垫11之间具有钝化层14，采用刻蚀工艺在第一基底13上形成穿透第一基底13的第一通孔121，第一通孔121底部暴露钝化层14。
第一通孔121的截面形状可以是倒梯形型孔或者台阶型孔。
本实施例中，第一通孔121的截面形状为台阶型孔，请参考图4(a)-图4(b)
请参考图4(a)，通过刻蚀工艺形成截面形状为倒梯型的槽1211，多个第一焊垫11排列在槽1211的下方，槽1211的深度小于第一晶圆的厚度d。于本实施例中，在刻蚀槽1211的同时也同步刻蚀出了切割槽1213。
请参考图4(b)，通过刻蚀工艺在槽1211中形成多个独立的孔1212，孔1212的位置与第一焊垫11的位置一一对应，孔1212的底部暴露钝化层14。
请参考图5(a)，为图4中部分区域的放大示意图。本实施例中，第一焊垫11包括至少两层金属层，每一金属层与相邻的金属层电连接，且，金属层与金属层之间具有介质层。
请参考图5(b)，在执行图4的步骤之后，采用涂布工艺在第二表面102以及第一通孔 121的侧壁以及底部形成绝缘层15，绝缘层的材质可以是感光胶。
请参考图5(c)，在执行图5(b)的步骤之后，采用激光打孔工艺形成第二通孔122，第二通孔122打穿钝化层14、第一焊垫11、支撑单元30，且第二通孔122的底部暴露第二焊垫22。
于本发明的另一实施例中，第二通孔122打穿第二焊垫22。
请参考图6(a)，为图4中部分区域的放大示意图。本实施例中，第一焊垫11包括至少两层金属层，每一金属层与相邻的金属层电连接，且，金属层与金属层之间具有介质层。第一焊垫11上具有穿透第一焊垫11的开孔111，开孔111的位置与第一通孔121的位置对应，开孔111穿透所有金属层，开孔111中填充有介质材料。
请参考图6(b)，采用刻蚀工艺刻蚀钝化层14以及第一焊垫11上对应开孔的位置直至暴露支撑单元30。
于本发明的另一实施例中，采用刻蚀工艺刻蚀钝化层14、第一焊垫11上对应开孔的位置、支撑单元30并暴露出第二焊垫22。
请参考图6(c)，在执行图6(b)的步骤之后，采用激光打孔工艺打穿支撑单元30且暴露第二焊垫22。
本发明的另一实施例中，在执行图6(b)的步骤之后，采用激光打孔工艺打穿支撑单元30以及打穿第二焊垫22。
请参考图6(d),采用PECVD工艺在第一晶圆10的第二表面102上和第一通孔121的侧壁形成绝缘层15。绝缘层15的材质为二氧化硅薄膜。
请参考图7，采用RDL工艺形成再布线层16，再布线层16形成于通孔12的侧壁以及底部并延伸至第二表面102，实现了再布线层16与第一焊垫11以及第二焊垫22电连接。
请参考图8，采用切割工艺沿切割槽1213进行切割，形成与预切割槽1214，与预切割槽1214切入支撑单元30中但并未穿透支撑单元30。
请参考图9，采用涂布工艺在第二表面102以及通孔12中形成阻焊层17，阻焊层17的材质为阻焊绿漆。并采用曝光显影工艺在阻焊层17上形成开口18，开口18位于第一晶圆10的第二表面102上，开口18的底部暴露再布线层16。
请参考图10，采用植球工艺在开口18中形成焊接凸起19，焊接凸起19与再布线层16电连接。
请参考图11，在晶圆级的封装之后，采用切割工艺沿预切割槽1214进行切割，直至切透第二晶圆20，得到单个的第一半导体芯片1与单个的第二半导体芯片2的互连封装结构，封装结构包括：第一半导体芯片1，具有彼此相背的第一表面101以及第二表面102，第一表 面101上具有第一功能区100以及围绕第一功能区100的多个第一焊垫11；第二半导体芯片2，具有彼此相背的第三表面203以及第四表面204，第三表面203上具有第二功能区200以及围绕第二功能区200的多个第二焊垫；第一半导体芯片1与第二半导体芯片2对位压合，第一表面101与第三表面203彼此相对且第一焊垫11与第二焊垫22的位置一一对应；第二表面102上对应第一焊垫11的位置具有通孔12；通孔12穿透第一焊垫11且通孔12的底部暴露第二焊垫22；通孔12中具有导电结构，使第一焊垫11与第二焊垫22电连接。
于本发明的另一实施例中，通孔12穿透第一焊垫11且穿透第二焊垫22。
为了防止第一功能区100或者第二功能区200被触碰磨损，在第一表面101与第三表面203之间设置有支撑单元30，使第一表面101与第三表面203之间形成间隔。
优选的，支撑单元30的材质为感光胶。
第一半导体芯片1具有第一基底13，第一焊垫11设置于第一基底13上且第一基底13与第一焊垫11之间具有钝化层14。
通孔12包括第一通孔121以及与第一通孔121连通的第二通孔122；第一通孔121穿透第一基底13；第二通孔122穿透钝化层14、第一焊垫11，且第二通孔122底部暴露第二焊垫22。
于本发明的另一实施例中，第二通孔122穿透钝化层14、第一焊垫11以及第二焊垫22。
第一通孔121的侧壁以及第一半导体芯片1的第二表面102具有绝缘层15，导电结构位于绝缘层15上。
导电结构包括：
再布线层16，再布线层16形成于通孔12的侧壁以及底部并延伸至第二表面102，再布线层16与第一焊垫11、第二焊垫22电连接；
位于通孔12以及第二表面102上的阻焊层17，阻焊层17覆盖再布线层16；
阻焊层17上设置有开口18，开口18位于第二表面102上，开口18底部暴露再布线层16；
开口18中设置有焊接凸起19，焊接凸起19与再布线层16电连接。
绝缘层15的材质为感光胶或者二氧化硅薄膜或者防焊绿漆。
第一焊垫11包括至少两层金属层，本实施例中，第一焊垫11包括至少两层金属层，每一金属层与相邻的金属层电连接，且，金属层与金属层之间具有介质层110。
于本发明的另一实施例中，第一焊垫11上具有穿透第一焊垫11的开孔，开孔的位置与第一通孔121的位置对应，开孔穿透所有金属层，开孔中填充有介质材料。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立 的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (18)
1.一种半导体芯片封装方法，其特征在于，包括如下步骤：
提供第一晶圆，具有彼此相背的第一表面与第二表面，所述第一表面上具有多个第一焊垫；提供第二晶圆，具有彼此相背的第三表面与第四表面，所述第三表面上具有多个第二焊垫；在所述第一表面或者所述第三表面上形成支撑单元，将所述第一晶圆与所述第二晶圆对位压合，压合之后，所述支撑单元使所述第一表面与所述第三表面之间形成间隔，并使所述第一表面与所述第三表面彼此相对，且所述第一焊垫与所述第二焊垫的位置一一对应；
在所述第二表面上对应第一焊垫的位置形成通孔，所述通孔穿透所述第一焊垫以及所述第二焊垫，或者，所述通孔穿透所述第一焊垫且所述通孔的底部暴露所述第二焊垫；
在所述通孔中形成导电结构，使所述第一焊垫与所述第二焊垫电连接，
所述第一焊垫包括至少两层金属层，所述金属层与相邻的金属层电连接，金属层与金属层之间具有介质层，
所述第一焊垫上具有开孔，所述开孔的位置与所述通孔的位置对应，所述开孔穿透所述金属层以及所述介质层，所述开孔中填充有介质材料。
2.根据权利要求1所述的半导体芯片封装方法，其特征在于，形成所述导电结构包括如下步骤：
形成再布线层，所述再布线层形成于所述通孔的侧壁以及底部并延伸至所述第二表面，所述再布线层与所述第一焊垫、第二焊垫电连接；
在所述通孔以及所述第二表面上形成阻焊层，所述阻焊层覆盖所述再布线层；
在所述阻焊层上形成开口，所述开口位于所述第二表面上，所述开口底部暴露所述再布线层；
在所述开口中形成焊接凸起，所述焊接凸起与所述再布线层电连接。
3.根据权利要求1所述的半导体芯片封装方法，其特征在于，所述第一表面设置有网格状排布的多个第一功能区，每一第一功能区周围设置有多个第一焊垫；
所述第三表面设置有网格状排布的多个第二功能区，每一第二功能区周围设置有多个第二焊垫。
4.根据权利要求3所述的半导体芯片封装方法，其特征在于，所述支撑单元的材质为感光胶，通过曝光显影工艺形成于所述第一表面或者所述第三表面上。
5.根据权利要求1所述的半导体芯片封装方法，其特征在于，所述第一晶圆具有第一基底，所述第一焊垫形成于所述第一基底上且在所述第一基底与所述第一焊垫之间具有钝化层；所述通孔包括第一通孔以及与所述第一通孔连通的第二通孔；形成所述通孔包括如下步骤：
采用刻蚀工艺形成穿透所述第一基底的第一通孔，所述第一通孔底部暴露所述钝化层；
形成第二通孔，所述第二通孔穿透所述钝化层、所述第一焊垫以及所述第二焊垫，或者，所述第二通孔穿透所述钝化层、所述第一焊垫且所述第二通孔底部暴露所述第二焊垫。
6.根据权利要求5所述的半导体芯片封装方法，其特征在于，在形成所述第一通孔之后，形成所述第二通孔之前，在所述第二表面、第一通孔的侧壁以及所述第一通孔的底部形成绝缘层，然后，利用激光打孔工艺形成所述第二通孔。
7.根据权利要求6所述的半导体芯片封装方法，其特征在于，所述绝缘层的材质为感光胶。
8.根据权利要求5所述的半导体芯片封装方法，其特征在于，所述第二通孔包括如下步骤：采用刻蚀工艺刻蚀所述钝化层以及所述第一焊垫上对应开孔的位置直至暴露所述支撑单元；
采用激光打孔工艺打穿所述支撑单元以及所述第二焊垫，或者，采用激光打孔工艺打穿所述支撑单元且暴露所述第二焊垫。
9.根据权利要求5所述的半导体芯片封装方法，其特征在于，采用刻蚀工艺形成所述第二通孔。
10.根据权利要求8或9所述的半导体芯片封装方法，其特征在于，在形成所述第二通孔之后，在所述第一通孔的侧壁以及所述第二表面形成绝缘层。
11.根据权利要求10所述的半导体芯片封装方法，其特征在于，所述绝缘层的材质为二氧化硅薄膜，采用PECVD工艺形成。
12.一种半导体芯片封装结构，其特征在于，所述封装结构包括：
第一半导体芯片，具有彼此相背的第一表面以及第二表面，所述第一表面具有多个第一焊垫；
第二半导体芯片，具有彼此相背的第三表面以及第四表面，所述第三表面具有多个第二焊垫；
所述第一半导体芯片与所述第二半导体芯片对位压合，所述第一表面与所述第三表面彼此相对且所述第一焊垫与所述第二焊垫的位置一一对应；
所述第一表面与所述第三表面之间设置有支撑单元，使所述第一表面与所述第三表面之间形成间隔；
所述第二表面上对应第一焊垫的位置具有通孔；
所述通孔穿透所述第一焊垫以及所述第二焊垫，或者，所述通孔穿透所述第一焊垫且所述通孔的底部暴露所述第二焊垫；
所述通孔中具有导电结构，使所述第一焊垫与所述第二焊垫电连接，
所述第一焊垫包括至少两层金属层，所述金属层与相邻的金属层电连接，金属层与金属层之间具有介质层，
所述第一焊垫上具有开孔，所述开孔的位置与所述通孔的位置对应，所述开孔穿透所述金属层以及所述介质层，所述开孔中填充有介质材料。
13.根据权利要求12所述的半导体芯片封装结构，其特征在于，所述第一表面设置有第一功能区，所述多个第一焊垫位于所述第一功能区的周围；
所述第三表面设置有第二功能区，所述多个第二焊垫位于所述第二功能区的周围。
14.根据权利要求12所述的半导体芯片封装结构，其特征在于，所述支撑单元的材质为感光胶。
15.根据权利要求12所述的半导体芯片封装结构，其特征在于，所述第一半导体芯片具有第一基底，所述第一基底与所述第一焊垫设置于所述第一基底上且所述第一基底与所述第一焊垫之间具有钝化层；
所述通孔包括第一通孔以及与所述第一通孔连通的第二通孔；
所述第一通孔穿透所述第一基底；
所述第二通孔穿透所述钝化层、所述第一焊垫以及所述第二焊垫，或者，所述第二通孔穿透所述钝化层、所述第一焊垫且所述第二通孔底部暴露所述第二焊垫。
16.根据权利要求15所述的半导体芯片封装结构，其特征在于，所述第一通孔的侧壁以及所述第二表面具有绝缘层，所述导电结构位于所述绝缘层上。
17.根据权利要求12所述的半导体芯片封装结构，其特征在于，所述导电结构包括：
再布线层，所述再布线层形成于所述通孔的侧壁以及底部并延伸至所述第二表面，所述再布线层与所述第一焊垫、第二焊垫电连接；
位于所述通孔以及所述第二表面上的阻焊层，所述阻焊层覆盖所述再布线层；
所述阻焊层上设置有开口，所述开口位于所述第二表面上，所述开口底部暴露所述再布线层；
所述开口中设置有焊接凸起，所述焊接凸起与所述再布线层电连接。
18.根据权利要求16所述的半导体芯片封装结构，其特征在于，所述绝缘层的材质为感光胶或者二氧化硅薄膜。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453150B1 (en) * | 2004-04-01 | 2008-11-18 | Rensselaer Polytechnic Institute | Three-dimensional face-to-face integration assembly |
| EP2648215A2 (en) * | 2012-04-06 | 2013-10-09 | Omnivision Technologies, Inc. | Method and apparatus providing integrated circuit system with interconnected stacked device wafers |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453150B1 (en) * | 2004-04-01 | 2008-11-18 | Rensselaer Polytechnic Institute | Three-dimensional face-to-face integration assembly |
| EP2648215A2 (en) * | 2012-04-06 | 2013-10-09 | Omnivision Technologies, Inc. | Method and apparatus providing integrated circuit system with interconnected stacked device wafers |
| CN104733435A (zh) * | 2013-12-19 | 2015-06-24 | 台湾积体电路制造股份有限公司 | 3dic互连装置和方法 |
| CN206040621U (zh) * | 2016-06-15 | 2017-03-22 | 苏州晶方半导体科技股份有限公司 | 半导体芯片封装结构 |
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