CN104282657A - 超薄多层封装体及其制作方法 - Google Patents

Abstract

本发明公开了一种超薄多层封装体及其制作方法，在基底层的上表面设有芯片层，在芯片层的外部填充有包封体，在包封体与芯片层的上表面设有正面钝化层，在硅基底层的下表面设有介质层，在介质层的下表面设有背面钝化层，在正面钝化层内嵌有正面布线，在背面钝化层内嵌有背面布线，背面布线与正面布线之间通过穿透硅基底层和包封体的金属柱相连。芯片层位于金属柱区域外，在金属柱的外壁上设有介质层、阻挡层和种子层。本发明采用背面硅体刻蚀工艺和芯片叠加工艺，实现了从硅基底层上表面到下表面堆叠芯片的直接互连，实现了超薄多层封装体的封装制作。避免了传统方法使用多层复杂布线工艺来达到上表面和下表面的电性连接、制作成本昂贵和良率低下等问题。

Description

超薄多层封装体及其制作方法

技术领域

本发明公开了一种超薄多层封装体，本发明还公开了一种超薄多层封装体的制作方法。

背景技术

随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统越做越小，集成度越来越高，功能越做越多、越来越强，由此产生了许多新技术、新材料和新设计，其中叠层芯片封装技术以及系统级封装（System-in-Package，SIP）技术就是这些技术的典型代表。

晶圆级封装以晶圆为加工对象，在晶圆上同时对多个芯片进行封装、测试，最后切割成单个器件，以倒扣焊的方式组装，它使封装尺寸减小至芯片尺寸，是一种先进的超小型封装技术。与传统封装技术不同，传统晶片封装是切割后再封装和测试，封装后尺寸会比原晶片尺寸增加约20%，而晶圆级封装是先在整片晶圆上进行封装和测试，然后再进行划线分割，封装后的体积与IC裸芯片的尺寸几乎相同，进一步促进集成电路封装的小型化发展。

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，比如硅通孔封装、晶圆级封装构造（wafer level package，WLP）、芯片尺寸封装构造（chip scale package，CSP）以及无外引脚封装构造（qua-flat no-lead package，QFN）等。由于传统的WLP所实现的芯片间互联都建立在通过多层布线实现芯片间的互联，而同时这些技术也会引入一些其他的问题，比如信号延迟、干扰等。

在公开号为US 2014/0036454 A1的文件中，介绍了一种焊孔阵列(BVA)技术。在新型POP封装中，通过增加POP的中间层带宽来延迟对TSV的需求。BVA POP是基于铜线键合的封装堆叠互连技术，能够减少间距，并在POP周围的堆叠装置中大量的互连。但是该技术同时面临一个问题就是在芯片之间的互连是通过重复制作的引线实现的，该技术会引来一系列的电性能问题和可靠性问题，比如焊接不完全和焊接区域隐裂等问题。

发明内容

本发明的目的之一是克服现有技术中存在的不足，提供一种电性能好、可靠性较高的超薄多层封装体。

本发明的另一目的是提供一种制作成本低廉、良率较高的超薄多层封装体的制作方法。

按照本发明提供的技术方案，所述超薄多层封装体，在基底层的上表面设有芯片层，在芯片层的外部填充有包封体，在包封体与芯片层的上表面设有正面钝化层，在基底层的下表面设有介质层，在介质层的下表面设有背面钝化层，在正面钝化层内嵌有正面布线，在背面钝化层内嵌有背面布线，背面布线与正面布线之间通过穿透基底层和包封体的金属柱相连，

所述芯片层位于金属柱区域外；且所述芯片层为一层芯片或者多层堆叠芯片。该堆叠体如果是一层芯片，可以直接利用倒装焊或者正面贴装进行组装；如果是多层芯片，可以在基底层上多次利用倒装焊或者正面贴装进行组装，也可以在基底层外的装置上预先进行倒装焊或者正面贴装将多层芯片组装好，然后一次性地组装到基底层上固定的位置。

所述基底层材料为硅、玻璃、SiC或者三五族单晶体。

所述金属柱分布在基底层外周的方形区域或者金属柱在基底层的中心区域或者沿中心往外扩散。具体的分布方式可以为回形分布，芯片放置于回形中心区域；也可以为十字分布，芯片均匀放置在四分之一的芯片区域位置；也可以将金属柱放置在基底层的中心位置，叠层芯片均匀围绕金属柱分布。

所述金属柱直径范围为1um~300um，高度范围为10um~750um；

所述金属柱的外壁上由内向外依次设有种子层、阻挡层和介质层。

所述正面布线包含正面钝化层内部的布线层以及其引出的输入输出电性端口；所述背面布线包含背面钝化层内部的布线层以及其引出的输入输出电性端口。

一种超薄多层封装体的制作方法包含以下步骤：

a、从硅基底层的下表面向上开设盲孔；

b、在盲孔内制作介质层、阻挡层和种子层，然后填充金属柱；

c、在金属柱的下端部制作背面布线；

d、从上往下将基底层减薄使金属柱露出，金属柱的露出高度大于或者等于芯片层的厚度；

e、将芯片层放置在基底层的上表面及金属柱外的区域；

f、在芯片层的外部填充包封体；

g、研磨使金属柱的上端部和芯片层的电性接口暴露，再在金属柱的上端部制作正面布线，连接芯片层的电性接口。

步骤a中盲孔的深度大于等于最终基底层的厚度。

步骤b中的介质层，如果基底层为玻璃材料，则不需要此层。金属柱的填充通过电镀、化学镀、物理沉积、扦插或液态金属填充的方式实现。

步骤c中的再布线包含介质层和金属布线，以及输入/输出的电性接口。

步骤d中，基底层的减薄后最终的厚度范围为10~750um。该厚度通过机械研磨、刻蚀或者化学机械抛光将基底层减薄到特定厚度。

步骤e中的芯片层可以利用倒装焊或者正面贴装工艺进行放置。

步骤f中的包封体通过热压塑封、底填充或者压合胶膜将芯片层包裹，同时覆盖基底层，整个高度大于等于芯片层的厚度。

步骤g，采用机械研磨或者机械切削使金属柱的上端部和芯片层的电性接口暴露。

本发明主要通过硅通孔于刻蚀的方法实现超高铜柱的制作，同时利用芯片叠加工艺和包封工艺实现基底层于堆叠芯片的一体化微组装，从而实现了从硅基底层上表面到下表面堆叠芯片的直接互连，实现了超薄多层封装体的封装制作；本发明的超薄多层封装体电性能好、可靠性较高。

本发明的制作方法避免了传统方法使用多层复杂布线工艺、制作成本昂贵和良率低下等问题。

附图说明

图1是本发明步骤a~c得到的封装半成品的结构示意图。

图2是本发明步骤d~e得到的封装半成品的结构示意图。

图3是本发明步骤f~g得到的封装半成品的结构示意图。

具体实施方式

传统的芯片层与基底层之间的电性连接都是通过锡球、凸点或者金属引线的方式实现的。这些方法制作成本高，而且因为不是一体形成，所以效率低、可靠性差。

本发明针对现有技术中的不足，主要通过硅通孔于刻蚀的方法实现超高铜柱的制作，同时利用芯片叠加工艺和包封工艺实现基底层于堆叠芯片的一体化微组装，从而实现了从硅基底层上表面到下表面堆叠芯片的直接互连，实现了超薄多层封装体的封装制作。避免了传统方法使用多层复杂布线工艺、制作成本昂贵和良率低下等问题。

下面将通过具体实施方式对本发明的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合具体实施例对本发明作进一步说明。

此实施例以硅基板和两层芯片的堆叠体为说明主体。

一种超薄多层封装体的具体结构如下：

该超薄多层封装体，在硅基底层1的上表面设有芯片层2，在芯片层2的外部填充有包封体3，在包封体3与芯片层2的上表面设有正面钝化层4，在基底层1的下表面设有介质层5，在介质层5的下表面设有背面钝化层6，在正面钝化层4内嵌有正面布线7，在背面钝化层6内嵌有背面布线8，背面布线8与正面布线7之间通过穿透基底层1和包封体3的金属柱9相连。

所述芯片层2位于金属柱9区域外，堆叠方式为倒装焊。

所述金属柱9分布在基底层1外周的方形区域，呈口字形，芯片层堆叠在基底层的中心位置。

一种超薄多层封装体的制作方法包含以下步骤：

a、从730um厚度的硅基底层1下表面通过光刻和刻蚀工艺向上开设盲孔，盲孔的深度为100um；

b、在盲孔内制作介质层、阻挡层和种子层，然后填充金属柱9；

其中介质层为二氧化硅，约1um；阻挡层为钛，约0.3um；种子层为铜，厚度为0.3um。通过电镀的方法，将盲孔填充满铜。

c、在金属柱9的下端部通过化学机械抛光的方法实现平整化加工，然后制作背面布线8；

d、从上往下通过机械研磨将基底层1的厚度减薄至20um，此时金属柱9露出约80um；

e、通过倒装焊接工艺将两层芯片堆叠放置于硅基底层的中心位置；

f、利用底填充工艺，将胶体填充覆盖至芯片层2的顶部；

g、通过机械研磨的方法，将整个包封体研磨至金属柱9的上端部和芯片层2的电性接口暴露，再在金属柱9的上端部制作正面布线7，连接芯片层2的电性接口。

Claims (10)

1.一种超薄多层封装体，其特征是：在基底层（1）的上表面设有芯片层（2），在芯片层（2）的外部填充有包封体（3），在包封体（3）与芯片层（2）的上表面设有正面钝化层（4），在基底层（1）的下表面设有介质层（5），在介质层（5）的下表面设有背面钝化层（6），在正面钝化层（4）内嵌有正面布线（7），在背面钝化层（6）内嵌有背面布线（8），背面布线（8）与正面布线（7）之间通过穿透基底层（1）和包封体（3）的金属柱（9）相连。

2.如权利要求1所述的超薄多层封装体，其特征是：所述芯片层（2）位于金属柱（9）区域外；且所述芯片层（2）为一层芯片或者多层堆叠芯片，堆叠方式为倒装焊或者正面贴装。

3.如权利要求1所述的超薄多层封装体，其特征是：所述基底层（1）材料为硅、玻璃、SiC或者三五族单晶体。

4.如权利要求1所述的超薄多层封装体，其特征是：所述金属柱（9）分布在基底层（1）外周的方形区域或者金属柱（9）在基底层（1）的中心区域或者沿中心往外扩散。

5.如权利要求1所述的超薄多层封装体，其特征是：所述金属柱（9）直径范围为1um~300um，高度范围为10um~750um；所述金属柱（9）的外壁上由内向外依次设有种子层、阻挡层和介质层（5）。

6.如权利要求1所述的超薄多层封装体，其特征是：所述正面布线（7）包含正面钝化层（4）内部的布线层以及其引出的输入输出电性端口；所述背面布线（8）包含背面钝化层（6）内部的布线层以及其引出的输入输出电性端口。

7.一种超薄多层封装体的制作方法，其特征是该制作方法包含以下步骤：

a、从硅基底层（1）的下表面向上开设盲孔；

b、在盲孔内制作介质层、阻挡层和种子层，然后填充金属柱（9）；

c、在金属柱（9）的下端部制作背面布线（8）；

d、从上往下将基底层（1）刻蚀掉，使金属柱（9）露出，金属柱（9）的露出高度大于或者等于芯片层（2）的厚度；

e、将芯片层（2）放置在基底层（1）的上表面及金属柱（9）外的区域；

f、在芯片层（2）的外部填充包封体（3）；

g、研磨使金属柱（9）的上端部和芯片层（2）的电性接口暴露，再在金属柱（9）的上端部制作正面布线（7），连接芯片层（2）的电性接口。

8.如权利要求7所述的一种超薄多层封装体的制作方法，其特征是：步骤d中基底层（1）的减薄量为10~750um。

9.如权利要求7所述的一种超薄多层封装体的制作方法，其特征是：步骤d中，通过机械研磨或者化学机械抛光对金属柱（9）的上端部和芯片层（2）进行打平。

10.如权利要求7所述的一种超薄多层封装体的制作方法，其特征是：步骤f中，包封体（3）通过热压塑封、底填充或者压合胶膜填充在包封体（3）与芯片层（2）的上表面。