JP2012227328A - 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器 - Google Patents

半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器 Download PDF

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substrate
connection hole
wiring
layer
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Abstract

【課題】 ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続する。
【解決手段】 半導体装置の製造方法は、第１基板と第１基板の一面と接するように形成された第１絶縁層を有する第１の半導体ウェハと、第２基板と第２基板の一面と接するように形成された第２絶縁層を有する第２の半導体ウェハを接合する工程と、第１基板の他面に第３絶縁層を形成する工程と、第３絶縁層、第１基板、及び第１絶縁層を貫通し第２絶縁層に形成された第２の配線上に第２絶縁層が残るようにエッチングを行い第１接続孔を形成する工程と、第１接続孔に絶縁膜を形成する工程と、第２の配線上の第２絶縁層及び絶縁膜のエッチングを行い第２接続孔を形成し第２の配線を露出させる工程と、第１及び第２接続孔の内部に形成され第２の配線と接続する第１のビアを形成する工程とを備え、第１基板の他面に形成された第１接続孔の径は第３絶縁層に形成された前記第１接続孔の径より大きい。
【選択図】図１

Description

本開示は、半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器に関する。
従来、半導体装置の高密度化や、異なる機能を有する半導体回路の複合化の手段として、半導体回路を搭載した複数の半導体ウェハを積層化する方法がある。積層化した半導体ウェハの半導体回路どうしを接続するには、例えば特許文献１に開示されるように、電子部品の接点どうしを、はんだを用いて接続したり、はんだを用いず直接接続したりする方法がある。
また、そのほかにも例えば特許文献２に開示されるように、ビアを用いて半導体回路どうしを電気的に接続する方法もある。特許文献２では、画素アレイや制御回路が搭載された第１の半導体ウェハと、ロジック回路が搭載された第２の半導体ウェハとをビアを用いて接続している。積層化した半導体ウェハの回路どうしをビアで接続する場合、ビアと半導体基板とを電気的に絶縁するために接続孔の内壁面に絶縁膜を形成する。具体的には、接続孔に絶縁膜を形成後、接続孔の内壁面以外の絶縁膜をエッチングで除去し配線を露出させてからビアを形成する。
特開２００６−１８１６４１号公報 特開２０１０−２４５５０６号公報
特許文献２に開示されるように深さの異なるビアを複数形成する場合、絶縁膜の成膜量のカバレッジ依存により、ビアの深さに応じて接続孔の底部に成膜される絶縁膜の膜厚が異なる。膜厚の異なる絶縁膜をエッチングすると、膜厚の薄い絶縁膜がオーバーエッチングされ、絶縁膜の下の配線が長時間エッチングにさらされてしまうという問題がある。
また、エッチバックにより接続孔の底部の絶縁膜を除去するときに、接続孔の開口部がエッチングされ基板が露出してしまうという問題がある。
本開示は、上述の点を鑑みてなされたものであり、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続できる半導体装置、半導体装置の製造方法、固体撮像装置、及び電子機器を提供するものである。
上記課題を解決するため、本開示に係る半導体装置の製造方法は、第１基板と前記第１基板の一面と接するように形成された第１絶縁層とを有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層とを有する第２の半導体ウェハとを接合する工程と、前記第１基板の一面と反対側の他面に第３絶縁層を形成する工程と、前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し、前記第２絶縁層に形成された第２配線層上に前記第２絶縁層が残るようにエッチングを行い、第１接続孔を形成する工程と、前記第１接続孔に絶縁膜を形成する工程と、前記第２配線層上の前記第２絶縁層及び前記絶縁膜のエッチングを行い、第２接続孔を形成し、前記第２配線層を露出させる工程と、前記第１及び第２接続孔の内部に形成され、前記第２配線層と接続する第１のビアを形成する工程と、を備え、前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい。
前記第１基板の前記他面に形成された前記第１接続孔の径が、前記第３絶縁層に形成された前記第１接続孔の径より大きいことで、前記第２配線層上の前記第２絶縁層及び前記絶縁膜のエッチングを行っても第３絶縁層がマスクとなって第１接続孔の内壁面に成膜された絶縁膜がエッチングされにくくなり、第１基板が露出しにくくなる。これにより第１基板がエッチングにさらされにくくなる。
本開示に係る半導体装置は、第１基板と前記基板の一面と接するように形成された第１絶縁層とを有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層とを有する第２の半導体ウェハとを接合した半導体装置であって、前記第１基板の一面と反対側の他面に形成された第３絶縁層と、前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し前記第２絶縁層の一部に形成された第１接続孔の内側であって、前記第１基板、第１絶縁層、及び第２絶縁層の一部の側壁に形成された第１絶縁膜と、前記第１絶縁膜が形成された前記第１接続孔の内側と、前記第２絶縁層に形成された第２配線層が露出するように形成された第２接続孔の内側とに形成され、前記第２配線層と接続する第１のビアと、を備え、前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい。
本開示に係る固体撮像装置は、上述した半導体装置の第１の半導体ウェハが画素アレイ部を有する構成である。
本開示に係る電子機器は、上述した固体撮像装置と、光学レンズと、信号処理回路とを有する。
本技術によれば、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続できる。
第１実施形態に係る半導体装置を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 第１実施形態に係る半導体装置の製造工程を示す図。 変形例１に係る半導体装置を示す図。 変形例１に係る半導体装置の製造工程を示す図。 変形例１に係る半導体装置の製造工程を示す図。 変形例２に係る半導体装置を示す図。 第２実施形態に係る半導体装置を示す図。 第２実施形態に係る半導体装置の製造工程を示す図。 第３実施形態に係る半導体装置を示す図。 第３実施形態に係る半導体装置の製造工程を示す図。 第３実施形態に係る半導体装置の製造工程を示す図。 第４実施形態に係る固体撮像装置を示す図。 第４実施形態に係る固体撮像装置を示す図。 第４実施形態に係る固体撮像装置を示す図。 第５実施形態に係る電子機器を示す図。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００を示す図である。半導体装置１００は、第１の半導体ウェハ１１０と、第１の半導体ウェハ１１０に接合された第２の半導体ウェハ１２０とを有する。
第１の半導体ウェハ１１０は、第１基板１１１と、第１基板１１１の一面と接するように形成された第１絶縁層１１２と、第１絶縁層１１２に形成された第１の配線１１３を有する。第１基板１１１は例えばシリコンで構成される。第１の配線１１３は例えば銅などの金属で構成される。
第２の半導体ウェハ１２０は、第２基板１２１と、第２基板１２１の一面と接するように形成された第２絶縁層１２２と、第２絶縁層１２２に形成された第２の配線１２３を有する。第２基板１２１は例えばシリコンで構成される。第２の配線１２３は例えば銅などの金属で構成される
半導体装置１００は、例えばシリコンで構成された支持基板１４０を有する。支持基板１４０の一面に第２の半導体ウェハ１２０の第２絶縁層１２２が第１接続層１４１を介して積層されている。第２の半導体ウェハ１２０の第２基板１２１の一面と略平行な他面に第１の半導体ウェハ１１０の第１絶縁層１１２が第２接続層１４２を介して積層されている。第１、第２接続層１４１，１４２は例えばシロキサン系樹脂膜である。第１の半導体ウェハ１１０の第１基板１１１の一面と略平行な他面には第３絶縁層１４３が形成されている。
第１の半導体ウェハ１１０の第１の配線１１３と第２の半導体ウェハ１２０の第２の配線１２３は、第１のビア１４６、第２のビア１４７、及び接続配線１４８によって接続されている。
第１のビア１４６は、第１接続孔１５１及び第２接続孔１５２の内側に形成される例えば銅などの金属である。第１接続孔１５１は、第３絶縁層１４３、第１基板１１１、第１絶縁層１１２、第２接続層１４２、第２基板を貫通し、第２絶縁層１２２の途中まで形成される。第２接続孔１５２は、第２絶縁層１２２をくりぬき第２の配線１２３が露出するように形成される。第２接続孔１５２は、第１接続孔１５１を第２絶縁層１２２側に伸展して形成される。第２接続孔１５２は、第１接続孔１５１とほぼ同じ中心軸を有する。
第１接続孔１５１のうち、第１基板１１１、第１絶縁層１１２、第２接続層１４２、第２基板１２１、及び第２絶縁層１２２に形成される第１接続孔１５１の内壁面に第１絶縁膜１４４が形成される。図１では、第１絶縁膜１４４は、第３絶縁層１４３に形成される第１接続孔１５１及び第２接続孔１５２には形成されない。つまり、第１接続孔１５１の内壁面には、第１絶縁膜１４４及び第１のビア１４６が形成される。第２接続孔１５２の内壁面には、第１のビア１４６が形成される。なお、第２接続孔１５２の大きさによっては第２接続孔１５２が第１のビア１４６で埋め込まれる場合がある。
第１絶縁膜１４４が形成された第１接続孔１５１及び第２接続孔１５２によって、第２接続孔１５２側に行くほど径が小さくなる円錐台形状の接続孔が形成される（図９参照）。第１絶縁膜１４４が形成されていない第１接続孔１５１は、第３絶縁層１４３が孔の内側に突出した形状となっている（図７参照）。つまり、第３絶縁層１４３に形成される第１接続孔１５１の径は、第１基板の一面に形成される第１接続孔１５１の径より小さくなる。
第１、第２接続孔１５１，１５２の形状の詳細については後述する。
第１のビア１４６は、第１絶縁膜１４４が形成された第１接続孔１５１及び第２接続孔１５２の内壁面に形成される。図１では、第１のビア１４６は、内側に孔を有するように形成しているが、第１、第２接続孔１５１，１５２内部を第１のビアで充填し、内側に孔が形成されないようにしてもよい。
第２のビア１４７は、第３接続孔１５３及び第４接続孔１５４の内側に形成される例えば銅などの金属である。第３接続孔１５３は、第３絶縁層１４３、及び第１基板１１１を貫通し、第１絶縁層１１２の途中まで形成される。第４接続孔１５４は、第１絶縁層１１２をくりぬき第１の配線１１３が露出するように形成される。第４接続孔１５４は第３接続孔１５３を第１絶縁層１１２側に伸展して形成される。第４接続孔１５４は、第１接続孔１５１とほぼ同じ中心軸を有する。
第３接続孔１５３のうち、第１基板１１１及び第１絶縁層１１２に形成される第３接続孔１５３の内壁面に第２絶縁膜１４５が形成される。図１では、第３絶縁層１４３に形成される第３接続孔１５３及び第４接続孔１５４には第２絶縁膜１４５は形成されない。つまり、第３接続孔１５３の内壁面には、第２絶縁膜１４５及び第２のビア１４７が形成される。第４接続孔１５４の内壁面には、第２のビア１４７が形成される。なお、第４接続孔１５４の大きさによっては第４接続孔１５４が第２のビア１４７で埋め込まれる場合がある。
第２絶縁膜１４５が形成された第３接続孔及び第４接続孔１５４によって、第４接続孔１５４側に行くほど径が小さくなる円錐台形状の接続孔が形成される（図９参照）。第２絶縁膜１４５が形成されていない第１接続孔１５１は、第３絶縁層１４３が孔の内側に突出した形状となっている（図５参照）。つまり、第３絶縁層１４３に形成される第３接続孔１５３の径は、第１基板の一面に形成される第３接続孔１５３の径より小さくなる。
第３、第４接続孔１５３，１５４の形状の詳細については後述する。
第１のビア１４６の一端は第２の配線１２３に電気的に接続されている。第２のビア１４７の一端は第１の配線１１３に電気的に接続されている。接続配線１４８は、一端が第１のビア１４６の他端に、他端が第２のビア１４７の他端に接続されている。これにより、第１の半導体ウェハ１１０の第１の配線１１３と第２の半導体ウェハ１２０の第２の配線１２３とが電気的に接続される。
次に、図２乃至図９を用いて本実施形態に係る半導体装置１００の製造方法について説明する。なお、第１、第２の半導体ウェハ１１０，１２０の製造方法は従来と同じであるため説明は省略する。
図２に示すように、支持基板１４０上に第２の半導体ウェハ１２０を、第１接続層１４１を介して接合する。このとき、支持基板１４０と第２絶縁層１２２とが接合されるようにする。接合は、例えば、支持基板１４０にシロキサン系樹脂膜で構成される第１接続層１４１を０．５μｍ程度成膜し、第２絶縁層１２２を張り合わせて、約２００℃で加熱し１０ｋＮで加圧することで行う。
次に、図３に示すように第２の半導体ウェハ１２０上に第１の半導体ウェハ１１０を、第２接続層１４２を介して接合する。このとき、第２基板１２１と第１絶縁層１１２とが接合されるようにする。具体的には、まず第２基板１２１の表面をグラインダーで膜厚が５０μｍ以下になるまで研磨する。その後、第２基板１２１の表面に対し、ＣＭＰ（Chemical Mechanical Polishing）法などで研磨及び表面平坦化を行い、膜厚が例えば１０μｍ程度となるように第２基板１２１を薄膜化する。次に、図２と同様に、第２基板１２１上に例えばシロキサン系樹脂膜で構成される第２接続層１４２を０．５μｍ程度成膜し、第１絶縁層１１２を張り合わせて、約２００℃で加熱し１０ｋＮで加圧し、第２の半導体ウェハ１２０と第１の半導体ウェハ１１０とを接合する。
図４に示すように第１基板１１１を薄膜化し、第１基板１１１上に第３絶縁層１４３を成膜し、第３接続孔１５３に対応する位置に孔１５６が形成されたレジスト１５５を形成する。
具体的には、まず第１基板１１１を、第２基板１２１と同様にグラインダーやＣＭＰ法を用いて例えば１０μｍ程度に薄膜化する。薄膜化した第１基板１１１の他面上に、第３絶縁層１４３を成膜する。第３絶縁層１４３は、第１基板１１１上に例えばＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯＮを１００ｎｍ程度成膜することで形成される。次に、第３絶縁層１４３上にリソグラフィーにより第３接続孔１５３に対応する位置に略円形の開口部１５６を有するレジスト１５５をパターニングする。例えば、レジスト１５５に設ける開口部１５６の径は１０μｍ程度とする。
図５に示すように、レジスト１５５をマスクとしてドライエッチングを行い、第３絶縁層１４３及び第１基板１１１を貫通し、第１絶縁層１１２の途中まで第３接続孔１５３を形成する。このとき、第３絶縁層１４３の下側が約２００ｎｍのアンダーカットになるようにエッチングを行う。第３絶縁層１４３より第１基板１１１の方が速くエッチングが進むため、図５に示すように第３絶縁層１４３の下側の第１基板１１１がエッチングされる。これにより、第３接続孔１５３は第３絶縁層１４３が第３接続孔１５３の内側に突出した形状となる。つまり第３絶縁層１４３は、第３接続孔１５３の内側に突出した部分１４３Ｂを有する。従って、第３絶縁層１４３に形成される第３接続孔１５３の径ｒ３は、第１基板１１１の一面に形成される第３接続孔１５３の径ｒ４より小さくなる（ｒ３＜ｒ４）。また、径ｒ３と径ｒ４との差、すなわちアンダーカット量（突出した部分１４３Ｂの長さ）は、例えばこの後の工程で成膜される第２絶縁膜１４５の膜厚とほぼ同じになるようにする。
第３接続孔１５３は、第３絶縁層１４３及び第１基板１１１を貫通し、第１の配線１１３上に第１絶縁層１１２が膜厚ｄ１だけ残るように第１絶縁層１１２を掘りこんで形成される。図１では、第１絶縁層１１２が第１の配線１１３上に、例えば膜厚ｄ１＝１００ｎｍ程度残るようにエッチングを行う。
第３接続孔１５３を上述した所望の形状にするためには、エッチングを例えば並行平板プラズマ装置でＳＦ６、Ｏ２ガスの流量を制御しながら行えばよい。
図６に示すように、第３接続孔１５３を形成後、第３接続孔１５３を埋め込むようにレジスト１５７を成膜し、リソグラフィーにより第１接続孔１５１に対応する位置に略円形の開口部１５８をパターニングする。レジスト１５７に設ける開口部１５８の径は例えば１０μｍ程度とする。
図７に示すように、レジスト１５７をマスクとしてドライエッチングを行い、第３絶縁層１４３、第１基板１１１、第１絶縁層１１２、及び第２接続層１４２を貫通し、第２絶縁層１２２の途中まで第１接続孔１５１を形成する。このとき、第３接続孔１５３を形成する場合と同様に、第３絶縁層１４３の下側が約２００ｎｍのアンダーカットになるようにエッチングを行う。第１接続孔１５１は、第３絶縁層１４３が第１接続孔１５１の内側に突出した形状となる。第３絶縁層１４３は、第１接続孔１５１の内側に突出した部分１４３Ａを有する。従って、第３絶縁層１４３に形成される第１接続孔１５１の径ｒ１は、第１基板１１１の一面に形成される第１接続孔１５１の径ｒ２より小さくなる（ｒ１＜ｒ２）。また、径ｒ１と径ｒ２との差、すなわちアンダーカットの量（突出した部分１４３Ａの長さ）は、例えばこの後の工程で成膜される第１絶縁膜１４４の膜厚とほぼ同じになるようにする。
第１接続孔１５１は、第３絶縁層１４３、第１基板１１１、第１絶縁層１１２、及び第２接続層１４２を貫通し、第２の配線１２３上に第２絶縁層１２２が膜厚ｄ１だけ残るように第２絶縁層１２２を掘りこんで形成される。第２の配線１２３上に残る第２絶縁層１２２の膜厚ｄ２は、第１の配線１１３上に残る第１絶縁層１１２の膜厚ｄ１より大きい。図１では、第２の配線１２３上に残る第２絶縁層１２２の膜厚が、例えば膜厚ｄ２＝６００ｎｍ程度となるようにエッチングを行う。
図８に示すように、第３絶縁層１４３上、及び第１、第３接続孔１５１，１５３の内側に絶縁膜１５９を成膜する。具体的には、第１、第３接続孔１５１，１５３の内側壁に成膜される絶縁膜１５９の膜厚が第３絶縁層１４３のアンダーカット量と同程度（本実施形態では２００ｎｍ程度）となるように、絶縁膜１５９を成膜する。具体的には、例えばＣＶＤ法でＳｉＯ２である絶縁膜１５９を成膜する場合、第３絶縁層１４３上に１０００ｎｍ程度の膜厚の絶縁膜１５９が成膜されるようにすればよい。
ＣＶＤ法で絶縁膜１５９を成膜すると、接続孔の深さが深いほど接続孔の底面に成膜される絶縁膜１５９の膜厚が薄くなる。具体的には、例えば第３絶縁層１４３に膜厚１０００ｎｍ程度の絶縁膜１５９を成膜すると、第３接続孔１５３の底面には、７００ｎｍ程度の絶縁膜１５９が成膜される。また、第１接続孔１５１の底面には２００ｎｍ程度の絶縁膜１５９が成膜される。
ここで、上述したように本実施形態では、第１の配線１１３上に残る第１絶縁層１１２の膜厚ｄ１を１００ｎｍ程度としているため、第１の配線１１３上に形成される膜（第１絶縁層１１２及び絶縁膜１５９）の膜厚はｄ３＝１００ｎｍ＋７００ｎｍ＝８００ｎｍとなる。第２の配線１２３上に残る第２絶縁層１２２の膜厚ｄ２を６００ｎｍ程度としているため、第２の配線１２３上に形成される膜（第２絶縁層１２２及び絶縁膜１５９）の膜厚は６００ｎｍ＋２００ｎｍ＝８００ｎｍとなる。このように、図５、図７に示すように第１及び第２の配線１１３，１２３に残る絶縁層の膜厚を調整することで、ＣＶＤ法のように接続孔の深さが深いほど底面に成膜される絶縁膜の膜厚が薄くなっても、第１、第２の配線１１３，１２３上に形成される膜の膜厚ｄ３を等しくすることができる。
なお、第１接続孔１５１及び第３接続孔１５３の内壁面に形成される絶縁膜１５９の膜厚、及び配線１１３，１２３上に形成される膜の膜厚ｄ３を所望の厚さとすることができるのであれば、第１の配線１１３上に残る第１絶縁層１１２の膜厚ｄ１＝０としてもよい。つまり、第３接続孔１５３を形成するときに第１の配線１１３が露出するようにし、第４接続孔１５４を省略してもよい。
図９に示すように、第１の配線１１３に形成される膜（第１絶縁層１１２及び絶縁膜１５９）をエッチングにより除去して第４接続孔１５４を形成し、第１の配線１１３を露出させる。同様に、第２の配線１２３に形成される膜（第２絶縁層１２２及び絶縁膜１５９）をエッチングにより除去して第２接続孔１５２を形成し、第１の配線１１３を露出させる。
このとき、異方性の高いエッチングを行うことで、第１接続孔１５１及び第３接続孔１５３の内側壁に形成された絶縁膜１５９を残しつつ、第３絶縁層１４３上と第１接続孔１５１及び第３接続孔の底面上とに形成された絶縁膜１５９を除去することができる。このエッチングにより、第１絶縁膜１４４、第２絶縁膜１４５、第２接続孔１５２及び第４接続孔１５４を形成する。
異方性の高いエッチングは、例えば並行平板プラズマ装置で、Ｃ４Ｆ８，Ｏ２，Ａｒガスを用い、基板へ印加されるＲＦパワーを１０００Ｗ以上で行うことで、異方性の高いエッチングが得られる。この条件でエッチングを行うことで、接続孔の深さに寄らずエッチングの速度を一定にすることができ、マイクロローティングを少なくすることができ、第２接続孔１５２の深さと第４接続孔１５４の深さをほぼ等しくすることができる。
また、上述したように、第３絶縁層１４３は、第１接続孔１５１及び第３接続孔１５３の内側に突出した庇状になっている。この第３絶縁層１４３の突出した部分１４３Ａ、１４３Ｂの長さと、第１接続孔１５１及び第３接続孔１５３の内壁面に形成した絶縁膜１５９の膜厚はほぼ等しい。そのため、第３絶縁層１４３の突出した部分１４３Ａ、１４３Ｂが第１接続孔１５１及び第３接続孔１５３の内壁面に形成した絶縁膜１５９のマスクとなり、第１接続孔１５１及び第３接続孔１５３の内壁面に形成した絶縁膜１５９が過度にエッチングされることがなくなり、第１基板１１１が露出しにくくなる。
続いて、スパッタ法でバリアメタル（図示せず）及びＣｕシード層（図示せず）を成膜した後、リソグラフィーで接続配線１４８に対応する位置以外にレジスト（図示せず）をパターニングしてメッキ法によりＣｕメッキを行う。その後、不要なバリアメタルを除去し、接続配線１４８を形成することで図１に示す半導体装置が得られる。
以上のように、本実施形態の半導体装置１００では、第１のビア１４６及び第２のビア１４７を形成するために第１接続孔１５１及び第３接続孔１５３を形成する場合に、各接続孔の深さに応じた膜厚だけ絶縁層を各配線上に残すことで、絶縁膜１５９を成膜した時に各配線上に形成される膜（絶縁層及び絶縁膜１５９）の膜厚ｄ３が等しくなる。従って、エッチングにより第２接続孔１５２及び第４接続孔１５４を形成し各配線を露出させても、エッチングのスピードがほぼ等しいため、各配線がエッチングにさらされる時間をほぼ均等に短くすることができ、エッチングによる配線の影響を抑制することができる。
また、第３絶縁層１４３に形成される第１接続孔１５１の径ｒ１を第１基板１１１の一面に形成される第１接続孔１５１の径ｒ２より小さくすることで、第３絶縁層１４３に第１接続孔１５１の内側に突出させた部分１４３Ａを形成している。同様に第３絶縁層１４３に形成される第３接続孔１５３の径ｒ３を第１基板１１１の一面に形成される第３接続孔１５３の径ｒ４より小さくすることで、第３絶縁層１４３に第３接続孔１５３の内側に突出させた部分１４３Ｂを形成している。第３絶縁層１４３の突出した部分１４３Ａ、１４３Ｂを第１絶縁膜１４４及び第２絶縁膜１４５を形成するときのマスクとすることで、エッチングにより絶縁膜１５９が除去され第１基板１１１が露出しないようにすることができる。これにより、第１基板１１１がエッチングにさらされないようにすることができる。
以上により、本実施形態に係る半導体装置１００は、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続することができる。
なお、各基板と各絶縁層とを直接接合できる場合は、第１接続層１４１及び第２接続層１４２を省略してもよい。
（変形例１）
次に、第１実施形態の変形例１を説明する。図１０は、本変形例に係る半導体装置１００Ａを示す図である。本変形例では、第１の半導体ウェハ１１０上に第３の半導体ウェハ１３０を積層している点で図１の半導体装置１００と異なる。
図１０に示すように、半導体装置１００Ａは、第３絶縁層１４３上に第１乃至第４接続孔１５１〜１５４を埋め込むように形成された第４絶縁層１６９を有する。第４絶縁層１６９上に第３接続層１６８を介して第３の半導体ウェハ１３０が積層される。
第３の半導体ウェハ１３０は、第３基板１３１と、第３基板１３１の一面と接するように形成された第５絶縁層１３２と、第５絶縁層１３２に形成された第３の配線１３３を有する。第３基板１３１は例えばシリコンで形成される。第３の配線１３３は例えば銅などの金属で形成される。第３接続層１６８は、第５絶縁層１３２の第３基板１３１と接する面とは反対側の面に接続され、第３の半導体ウェハ１３０及び第１の半導体ウェハ１１０を接合する。第３接続層１６８は例えばシロキサン系樹脂膜である。なお、第４絶縁層１６９と第５絶縁層１３２とを直接接合可能な場合は、第３接続層１６８を省略してもよい。
第１の半導体ウェハ１１０の第１の配線１１３と第３の半導体ウェハ１３０の第３の配線１３３とが、第３のビア１６２、第４のビア１６３及び接続配線１６６によって接続されている。また、接続配線１４８と第３の配線１３３とが、第５のビア１６４、第６のビア１６５及び接続配線１６７によって接続されている。
半導体装置１００Ａは、第３基板１３１の一面と略平行な他面上に第６絶縁層１６１を有している。また、第３のビア１６２は、第６絶縁層１６１、第３基板１３１、第５絶縁層１３２、第３接続層１６８、第４絶縁層１６９、第３絶縁層１４３、及び第１基板１１１を貫通し、第１絶縁層１１２の途中まで形成されており、一端が第１の配線１１３と接続されている。半導体装置１００Ａは、第３基板１３１、第５絶縁層１３２、第３接続層１６８、第４絶縁層１６９、第３絶縁層１４３、及び第１基板１１１を貫通し、第１絶縁層１１２の途中まで形成された第３絶縁膜１８１を有する。第３絶縁膜１８１は、第６絶縁層１６１と同一層には形成されておらず、また第１の配線１１３上から一定の厚さには設けられていない。
第４のビア１６３は、第６絶縁層１６１、及び第３基板１３１を貫通し、第５絶縁層１３２の途中まで形成されており、一端が第３の配線１３３と接続されている。半導体装置１００Ａは、第６絶縁層１６１、及び第３基板１３１を貫通し、第５絶縁層１３２の途中まで形成された第４絶縁膜１８２を有する。第４絶縁膜１８２は、第６絶縁層１６１と同一層には形成されておらず、また第３の配線１３３上から一定の厚さには設けられていない。
接続配線１６６は、一端が第３のビア１６２の他端に、他端が第４のビア１６３の他端に接続されている。
第５のビア１６４は、第６絶縁層１６１、第３基板１３１、第５絶縁層１３２、第３接続層１６８を貫通し、第４絶縁層１６９の途中まで形成されており、一端が接続配線１４８と接続されている。半導体装置１００Ａは、第３基板１３１、第５絶縁層１３２、第３接続層１６８を貫通し、第４絶縁層１６９の途中まで形成された第５絶縁膜１８３を有する。第５絶縁膜１８３は、第６絶縁層１６１と同一層には形成されておらず、また接続配線１４８上から一定の厚さには設けられていない。
第６のビア１６５は、第６絶縁層１６１、及び第３基板１３１を貫通し、第５絶縁層１３２の途中まで形成されており、一端が第３の配線１３３と接続されている。半導体装置１００Ａは、第６絶縁層１６１、及び第３基板１３１を貫通し、第５絶縁層１３２の途中まで形成された第６絶縁膜１８４を有する。第６絶縁膜１８４は、第６絶縁層１６１と同一層には形成されておらず、また第３の配線１３３上から一定の厚さには設けられていない。
接続配線１６７は、一端が第５のビア１６４の他端に、他端が第６のビア１６５の他端に接続されている。
各絶縁膜は、各配線から所定の距離だけ隔てて形成される。この距離は、各絶縁膜に対応するビアの深さに応じて長くなる。各ビアの深さは、第３のビア１６２、第５のビア１６４、第４のビア１６３の順で浅くなり、第４のビア１６３の深さと第５のビア１６４の深さがほぼ等しくなる。従って、各配線と各絶縁膜との距離、即ち各配線上に残る絶縁層の膜厚は、第３絶縁膜１８１、第５絶縁膜１８３、第４絶縁膜１８２の順で薄くなり、第４絶縁膜１８２までの距離と第６絶縁膜までの距離とがほぼ等しくなる。
図１１及び図１２を用いて、第３の半導体ウェハ１３０の積層方法を説明する。まず、図１１に示すように、例えばＣＶＤ法により、第３絶縁層１４３上に第１乃至第４接続孔１５１〜１５４を埋め込むようにＳｉＯ２を成膜後、ＣＭＰ法で平坦化し、第４絶縁層１６９を形成する。その後、第４絶縁層１６９と第５絶縁層１３２とが対向するように第３の半導体ウェハ１３０を配置する。
図１２に示すように、第１の半導体ウェハ１１０と第３の半導体ウェハ１３０との間に第３接続層１６８を形成し、第１の半導体ウェハと第３の半導体ウェハ１３０を接合する。その後、第３基板１３１を、グラインダー及びＣＭＰ法などで研磨及び表面平坦化を行うことで、膜厚が例えば１０μｍ程度となるように薄膜化する。
なお、各ビアの形成方法は、第１実施形態と同じであるため説明を省略する。
以上のように、２つの半導体ウェハを積層する場合と同様に、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ３つ以上積層された半導体ウェハの回路どうしを接続することができる。
（変形例２）
次に、第１実施形態の変形例２を説明する。図１３は、本変形例に係る半導体装置１００Ｂを示す図である。本変形例では、各半導体ウェハの配線どうしを接続するのではなく、図示しない外部装置と接続するために配線とビアとを接続している。それ以外の構成は、図１０に示す半導体装置１００Ａと同じである。
図１３に示すように、半導体装置１００Ｂは、一端が第２の配線１２３に接続した第７のビア１７１と、一端が第７のビア１７１の他端に接続した接続配線１７３と、一端が接続配線１７３に接続した第８のビア１７２とを有している。これにより、第２の半導体ウェハ１２０の第２の配線１２３と図示しない外部装置とを接続することができる。
第７のビア１７１は、第１のビアと同じ構成である。また、第７のビア１７１の一面と接するように形成される第７絶縁膜１８５は、第１絶縁膜１４４と同じ構成である。接続配線１７３は、他端がビアに接続されていない点を除き接続配線１４８と同じ構成である。また、第８のビア１７２は、他端が接続配線と接続されていない点を除き第５のビア１６４と同じ構成である。
このように、各半導体ウェハの配線どうしを接続するビアや接続配線と同様にして、図示しない外部装置と各半導体ウェハの配線を接続することができる。
（第２実施形態）
図１４は、第２実施形態に係る半導体装置２００を示す図である。半導体装置２００は、第１の半導体ウェハ１１０と第２の半導体ウェハ１２０とを第１絶縁層１１２及び第２絶縁層１２２が対向するように接合した点で図１の半導体装置１００と異なる。
図１４に示すように、半導体装置２００は、一面が第１絶縁層１１２に、一面と略平行な他面が第２絶縁層１２２に接続された第２接続層２０１を有する。なお半導体装置２００は、図１の支持基板１４０は有していない。また、第２基板１２１は、図１のように薄膜化されていない。
また、第１のビア２４６は、第３絶縁層１４３、第１基板１１１、第２接続層２０１を貫通し、第２絶縁層１２２の途中まで形成されている。また第１絶縁膜２４４は、第１基板１１１、第２接続層２０１を貫通し、第２絶縁層１２２の途中まで形成されている。このように、第１のビア２４６及び第１絶縁膜２４４が第２基板１２１を貫通していない点で図１の第１のビア１４６及び第１絶縁膜１４４と異なる。
本実施形態の半導体装置２００は、第１の半導体ウェハ１１０及び第２の半導体ウェハ１２０の絶縁層どうしを接合し、半導体ウェハを積層化している。このため、第１のビア２４６は、第２基板１２１を貫通せずに形成することができ、図１の第１のビア１４６に比べて第１のビア２４６の深さを短くすることができる。これにより、第１のビア２４６の深さと第２のビアの深さの差（各ビアの段差）が小さくなる。
そこで、本実施形態では、図１５に示すように、第１の配線１１３上に残る第１絶縁層１１２の膜厚ｄ’１及び第２の配線１２３上に残る第２絶縁層１２２の膜厚ｄ’２を調整し、絶縁膜１５９を形成した後の第１の配線１１３上に形成される膜の膜厚ｄ４と第２の配線１２３上に形成される膜の膜厚ｄ５とがほぼ等しくなるようにする。具体的には、第２絶縁層１２２の膜厚ｄ’２を、図７に示す第２絶縁層１２２の膜厚ｄ２より薄くする。これは、図１４の第１のビア２４６が図１の第１のビア１４６より浅く、図１５に示すように、第１接続孔１５１の底面に成膜される絶縁膜１５９が、図８より厚くなるためである。従って、第２絶縁層１２２の膜厚ｄ’２を、図７に示す第２絶縁層１２２の膜厚ｄ２より薄くすることで、絶縁膜１５９を形成した後の第１の配線１１３上に形成される膜の膜厚ｄ４と第２の配線１２３上に形成される膜の膜厚ｄ５とをほぼ等しくすることができる。
なお、図１５は、第１の半導体ウェハ１１０及び第２の半導体ウェハ１２０の絶縁層どうしを接合した後に、第１実施形態と同様の工程に従い第１、第３接続孔１５１，１５３を形成し、絶縁膜１５９を成膜した半導体装置２００を示す図である。
以上のように、本実施形態に係る半導体装置２００のように、各半導体ウェハの絶縁層が対向するように半導体ウェハを積層することで、各ビアの段差が小さくなっても第１実施形態と同様の効果を得ることができる。
なお、本実施形態の半導体装置２００に対し、変形例１のようにさらに第３の半導体ウェハを積層するようにしてもよく、変形例２のように図示しない外部装置と接続するようにしてもよい。
（第３実施形態）
図１６に、第３実施形態に係る半導体装置３００を示す。本実施形態に係る半導体装置３００は、第３絶縁層１４３上に絶縁膜３０１を有している点、第１、第２絶縁膜３０２，３０３の形状、及び第２接続孔３０４、第４接続孔３０５の形状が図１４に示す半導体装置２００と異なる。
絶縁膜３０１は、例えばＳｉＯ２で構成される。
第１絶縁膜３０２は、第１接続孔１５１の内壁面に成膜される。第１絶縁膜３０２は、第２の配線１２３側に形成される第１絶縁膜３０２の膜厚が第３絶縁層１４３側より厚くなるような段差を有する。また、本実施形態では、第３絶縁層１４３に形成された第３接続孔１５３の内壁面にも第２絶縁膜３０３が成膜されている。
第２絶縁膜３０３は、第３接続孔１５３の内壁面に成膜される。第２絶縁膜３０３は、第１の配線１１３側に形成される第２絶縁膜３０３の膜厚が第３絶縁層１４３側より厚くなるような段差を有する。第１絶縁膜３０２の段差に比べ、第２絶縁膜３０３の段差は大きくなる。また、本実施形態では、第３絶縁層１４３に形成された第１接続孔１５１の内壁面にも第２絶縁膜３０３が成膜されている。
なお、第１のビア１４６及び第２のビア１４７は、第１絶縁膜３０２が形成された第１接続孔１５１の内壁面、及び第２絶縁膜３０３が形成された第３接続孔１５３の内壁面に形成されるため、これら内壁面の形状に沿って湾曲した形状となる。また、接続配線１４８は、絶縁膜３０１上に形成される。
次に、図１７及び図１８を用いて本実施形態の半導体装置３００の製造方法を説明する。なお、絶縁膜１５９を形成するまでは、図８に示す半導体装置１００の製造方法と同じである。
図１７に示すように絶縁膜１５９を成膜後、第１接続孔１５１及び第３接続孔１５３に対応する位置に、第１接続孔１５１及び第３接続孔１５３より径が小さい開口部を有するレジスト３０６をパターニングする。次に、レジスト３０６をマスクとして異方性の高いエッチングにより第１の配線１１３上に形成された膜及び第２の配線１２３上に形成された膜を除去し、第１の配線１１３及び第２の配線１２３を露出させる。なお、ここで行う異方性の高いエッチングは図９で行うエッチングと同様の条件で行えばよい。
このように、レジスト３０６をマスクとして異方性の高いエッチングを行うことで、図１８に示すように、絶縁膜３０１、第１絶縁膜３０２、及び第２絶縁膜３０３を形成することができる。また、第１接続孔１５１より径が小さい第２接続孔３０４及び、第３接続孔１５３より径が小さい第４接続孔３０５を形成することができる。第１のビア１４６、第２のビア１４７及び接続配線１４８を形成することで、図１６に示す半導体装置３００が得られる。なお、第１のビア１４６、第２のビア１４７及び接続配線１４８の形成方法は、第１実施形態と同じである。
このように、第１接続孔１５１より径が小さい第２接続孔３０４を形成し、第３接続孔１５３より径が小さい第４接続孔３０５を形成することで、露出する配線の面積を小さくすることができ、エッチングにさらされる配線の面積を小さくすることができる。これは、第１接続孔１５１及び第３接続孔１５３の径が数十ｎｍから数百ｎｍと大きい場合に特に有効である。また、絶縁膜３０１をエッチングで除去しないため、第１基板１１１表面の第３絶縁層１４３を実質的に厚くしたい場合にも有効である。
（第４実施形態）
次に、第４実施形態では、半導体装置１００の応用例を説明する。ここでは、半導体装置１００を固体撮像装置４００に応用した場合について説明する。
図１９に、半導体装置１００を応用する固体撮像装置４００の概略構成を示す。固体撮像装置４００は、例えばシリコンで構成された半導体基板１１に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素アレイ３と、周辺回路部とを有する。画素２は、光電変換部である例えばフォトダイオードと、複数の画素トランジスタを有する。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成される。その他、選択トランジスタを追加して４つのトランジスタで構成してもよい。画素２は１つの単位画素として構成することができる。なお単位画素の等価回路は通常と同じであるので詳細説明は省略する。また、画素２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、供する１つずつの他の画素トランジスタで構成される。すなわち、共有画素構造では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などで構成される。
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。
図２０に、本実施形態に係る固体撮像装置４００の基本的な概略構成を示す。固体撮像装置４００は、例えば図２０（ａ）に示すように、第１の半導体チップ２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ２６に信号処理を行うための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２，２６を相互に電気的に接続して１つの半導体装置として固体撮像装置４００が構成される。固体撮像装置４００の他の構成例として、例えば図２０（ｂ）の構成があげられる。図２０（ｂ）に示すように、固体撮像装置４００は、第１の半導体チップ２２に画素領域２３を搭載し、第２の半導体チップ２６に制御回路２４と、信号処理回路を含むロジック回路２５とを搭載する。この第１及び第２の半導体チップ２２，２６を相互に電気的に接続して１つの半導体装置として固体撮像装置４００が構成される
図２１に固体撮像装置４００の断面図を示す。図２１に示すように、第１の半導体ウェハ１１０に、画素アレイ（以下、画素領域という）２３と制御回路２４を形成する。すなわち、第１の半導体ウェハ１１０の第１絶縁層１１２内に、各画素２の光電変換部となるフォトダイオード４１０と、画素トランジスタＴｒ１、Ｔｒ２で構成される画素アレイ２３を形成する。画素トランジスタＴｒ１，Ｔｒ２は、ゲート電極４０１，４０２と図示しないソース／ドレイン領域で構成される。画素トランジスタの個数は２個以上であってもよい。複数の画素トランジスタを２つの画素トランジスタＴｒ１，Ｔｒ２で代表して示している。フォトダイオード４１０に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、画素トランジスタＴｒ１の図示しないソース／ドレイン領域がフローティングディフージョンに相当する。
第１の半導体ウェハ１１０の第１絶縁層１１２内に形成されるＭＯＳトランジスタＴｒ３，Ｔｒ４によって制御回路２４が構成される。ＭＯＳトランジスタＴｒ３，Ｔｒ４は、ゲート電極４０３，４０４と図示しないソース／ドレイン領域で構成される。ＭＯＳトランジスタの個数は２個以上であってもよい。複数のＭＯＳトランジスタを２つのＭＯＳトランジスタＴｒ３，Ｔｒ４で代表して示している。
第２の半導体ウェハ１２０には、信号処理回路を含むロジック回路２５を形成する。すなわち、第２の半導体ウェハ１２０の第２絶縁層１２２内に、複数のＭＯＳトランジスタＴｒ６〜Ｔｒ８で構成されたロジック回路２５を形成する。ＭＯＳトランジスタＴｒ６〜Ｔｒ８は、ゲート電極４０６〜４０８と、図示しないソース／ドレイン領域とで構成される。ＭＯＳトランジスタの個数は３個以上であってもよい。複数のＭＯＳトランジスタを２つのＭＯＳトランジスタＴｒ６〜Ｔｒ８で代表して示している。ここでは、ロジック回路を構成するトランジスタとしてＭＯＳトランジスタを示したがＣＭＯＳトランジスタで構成してもよい。
第１のビア１４６、第２のビア１４７、及び接続配線１４８によって、第１の配線１１３と第２の配線１２３とを電気的に接続する。また、第３絶縁層１４３上に平坦化膜４１１を形成する。平坦化膜４１１上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ４１２を形成し、その上にオンチップマイクロレンズ４１３を形成する。各オンチップカラーフィルタ４１２及びオンチップマイクロレンズ４１３は、画素アレイの各単位画素に対応して形成される。なお、図２１では、本実施形態の理解を容易にするために、オンチップカラーフィルタ４１２及びオンチップマイクロレンズ４１１３を除く固体撮像装置４００の断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ４１２及びオンチップマイクロレンズ４１３のピッチ寸法を縮小して表示している。
画素アレイ２３、制御回路２４、及びロジック回路２５は、従来と同様の製造方法で製造でき、第１のビア１４６、第２のビア１４７、及び接続配線１４８は第１実施形態と同様の製造方法で製造できるため、詳細説明は省略する。
以上のように、図１に示す半導体装置１００の第１絶縁層１１２に画素アレイ２３、制御回路２４を形成し、第２絶縁層１２２にロジック回路２５を形成することで、固体撮像装置４００でも第１実施形態と同様の効果が得られる。半導体装置１００を固体撮像装置４００に応用することで、従来のウェハプロセス技術で画素アレイとロジック回路との混載が可能となる。
なお、本実施形態では、固体撮像装置４００に第１実施形態の半導体装置１００を適用する例を示したが、変形例１，２、第２、第３実施形態に示す半導体装置を適用してもよい。
（第５実施形態）
次に、図２２を用いて、第５実施形態では、固体撮像装置４００の応用例を説明する。図２２は、固体撮像装置４００を電子機器５００に応用した例を示す。電子機器５００としては、例えばデジタルカメラや、携帯電話機等のカメラ、スキャナ、監視カメラ等が挙げられるが、ここでは電子機器５００がデジタルカメラである場合について説明する。
本実施形態に係る電子機器５００は、固体撮像装置４００と、光学レンズ５０１と、シャッタ装置５０２と、駆動回路５０４と、信号処理回路５０３とを有する。
光学レンズ５０１は、被写体からの像光（入射光）を固体撮像装置４００の撮像面上に結像させる。これにより固体撮像装置４００内に一定期間信号電荷が蓄積される。
シャッタ装置５０２は、固体撮像装置４００への光照射期間及び遮光期間を制御する。駆動回路５０４は、固体撮像装置４００の転送動作及びシャッタ装置４０２のシャッタ動作を制御する駆動信号を供給する。
固体撮像装置４００は、駆動信号に基づき光電変換素子４１０に蓄積された信号電荷を電気信号として出力する。
信号処理回路４０３は、各種の信号処理を行う。信号処理回路４０３は、固体撮像装置４００が出力する電気信号に対して信号処理を施して映像信号を生成し、図示しないメモリなどの記憶媒体やモニタ等に出力する。
以上のように、本実施形態に係る電子機器５００は、第４実施形態に係る固体撮像装置４００を搭載しているため、エッチングによる基板や配線への影響を抑制しつつ半導体ウェハを積層化できる。これにより、従来のウェハプロセス技術で画素アレイとロジック回路との混載が可能な固体撮像装置を電子機器に応用することができる。
最後に、上述した各実施形態の説明は本技術の一例であり、本技術は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本技術に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
１１０，１２０，１３０ 半導体ウェハ
１１１，１２１，１３１，１４０ 基板
１１２，１２２，１３２，１４３，１６９，１６１ 絶縁層
１１３，１２３，１３３ 配線
１４６，１４７，１６２，１６３，１６４，１６５，１７１，１７２，２４６ ビア
１４４，１４５，１５９，１８３〜１８５，２４４，３０１〜３０３ 絶縁膜
１５１〜１５４，３０４，３０５ 接続孔

Claims (7)

  1. 第１基板と前記第１基板の一面と接するように形成された第１絶縁層とを有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層とを有する第２の半導体ウェハとを積層して接合する工程と、
    前記第１基板の一面と反対側の他面に第３絶縁層を形成する工程と、
    前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し、前記第２絶縁層内に形成された第２配線層上に前記第２絶縁層が残るようにエッチングを行い、第１接続孔を形成する工程と、
    前記第１接続孔に絶縁膜を形成する工程と、
    前記第２配線層上の前記第２絶縁層及び前記絶縁膜のエッチングを行い、第２接続孔を形成し、前記第２配線層を露出させる工程と、
    前記第１及び第２接続孔の内部に形成され、前記第２配線層と接続する第１のビアを形成する工程と、を備え、
    前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい
    半導体装置の製造方法。
  2. 前記第３絶縁層、前記第１基板及び前記第１絶縁層に、前記第１絶縁層に形成された第１配線層上に前記第１絶縁層が残るようにエッチングを行い、第３接続孔を形成する工程と、
    前記第３接続孔に前記絶縁膜を形成する工程と、
    前記第１配線層上の前記第１絶縁層及び前記絶縁膜にエッチングを行い、第４接続孔を形成し、前記第１配線層を露出させる工程と、
    前記第３及び第４接続孔の内部に形成され、前記第１配線層と接続する第２のビアを形成する工程と、を備え、
    前記第１基板の前記他面に形成された前記第３接続孔の径は、前記第３絶縁層に形成された前記第３接続孔の径より大きく
    前記第１配線層上に残る前記第１絶縁層の膜厚は、前記第２配線層上に残る前記第２絶縁層の膜厚より薄い
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１の半導体ウェハ及び前記第２の半導体ウェハを接合する工程は、前記第１絶縁層と、前記第２基板とに接続する接続層を介して前記第１の半導体ウェハ及び前記第２の半導体ウェハを接合する請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記第１の半導体ウェハ及び前記第２の半導体ウェハを接合する工程は、前記第１絶縁層と前記第２絶縁層とに接続する接続層を介して前記第１の半導体ウェハ及び前記第２の半導体ウェハを接合する請求項１又は請求項２に記載の半導体装置の製造方法。
  5. 第１基板と前記第１基板の一面と接するように形成された第１絶縁層とを有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層とを有する第２の半導体ウェハとを積層して接合した半導体装置であって、
    前記第１基板の一面と反対側の他面に形成された第３絶縁層と、
    前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し前記第２絶縁層の一部に形成された第１接続孔の内側であって、前記第１基板、第１絶縁層、及び第２絶縁層の一部の側壁に形成された第１絶縁膜と、
    前記第１絶縁膜が形成された前記第１接続孔の内側と、前記第２絶縁層に形成された第２配線層が露出するように形成された第２接続孔の内側とに形成され、前記第２配線層と接続する第１のビアと、
    を備え、
    前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい
    半導体装置。
  6. 第１基板と前記第１基板の一面と接するように形成された第１絶縁層と画素アレイ部を有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層と該第２絶縁層に形成された配線層とを有する第２の半導体ウェハとを積層して接合した固体撮像装置であって、
    前記第１基板の一面と反対側の他面に形成された第３絶縁層と、
    前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し前記第２絶縁層の一部に形成された第１接続孔の内側であって、前記第１基板、第１絶縁層、及び第２絶縁層の一部の側壁に形成された第１絶縁膜と、
    前記第１絶縁膜が形成された前記第１接続孔の内側と、前記第２絶縁層に形成された第２配線層が露出するように形成された第２接続孔の内側とに形成され、前記第２配線層と接続する第１のビアと、
    を備え、
    前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい
    固体撮像装置。
  7. 固体撮像装置と、
    前記固体撮像装置のフォトダイオードに入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理回路と、を備え、
    前記固体撮像装置は、
    第１基板と前記第１基板の一面と接するように形成された第１絶縁層と画素アレイ部を有する第１の半導体ウェハと、第２基板と前記第２基板の一面と接するように形成された第２絶縁層と該第２絶縁層に形成された配線層とを有する第２の半導体ウェハとを積層して接合した固体撮像装置であって、
    前記第１基板の一面と反対側の他面に形成された第３絶縁層と、
    前記第３絶縁層、前記第１基板、及び前記第１絶縁層を貫通し前記第２絶縁層の一部に形成された第１接続孔の内側であって、前記第１基板、第１絶縁層、及び第２絶縁層の一部の側壁に形成された第１絶縁膜と、
    前記第１絶縁膜が形成された前記第１接続孔の内側と、前記第２絶縁層に形成された第２配線層が露出するように形成された第２接続孔の内側とに形成され、前記第２配線層と接続する第１のビアと、
    を備え、
    前記第１基板の前記他面に形成された前記第１接続孔の径は、前記第３絶縁層に形成された前記第１接続孔の径より大きい
    を備える電子機器。
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