KR102646012B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR102646012B1
KR102646012B1 KR1020190018425A KR20190018425A KR102646012B1 KR 102646012 B1 KR102646012 B1 KR 102646012B1 KR 1020190018425 A KR1020190018425 A KR 1020190018425A KR 20190018425 A KR20190018425 A KR 20190018425A KR 102646012 B1 KR102646012 B1 KR 102646012B1
Authority
KR
South Korea
Prior art keywords
sub
chip
opening
substrate
contact
Prior art date
Application number
KR1020190018425A
Other languages
English (en)
Other versions
KR20200100887A (ko
Inventor
김의열
김선현
박희우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190018425A priority Critical patent/KR102646012B1/ko
Priority to US16/553,018 priority patent/US11049814B2/en
Priority to CN201911145205.8A priority patent/CN111584464A/zh
Publication of KR20200100887A publication Critical patent/KR20200100887A/ko
Priority to US17/350,878 priority patent/US11658125B2/en
Application granted granted Critical
Publication of KR102646012B1 publication Critical patent/KR102646012B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩; 제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩, 상기 제2 서브 칩은 상기 제1 서브 칩 상에 적층되고, 상기 제1 서브 칩의 상기 배선들과 상기 제2 서브 칩의 상기 배선들은 상기 제1 및 제2 기판들 사이에 개재되며; 및 상기 제2 기판으로부터 상기 제1 서브 칩을 향해 연장되며, 상기 제1 및 제2 서브 칩들을 서로 전기적으로 연결하는 관통 콘택을 포함한다. 상기 제2 서브 칩의 상기 배선들은, 제1 개구부를 갖는 제1 배선 및 제2 개구부를 갖는 제2 배선을 포함하고, 상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며, 상기 관통 콘택은, 상기 제1 개구부와 상기 제2 개구부를 통과하여 상기 제1 서브 칩을 향해 연장되는 보조 콘택을 포함하고, 상기 보조 콘택의 바닥면의 레벨은, 상기 제1 서브 칩의 상기 배선들 중 최상부의 배선의 상면의 레벨보다 높다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼 레벨로 적층된 반도체 칩을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
한편, 이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다.
본 발명이 해결하고자 하는 과제는 구조적으로 안정성이 높은 관통 콘택을 갖는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적으로 안정성이 높은 관통 콘택을 갖는 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩; 제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩, 상기 제2 서브 칩은 상기 제1 서브 칩 상에 적층되고, 상기 제1 서브 칩의 상기 배선들과 상기 제2 서브 칩의 상기 배선들은 상기 제1 및 제2 기판들 사이에 개재되며; 및 상기 제2 기판으로부터 상기 제1 서브 칩을 향해 연장되며, 상기 제1 및 제2 서브 칩들을 서로 전기적으로 연결하는 관통 콘택을 포함할 수 있다. 상기 제2 서브 칩의 상기 배선들은, 제1 개구부를 갖는 제1 배선 및 제2 개구부를 갖는 제2 배선을 포함하고, 상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며, 상기 관통 콘택은, 상기 제1 개구부와 상기 제2 개구부를 통과하여 상기 제1 서브 칩을 향해 연장되는 보조 콘택을 포함하고, 상기 보조 콘택의 바닥면의 레벨은, 상기 제1 서브 칩의 상기 배선들 중 최상부의 배선의 상면의 레벨보다 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩; 제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩, 상기 제2 서브 칩은 상기 제1 서브 칩 상에 적층되고; 및 상기 제2 서브 칩을 관통하여, 상기 제1 및 제2 서브 칩들을 서로 전기적으로 연결하는 관통 콘택을 포함할 수 있다. 상기 제2 서브 칩의 상기 배선들은, 제1 개구부를 갖는 제1 배선 및 제2 개구부를 갖는 제2 배선을 포함하고, 상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며, 상기 관통 콘택은: 상기 제1 개구부와 상기 제2 개구부를 통과하여 상기 제1 서브 칩을 향해 연장되는 보조 콘택; 및 상기 제1 서브 칩의 상기 배선들 중 최상부의 배선에 연결되는 메인 콘택을 포함하고, 상기 보조 콘택의 바닥면의 레벨은, 상기 메인 콘택의 바닥면의 레벨보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 기판; 상기 제1 기판 상의 하부 배선 및 상기 하부 배선 상의 상부 배선; 및 상기 상부 배선으로부터 상기 하부 배선으로 수직하게 연장되어, 이들을 서로 전기적으로 연결하는 관통 콘택을 포함할 수 있다. 상기 상부 배선은, 제1 개구부를 갖는 제1 배선, 및 상기 제1 배선 상의 제2 개구부를 갖는 제2 배선을 포함하고, 상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며, 상기 관통 콘택은: 상기 제2 개구부와 상기 제1 개구부를 통과하여 상기 제1 기판을 향해 연장되는 보조 콘택; 및 상기 하부 배선에 연결되는 메인 콘택을 포함하고, 상기 보조 콘택의 바닥면의 레벨은, 상기 메인 콘택의 바닥면의 레벨보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩을 형성하는 것; 제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩을 형성하는 것; 상기 제1 서브 칩과 상기 제2 서브 칩을 서로 마주보도록 적층하는 것; 상기 제2 서브 칩을 관통하여 상기 제1 서브 칩의 상기 배선들 중 최상부의 배선을 노출하는 관통 콘택홀을 형성하는 것; 및 상기 관통 콘택홀을 채우는 관통 콘택을 형성하는 것을 포함할 수 있다. 상기 제2 서브 칩을 형성하는 것은: 상기 배선들 중 제1 개구부를 갖는 제1 배선을 형성하는 것; 및 상기 제1 배선 상에 상기 제1 개구부와 수평적으로 오프셋된 제2 개구부를 갖는 제2 배선을 형성하는 것을 포함하고, 상기 관통 콘택홀을 형성하는 것은, 상기 제1 개구부와 상기 제2 개구부를 통과하는 보조 콘택홀을 형성하는 것을 포함하며, 상기 보조 콘택홀의 바닥면의 레벨은, 상기 제1 서브 칩의 상기 최상부의 배선의 상면의 레벨보다 높을 수 있다.
본 발명에 따른 반도체 소자는, 두 개의 서브 칩들이 적층된 반도체 칩을 포함할 수 있다. 반도체 칩의 관통 콘택을 통하여 서브 칩들을 서로 전기적으로 연결시킬 수 있다. 본 발명에 따른 반도체 소자의 제조 방법은, 관통 콘택의 보조 콘택의 사이즈를 용이하게 조절할 수 있다. 이로써 공정 결함의 발생을 방지할 수 있고, 보조 콘택을 통해 관통 콘택을 서브 칩에 고정시킬 수 있다.
도 1a, 도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자의 관통 콘택을 형성하는 방법을 설명하기 위한 평면도들이다.
도 1b, 도 2b, 도 3b 및 도 4b는 각각 도 1a, 도 2a, 도 3a 및 도 4a의 I-I'선에 따른 단면도들이다.
도 5는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자가 실장된 반도체 패키지에 관한 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8은 도 7의 I-I'선 및 II-II'선에 따른 단면도이다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 도 7의 I-I'선 및 II- II'선에 따른 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 반도체 소자의 일 영역의 단면도이다.
도 1a, 도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자의 관통 콘택을 형성하는 방법을 설명하기 위한 평면도들이다. 도 1b, 도 2b, 도 3b 및 도 4b는 각각 도 1a, 도 2a, 도 3a 및 도 4a의 I-I'선에 따른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(SUB) 상에 도전막(CDL)이 형성될 수 있다. 도시되진 않았지만, 도전막(CDL)은 기판(SUB) 상에 형성된 소자, 예를 들어 트랜지스터와 전기적으로 연결될 수 있다. 일 예로, 도전막(CDL)은 트랜지스터 상의 배선층일 수 있다. 다른 예로, 도전막(CDL)은 트랜지스터의 게이트일 수 있다. 또 다른 예로, 도전막(CDL)은 트랜지스터의 소스/드레인일 수 있다. 도전막(CDL)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
도전막(CDL) 상에 제1 절연막(IDL1)이 형성될 수 있다. 제1 절연막(IDL1) 상에 제1 마스크막(ML1)이 형성될 수 있다. 제1 마스크막(ML1)에 제1 개구부(OP1)가 형성될 수 있다. 제1 개구부(OP1)를 형성하는 것은, 제1 마스크막(ML1) 상에 포토레지스트 패턴을 형성하는 것, 및 상기 포토레지스트 패턴을 식각 마스크로 제1 마스크막(ML1)을 패터닝하는 것을 포함할 수 있다.
제1 개구부(OP1)는 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 일 예로, 제1 개구부(OP1)는 상기 포토레지스트 패턴의 형성에 이용되는 노광 공정이 구현할 수 있는 최소 크기를 가질 수 있다. 제1 개구부(OP1)를 통해 제1 절연막(IDL1)의 상면의 일부가 노출될 수 있다.
도 2a 및 도 2b를 참조하면, 제1 마스크막(ML1) 상에 제2 절연막(IDL2)이 형성될 수 있다. 제2 절연막(IDL2)은 제1 개구부(OP1)를 채울 수 있다. 제2 절연막(IDL2) 상에 제2 마스크막(ML2)이 형성될 수 있다. 제2 마스크막(ML2)에 제2 개구부(OP2)가 형성될 수 있다. 제2 개구부(OP2)는 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작거나, 제1 폭(W1)보다 크거나, 또는 제1 폭(W1)과 실질적으로 동일할 수 있다. 다시 말하면, 제2 개구부(OP2)의 평면적 크기는, 제1 개구부(OP1) 개구부의 평면적 크기보다 작거나 크거나 또는 실질적으로 동일할 수 있다.
제2 개구부(OP2)는 제1 개구부(OP1)와 오프셋되도록 형성될 수 있다. 제2 개구부(OP2)의 중심은 제1 개구부(OP1)의 중심으로부터 오프셋될 수 있다. 제2 개구부(OP2)의 중심은 제1 개구부(OP1)의 중심으로부터 제1 방향(D1) 및/또는 제2 방향(D2)으로 오프셋될 수 있다. 평면적 관점에서, 제2 개구부(OP2)와 제1 개구부(OP1)가 서로 부분적으로 중첩되는 중첩 영역(OVR)이 정의될 수 있다.
중첩 영역(OVR)은 제2 방향(D2)으로 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있고, 제2 폭(W2)보다 작을 수 있다. 다시 말하면, 중첩 영역(OVR)의 평면적 크기는, 제1 개구부(OP1)의 평면적 크기보다 작을 수 있고, 제2 개구부(OP2)의 평면적 크기보다 작을 수 있다.
도 3a 및 도 3b를 참조하면, 제2 마스크막(ML2) 상에 제3 절연막(IDL3)이 형성될 수 있다. 제3 절연막(IDL3)은 제2 개구부(OP2)를 채울 수 있다. 제2 마스크막(ML2) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 포토레지스트 패턴(PR)은 후술할 관통 콘택(TCT)이 형성될 위치를 정의할 수 있다.
포토레지스트 패턴(PR)을 식각 마스크로 제1 내지 제3 절연막들(IL1, IL2, IL3)을 식각하여, 관통 콘택홀(TCH)이 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정은 제1 내지 제3 절연막들(IL1, IL2, IL3)을 선택적으로 식각할 수 있는 식각 레시피를 이용할 수 있다. 상기 식각 공정 동안, 제1 및 제2 마스크막들(ML1, ML2)은 실질적으로 식각되지 않고 그대로 유지될 수 있다. 다시 말하면, 상기 식각 공정 동안 제1 및 제2 마스크막들(ML1, ML2)은 식각 마스크로 기능할 수 있다. 상기 식각 공정은 도전막(CDL)의 상면이 노출될 때까지 수행될 수 있다.
관통 콘택홀(TCH)의 제2 방향(D2)으로의 폭은 도전막(CDL)에 가까워질수록 감소할 수 있다. 관통 콘택홀(TCH)의 하부(TCHb)의 폭은, 중첩 영역(OVR)의 폭과 실질적으로 동일한 제3 폭(W3)을 가질 수 있다. 다시 말하면, 관통 콘택홀(TCH)의 하부(TCHb)의 평면적 크기는, 중첩 영역(OVR)의 평면적 크기와 실질적으로 동일할 수 있다. 상기 식각 공정 동안 제1 절연막(IDL1) 중에서 중첩 영역(OVR) 아래의 제1 절연막(IDL1)의 일부만이 선택적으로 식각되었기 때문이다.
도 4a 및 도 4b를 참조하면, 관통 콘택홀(TCH)에 도전 물질을 채워, 관통 콘택(TCT)이 형성될 수 있다. 포토레지스트 패턴(PR)은 선택적으로 제거될 수 있다. 관통 콘택(TCT)의 하부(TCTb)는 도전막(CDL)의 상면과 접촉할 수 있다. 관통 콘택(TCT)의 하부(TCTb)의 폭은, 중첩 영역(OVR)의 폭과 실질적으로 동일한 제3 폭(W3)을 가질 수 있다. 다시 말하면, 관통 콘택(TCT)의 하부(TCTb)의 평면적 크기는, 중첩 영역(OVR)의 평면적 크기와 실질적으로 동일할 수 있다.
본 발명에 있어서, 제1 마스크막(ML1)의 제1 개구부(OP1)와 제2 마스크막(ML2)의 제2 개구부(OP2)가 서로 오프셋 되도록 형성시킴으로써, 관통 콘택(TCT)의 하부(TCTb)의 평면적 크기를 제1 및 제2 개구부들(OP1, OP2) 각각의 평면적 크기보다 작게 조절할 수 있다. 본 발명은 노광 공정으로 구현 가능한 패턴 크기보다 더 작은 크기를 갖는 관통 콘택(TCT)의 하부(TCTb)를 구현할 수 있다.
도 5는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 5를 참조하면, 픽셀 어레이(PA) 내의 단위 픽셀은, 광 감지 소자(Photo Sensitive Device)로서 포토다이오드(PD)를 포함할 수 있다. 상기 단위 픽셀은, 독출 회로(Readout Circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.
포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하(Photo Charge)를 생성할 수 있다. 다른 예로, 상기 단위 픽셀은 포토다이오드(PD)와 함께, 또는 포토다이오드(PD)를 대신하여 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드를 포함할 수 있다.
포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될 수 있다. 예를 들어, 전송 제어 신호(TG)가 제1 레벨(예컨대, 하이 레벨)을 가질 때에 전송 트랜지스터(TX)가 턴온(turn-on)되고, 포토다이오드(PD)에서 생성된 광 전하는 턴온된 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될수 있다.
드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(Source Follower buffer Amplifier) 역할을 수행할 수 있다. 드라이브 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)에 충전된 전하에 대응하는 신호를 증폭할 수 있다. 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 증폭된 신호를 컬럼 라인(COL)에 전송할 수 있다. 플로팅 디퓨전 노드(FD)는 리셋 트랜지스터(RX)에 의해 리셋될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자가 실장된 반도체 패키지에 관한 단면도이다. 도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8은 도 7의 I-I'선 및 II-II'선에 따른 단면도이다.
도 6, 도 7 및 도 8을 참조하면, 패키지 기판(10) 상에 반도체 소자(20)가 실장될 수 있다. 본 실시예에 따른 반도체 소자(20)는 이미지 센서 칩일 수 있다. 반도체 소자(20) 상에 투명 기판(40)이 제공될 수 있다. 패키지 기판(10)과 투명 기판(40) 사이에 홀더(30)가 제공될 수 있다. 홀더(30)는 투명 기판(40)을 지지할 수 있다. 홀더(30)는 투명 기판(40)이 반도체 소자(20)으로부터 수직적으로 이격되도록 할 수 있다.
반도체 소자(20)는 패키지 기판(10)과 마주보는 제1 면(20a) 및 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 반도체 소자(20)는 수직적으로 적층된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)을 포함할 수 있다. 반도체 소자(20)의 제2 면(20b) 상에 복수개의 마이크로 렌즈들(ML)이 배치될 수 있다.
제1 서브 칩(CH1)은 로직 영역, 메모리 셀 영역, 주변 회로 영역 및 신호 처리 영역 중 적어도 하나를 포함할 수 있다. 제2 서브 칩(CH2)은 픽셀 어레이 칩일 수 있다. 일 예로, 제2 서브 칩(CH2)은 이미지 센서의 픽셀 어레이를 포함할 수 있다.
도 7 및 도 8을 다시 참조하면, 반도체 소자(20)는 제1 서브 칩(CH1), 제2 서브 칩(CH2), 및 제1 및 제2 서브 칩들(CH1, CH2) 사이의 삽입층(300)을 포함할 수 있다. 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)은 서로 수직하게 적층될 수 있다. 삽입층(300)은, 제1 및 제2 서브 칩들(CH1, CH2)을 물리 및 전기적으로 연결할 수 있다.
제1 서브 칩(CH1)은 서로 이격된 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제1 영역(RG1)은 메모리 트랜지스터들을 포함하는 메모리 소자들이 배치된 메모리 셀 영역일 수 있다. 일 예로, 제1 영역(RG1)은 DRAM 소자들이 배치된 메모리 셀 영역일 수 있다. 제2 영역(RG2)은 주변 트랜지스터들(LT)이 배치된 주변 회로 영역일 수 있다.
제1 서브 칩(CH1)은, 제1 기판(100)을 포함할 수 있다. 제1 기판(100)은 제1 면(100a) 및 제1 면(100a)에 대향하는 제2 면(100b)을 포함할 수 있다. 제1 기판(100)의 제2 면(100b)은, 앞서 도 6를 참조하여 설명한 반도체 소자(20)의 제1 면(20a)일 수 있다. 다시 말하면, 제1 기판(100)의 제2 면(100b)은 반도체 패키지 내에서 패키지 기판과 마주볼 수 있다.
이하, 먼저 제1 서브 칩(CH1)의 제1 영역(RG1)에 대해 보다 상세히 설명한다. 제1 기판(100)의 제1 영역(RG1) 상에, 제1 활성 영역들(ACT1)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 기판(100) 내에 제1 활성 영역들(ACT1)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 게이트 라인들(GL)은 제1 기판(100) 내에 매립될 수 있다. 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
각각의 게이트 라인들(GL)과 제1 활성 영역(ACT1) 사이에 게이트 절연 패턴(GI)이 개재될 수 있다. 일 예로, 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
게이트 라인들(GL) 각각의 상면 상에 제1 캐핑 패턴(CP1)이 제공될 수 있다. 제1 캐핑 패턴(CP1)의 상면은 제1 기판(100)의 제1 면(100a)과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 캐핑 패턴(CP1)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 제1 활성 영역들(ACT1) 내에, 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)이 제공될 수 있다. 한 쌍의 제2 불순물 영역들(SD2)은 제1 불순물 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다.
제1 불순물 영역(SD1)은, 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 제1 활성 영역(ACT1) 내에 제공될 수 있다. 제2 불순물 영역들(SD2)은 한 쌍의 게이트 라인들(GL)의 양 측의 제1 활성 영역(ACT1) 내에 배치될 수 있다. 제2 불순물 영역들(SD2)은 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 제1 불순물 영역(SD1)의 도전형은 제2 불순물 영역(SD2)의 도전형과 실질적으로 동일할 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제1 활성 영역들(ACT1)을 덮는 제1 하부 절연막(110)이 제공될 수 있다. 제1 하부 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 하부 절연막(110) 내에 비트 라인들(BL)이 제공될 수 있다. 각각의 비트 라인들(BL)은 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다. 일 예로, 비트 라인들(BL)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 비트 라인들(BL) 각각의 상면 상에 제2 캐핑 패턴(CP2)이 제공될 수 있다. 일 예로, 제2 캐핑 패턴(CP2)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 하부 절연막(110) 내에 제1 콘택들(CT1) 및 랜딩 패드들(LP)이 제공될 수 있다. 각각의 랜딩 패드들(LP)은 제1 콘택(CT1) 상에 배치될 수 있다. 각각의 제1 콘택들(CT1)은 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다. 제1 콘택들(CT1) 및 랜딩 패드들(LP)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
제1 하부 절연막(110) 상에 캐패시터들(CAP)이 배치될 수 있다. 각각의 캐패시터들(CAP)은, 제1 전극(LEL1), 제2 전극(LEL2) 및 제1 전극(LEL1)과 제2 전극(LEL2) 사이에 개재된 유전막(DIL)을 포함할 수 있다. 제1 전극들(LEL1)은 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 각각의 제1 전극들(LEL1)은, 랜딩 패드(LP) 및 제1 콘택(CT1)을 통하여 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다.
각각의 제1 전극들(LEL1)은, 바닥부 및 바닥부로부터 수직적으로 연장된 측벽부를 갖는 실린더 형태(또는 컵 형태)일 수 있다. 제1 전극들(LEL1) 각각의 바닥부 및 측벽부는 서로 실질적으로 동일한 두께를 가질 수 있다. 제1 전극들(LEL1)의 평면적 직경은 서로 실질적으로 동일할 수 있다.
제1 전극들(LEL1)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 일 예로, 제1 전극들(LEL1)은 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
유전막(DIL)은 제1 전극들(LEL1)의 표면들 상에 균일한 두께로 제공될 수 있다. 예를 들어, 유전막(DIL)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 고유전 물질을 포함할 수 있다.
유전막(DIL) 상에 제2 전극(LEL2)이 제공될 수 있다. 제2 전극(LEL2)은, 유전막(DIL)을 사이에 두고 복수개의 제1 전극들(LEL1)을 덮을 수 있다. 제2 전극(LEL2)의 일부는 실린더 형태(또는 컵 형태)의 제1 전극(LEL1)의 내부를 채울 수 있다. 제2 전극(LEL2)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 일 예로, 제2 전극(LEL2)은 금속 질화막과 반도체 막이 순차적으로 적층된 구조를 가질 수 있다.
제2 내지 제5 하부 절연막들(120, 130, 140, 150)이 캐패시터(CAP) 상에 적층될 수 있다. 제2 하부 절연막(120)을 관통하여, 제2 전극(LEL2)에 전기적으로 연결되는 적어도 하나의 제2 콘택(CT2)이 제공될 수 있다. 제3 내지 제5 하부 절연막들(130, 140, 150) 내에 배선들(IL) 및 비아들(VI)이 제공될 수 있다. 비아들(VI)은 배선들(IL)을 수직적으로 연결할 수 있다. 일 예로, 제1 서브 칩(CH1)의 배선들(IL)은 제2 콘택(CT2)을 통해 캐패시터(CAP)와 전기적으로 연결될 수 있다. 제1 서브 칩(CH1)의 배선들(IL)은 반도체 소자(20)의 하부 배선을 구성할 수 있다.
이하, 제1 서브 칩(CH1)의 제2 영역(RG2)에 대해 보다 상세히 설명한다. 제1 기판(100)의 제2 영역(RG2) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 기판(100)의 제2 영역(RG2) 상의 제2 활성 영역들(ACT2)을 정의할 수 있다.
제2 활성 영역(ACT2) 상에 주변 트랜지스터들(LT)이 제공될 수 있다. 구체적으로, 주변 트랜지스터(LT)는, 제2 활성 영역(ACT2)을 가로지르는 게이트 전극, 및 제2 활성 영역(ACT2) 상부에 형성된 불순물 영역들을 포함할 수 있다.
제1 내지 제5 하부 절연막들(110, 120, 130, 140, 150)이 주변 트랜지스터들(LT) 상에 순차적으로 적층될 수 있다. 제2 영역(RG2) 상의 제1 하부 절연막(110)이 주변 트랜지스터들(LT)을 덮을 수 있다. 제2 하부 절연막(120) 및 제1 하부 절연막(110)을 관통하여, 주변 트랜지스터(LT)에 전기적으로 연결되는 적어도 하나의 제3 콘택(CT3)이 제공될 수 있다. 제3 내지 제5 하부 절연막들(130, 140, 150) 내에 배선들(IL) 및 비아들(VI)이 제공될 수 있다.
제2 서브 칩(CH2)은 서로 이격된 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제2 서브 칩(CH2)의 제1 영역(RG1)은 제1 서브 칩(CH1)의 제1 영역(RG1) 상에 제공될 수 있고, 제2 서브 칩(CH2)의 제2 영역(RG2)은 제1 서브 칩(CH1)의 제2 영역(RG2) 상에 제공될 수 있다.
제2 서브 칩(CH2)의 제1 영역(RG1)은 이미지 센서들이 배치된 이미지 센서 영역일 수 있다. 제2 서브 칩(CH2)의 제2 영역(RG2)은 주변 영역일 수 있다. 일 예로, 반도체 소자(20)의 제2 면(100b) 상의 패드(8)가 제2 서브 칩(CH2)의 제2 영역(RG2) 상에 배치될 수 있다.
제2 서브 칩(CH2)은, 제2 기판(200)에 형성된 광전 변환 소자들(PCD), 플로팅 확산 영역들(FDA) 및 독출 회로 소자들(RCX)을 포함할 수 있다. 일 예로, 제2 기판(200)은, 불순물들이 도핑되어 p형을 갖는 반도체 기판일 수 있다.
독출 회로 소자들(RCX)은 제2 기판(200)의 제1 면(200a) 상에 배치될 수 있다. 독출 회로 소자들(RCX)은, 입사광에 상응하는 전기 신호(예를 들어, 광전하)를 전송 및 증폭하는 복수의 트랜지스터들(예를 들어, 도 5의 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX))을 포함할 수 있다.
입사광을 광전 변환 소자들(PCD)에 제공하기 위한 컬러 필터들(CF) 및 마이크로 렌즈들(ML)이 제2 기판(200)의 제2 면(200b) 상에 배치될 수 있다. 제2 면(200b)은 제1 면(200a)에 대향할 수 있다.
각각의 광전 변환 소자들(PCD)은 포토 다이오드를 포함할 수 있다. 광전 변환 소자들(PCD)은 제2 기판(200) 내에 배치될 수 있다. 광전 변환 소자들(PCD)은 입사광에 상응하는 광전하들을 발생시킬 수 있다. 예를 들어, 각각의 광전 변환 소자들(PCD) 내에 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성될 수 있다. 광전 변환 소자들(PCD)은 제2 기판(200)과 다른 도전형(예를 들면, n형)을 갖도록 불순물로 도핑될 수 있다.
각각의 컬러 필터들(CF)이 각각의 광전 변환 소자들(PCD) 상에 배치될 수 있다. 컬러 필터들(CF)은 매트릭스 형태로 배열되어, 컬러 필터 어레이를 구성할 수 있다.
일 실시예로, 상기 컬러 필터 어레이는 레드 필터(red filter), 그린 필터(green filter) 및 블루 필터(blue filter)로 이루어진 베이어 패턴(Bayer pattern)을 포함할 수 있다. 각각의 컬러 필터들(CF)은 레드 필터, 그린 필터 및 블루 필터 중 하나일 수 있다.
다른 실시예로, 컬러 필터 어레이는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)로 이루어진 베이어 패턴을 포함할 수 있다. 각각의 컬러 필터들(CF)은 옐로우 필터, 마젠타 필터 및 시안 필터 중 하나일 수 있다.
각각의 마이크로 렌즈들(ML)이 각각의 컬러 필터들(CF) 상에 배치될 수 있다. 각각의 마이크로 렌즈들(ML)은, 그에 입사되는 입사광이 그 아래의 광전 변환 소자(PCD)에 집광될 수 있도록 입사광의 경로를 조절할 수 있다. 마이크로 렌즈들(ML)은 매트릭스 형태로 배열되어, 마이크로 렌즈 어레이를 구성할 수 있다.
제2 기판(200)의 제2 면(200b)과 컬러 필터들(CF) 사이에 반사 방지층(205)이 제공될 수 있다. 반사 방지층(205)은, 입사광이 제2 기판(200)의 제2 면(200b)에서 반사되는 것을 방지할 수 있다. 일 예로, 반사 방지층(205)은 굴절률이 서로 다른 물질들이 교번적으로 적층된 다층 구조를 가질 수 있다. 굴절률이 서로 다른 물질들이 많이 적층될수록 반사 방지층(205)의 투과율이 향상될 수 있다.
제1 내지 제4 상부 절연막들(210, 220, 230, 240)이 제2 기판(200)의 제1 면(200a) 상에 적층될 수 있다. 제1 내지 제4 상부 절연막들(210, 220, 230, 240) 내에 배선들(IL) 및 비아들(VI)이 제공될 수 있다. 비아들(VI)은 배선들(IL)을 수직적으로 연결할 수 있다. 일 예로, 제2 서브 칩(CH2)의 배선들(IL)은 독출 회로 소자들(RCX)과 전기적으로 연결될 수 있다. 제2 서브 칩(CH2)의 배선들(IL)은 반도체 소자(20)의 상부 배선을 구성할 수 있다.
제2 서브 칩(CH2)의 광전 변환 소자들(PCD)은 제2 기판(200)의 제2 면(200b)을 통해 입사되는 입사광에 응답하여 광전하를 생성할 수 있다. 다시 말하면, 본 실시예에 따른 반도체 소자(20)는 후면 수광 방식의 이미지 센서(backside illuminated image sensor: BIS)일 수 있다.
제1 및 제2 서브 칩들(CH1, CH2) 사이에 삽입층(300)이 개재될 수 있다. 삽입층(300)은 제1 서브 칩(CH1)과 제2 서브 칩(CH2)을 서로 물리적으로 연결할 수 있다. 삽입층(300)에 의해 제1 서브 칩(CH1)과 제2 서브 칩(CH2)이 서로 접착될 수 있다. 삽입층(300)은 제1 절연막(350a) 및 제2 절연막(350b)을 포함할 수 있다. 일 예로, 제1 및 제2 절연막들(350a, 350b)은 실리콘 산화막을 포함할 수 있다.
반도체 소자(20)의 제2 영역(RG2) 상에 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은 제2 서브 칩(CH2)의 제2 기판(200)으로부터 제1 서브 칩(CH1)의 제5 하부 절연막(150)까지 수직하게 연장될 수 있다. 다시 말하면, 관통 콘택(TCT)은 제2 서브 칩(CH2) 및 삽입층(300)을 관통할 수 있다.
관통 콘택(TCT)은 제2 서브 칩(CH2)의 배선들(IL)과 접촉할 수 있다. 관통 콘택(TCT)은 제1 서브 칩(CH1)의 최상부의 배선(IL)과 접촉할 수 있다. 관통 콘택(TCT)은 제2 서브 칩(CH2)의 배선들(IL)을 제1 서브 칩(CH1)의 최상부의 배선(IL)에 전기적으로 연결할 수 있다. 다시 말하면, 관통 콘택(TCT)에 의해 제1 서브 칩(CH1)과 제2 서브 칩(CH2)이 서로 전기적으로 연결될 수 있다.
관통 콘택(TCT)은, 몸체부(BP), 몸체부(BP)로부터 제1 서브 칩(CH1)을 향해 수직하게 연장되는 보조 콘택(AC), 및 몸체부(BP)로부터 제1 서브 칩(CH1)을 향해 수직하게 연장되는 메인 콘택(MC)을 포함할 수 있다.
구체적으로, 제2 서브 칩(CH2)의 배선들(IL)은, 제2 영역(RG2) 상의 제1 배선(IL1) 및 제2 배선(IL2)을 포함할 수 있다. 제1 배선(IL1)은 제2 상부 절연막(220) 내에 제공되고, 제2 배선(IL2)은 제4 상부 절연막(240) 내에 제공될 수 있다. 제1 배선(IL1)은 제2 배선(IL2)보다 제2 기판(200)에 더 가까울 수 있다. 다시 말하면, 제1 배선(IL1)은 제2 서브 칩(CH2)의 하위 배선이고, 제2 배선(IL2)은 제2 서브 칩(CH2)의 상위 배선일 수 있다.
몸체부(BP)는 제1 배선(IL1) 상에 제공될 수 있다. 몸체부(BP)의 상면은 제2 기판(200)의 제2 면(200b)과 실질적으로 공면을 이룰 수 있다. 몸체부(BP)의 바닥면은 제1 배선(IL1)의 상면과 접촉할 수 있다.
메인 콘택(MC)은 몸체부(BP)의 바닥면으로부터 제1 서브 칩(CH1)을 향해 연장될 수 있다. 메인 콘택(MC)은 삽입층(300)을 관통하여 제1 서브 칩(CH1)의 최상부의 배선(IL)에 접속할 수 있다. 메인 콘택(MC)의 바닥면은 보조 콘택(AC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 메인 콘택(MC)의 바닥면과 제1 기판(100)간의 수직 거리는, 보조 콘택(AC)의 바닥면과 제1 기판(100)간의 수직 거리보다 짧을 수 있다. 메인 콘택(MC)의 하부는 제1 서브 칩(CH1)의 최상부의 배선(IL)과 직접 접촉할 수 있다. 메인 콘택(MC)은 제1 서브 칩(CH1)을 향해 연장되면서 제1 배선(IL1)의 측벽 및 제2 배선(IL2)의 측벽과 접할 수 있다.
제1 배선(IL1)은 제1 개구부(OP1)를 가질 수 있고, 제2 배선(IL2)은 제2 개구부(OP2)를 가질 수 있다. 제1 개구부(OP1)와 제2 개구부(OP2)는 서로 수평적으로 오프셋될 수 있다. 일 예로, 제1 개구부(OP1)의 중심은 제2 개구부(OP2)의 중심으로부터 제1 방향(D1) 및 제2 방향(D2)으로 오프셋될 수 있다.
보조 콘택(AC)은 제1 개구부(OP1)와 제2 개구부(OP2)를 통과하여 제1 서브 칩(CH1)을 향해 수직하게 연장될 수 있다. 보조 콘택(AC)의 제2 방향(D2)으로의 폭은 제1 서브 칩(CH1)과 가까워질수록 감소할 수 있다. 보조 콘택(AC)의 폭은 제2 개구부(OP2)를 통과하면서 급격히 감소할 수 있다. 예를 들어, 보조 콘택(AC)은 제1 개구부(OP1)에서 제4 폭(W4)을 가질 수 있고, 제2 개구부(OP2)에서 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 제4 폭(W4)보다 작을 수 있다.
보조 콘택(AC)의 하부의 평면적 형태는, 제1 개구부(OP1)와 제2 개구부(OP2)의 중첩 영역에 의해 정의될 수 있다. 보조 콘택(AC)의 하부의 폭은, 제1 및 제2 개구부들(OP1, OP2)의 중첩 영역의 폭과 실질적으로 동일하거나 작을 수 있다.
보조 콘택(AC)은 제1 서브 칩(CH1)의 최상부의 배선(IL)과 이격될 수 있다. 보조 콘택(AC)의 바닥면은 제1 서브 칩(CH1)의 최상부의 배선(IL)의 상면보다 더 높은 레벨에 위치할 수 있다. 보조 콘택(AC)은 삽입층(300)을 완전히 관통하지 못할 수 있다. 보조 콘택(AC)의 바닥면의 레벨은, 삽입층(300)의 바닥면의 레벨보다 높고 삽입층(300)의 상면의 레벨보다 낮을 수 있다.
보조 콘택(AC)은 제1 배선(IL1) 및 제2 배선(IL2)과 접촉할 수 있다. 보조 콘택(AC)은 관통 콘택(TCT)과 제2 서브 칩(CH2)의 배선들(IL)간의 접촉 면적을 향상시킬 수 있다. 보조 콘택(AC)은 관통 콘택(TCT)과 제2 서브 칩(CH2)의 배선들(IL)간의 저항을 줄일 수 있다. 나아가, 보조 콘택(AC)은 관통 콘택(TCT)과 제2 서브 칩(CH2)간의 물리적 결합력을 향상시킬 수 있다. 보조 콘택(AC)은 못과 같은 역할을 하여, 관통 콘택(TCT)을 제2 서브 칩(CH2)에 고정시킬 수 있다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 도 7의 I-I'선 및 II- II'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 6 내지 도 8을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 9를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 제1 기판(100)이 제공될 수 있다. 제1 기판(100) 내에 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성될 수 있다. 제1 영역(RG1)의 소자 분리막(ST)은, 제1 기판(100)의 제1 활성 영역들(ACT1)을 정의할 수 있다. 제2 영역(RG2)의 소자 분리막(ST)은, 제1 기판(100)의 제2 활성 영역들(ACT2)을 정의할 수 있다.
제1 기판(100)의 상부에 제1 활성 영역들(ACT1)을 가로지르는 게이트 라인들(GL)이 형성될 수 있다. 각각의 게이트 라인들(GL)과 제1 활성 영역(ACT1) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 게이트 라인들(GL) 및 게이트 절연 패턴들(GI)을 형성하는 것은, 제1 활성 영역들(ACT1) 및 소자 분리막(ST)을 식각하여 라인 형태의 트렌치들을 형성하는 것, 각각의 상기 트렌치들의 일부를 채우는 게이트 절연막을 형성하는 것, 및 각각의 상기 트렌치들을 완전히 채우는 도전막을 형성하는 것을 포함할 수 있다. 게이트 라인들(GL) 상에 제1 캐핑 패턴들(CP1)이 형성될 수 있다.
제1 활성 영역들(ACT1) 상에 이온 주입 공정을 수행하여, 각각의 제1 활성 영역들(ACT1) 내에 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)이 형성될 수 있다. 제1 기판(100) 상에 제1 하부 절연막(110)이 형성될 수 있다.
제1 영역(RG1)의 제1 하부 절연막(110) 내에 비트 라인들(BL), 제1 콘택들(CT1) 및 랜딩 패드들(LP)이 형성될 수 있다. 각각의 비트 라인들(BL)은 제1 불순물 영역(SD1)과 전기적으로 연결되도록 형성될 수 있다. 각각의 제1 콘택들(CT1)은 제2 불순물 영역(SD2)과 전기적으로 연결되도록 형성될 수 있다. 각각의 랜딩 패드들(LP)은 제1 콘택(CT1) 상에 형성될 수 있다.
제2 영역(RG2)의 제1 하부 절연막(110) 내에 주변 트랜지스터들(LT)이 형성될 수 있다. 일 예로, 주변 트랜지스터들(LT)은 비트 라인들(BL)을 형성할 때 함께 형성될 수 있다.
제1 영역(RG1)의 제1 하부 절연막(110) 상에 캐패시터들(CAP)이 형성될 수 있다. 캐패시터들(CAP)을 형성하는 것은, 랜딩 패드들(LP) 상에 제1 전극들(LEL1)을 각각 형성하는 것, 제1 전극들(LEL1) 상에 유전막(DIL)을 콘포멀하게 형성하는 것, 및 유전막(DIL) 상에 제2 전극(LEL2)을 형성하는 것을 포함할 수 있다.
도 10을 참조하면, 캐패시터들(CAP) 및 제1 하부 절연막(110) 상에 제2 내지 제5 하부 절연막들(120, 130, 140, 150)이 형성될 수 있다. 제2 하부 절연막(120)을 관통하여, 제2 전극들(LEL2)에 전기적으로 연결되는 제2 콘택들(CT2)이 형성될 수 있다. 제2 하부 절연막(120) 및 제1 하부 절연막(110)을 관통하여, 주변 트랜지스터(LT)에 전기적으로 연결되는 적어도 하나의 제3 콘택(CT3)이 형성될 수 있다. 제3 내지 제5 하부 절연막들(130, 140, 150) 내에 배선들(IL) 및 비아들(VI)이 형성될 수 있다. 제5 하부 절연막(150) 상에 제1 절연막(350a)이 형성될 수 있다.
앞서 도 9 및 도 10을 참조하여 설명한 제조 과정을 통하여, 제1 서브칩(CH1)이 준비될 수 있다.
도 11을 참조하면, 제1 서브 칩(CH1) 상에 적층되는 제2 서브 칩(CH2)이 준비될 수 있다. 구체적으로, 제2 기판(200) 내에 광전 변환 소자들(PCD)이 형성될 수 있다. 제2 기판(200)의 제1 면(200a) 상에 독출 회로 소자들(RCX)이 형성될 수 있다. 독출 회로 소자들(RCX) 상에 제1 내지 제4 상부 절연막들(210, 220, 230, 240)이 형성될 수 있다. 제1 내지 제4 상부 절연막들(210, 220, 230, 240) 내에 비아들(VI) 및 배선들(IL)이 형성될 수 있다. 제4 상부 절연막(240) 상에 제2 절연막(350b)이 형성될 수 있다.
배선들(IL)을 형성하는 것은, 제2 영역(RG2)의 제2 상부 절연막(220) 내에 제1 배선(IL1)을 형성하는 것, 및 제2 영역(RG2)의 제4 상부 절연막(240) 내에 제2 배선(IL2)을 형성하는 것을 포함할 수 있다. 제1 배선(IL1)은 제1 개구부(OP1)를 갖도록 형성될 수 있다. 제2 배선(IL2)은 제2 개구부(OP2)를 갖도록 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제2 개구부(OP2)로부터 제2 방향(D2)으로 오프셋되도록 형성될 수 있다.
도 12를 참조하면, 제2 서브 칩(CH2)을 뒤집어서 제2 기판(200)의 제2 면(200b) 상에 평탄화 공정을 수행할 수 있다. 제1 영역(RG1)의 제2 기판(200)의 제2 면(200b) 상에, 반사 방지층(205), 컬러 필터들(CF) 및 마이크로 렌즈들(ML)이 형성될 수 있다.
도 13을 참조하면, 준비된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)을 서로 마주보도록 적층하여, 반도체 소자(20)가 형성될 수 있다. 본 실시예에 따른 반도체 소자(20)는 이미지 센서 칩일 수 있다. 제1 서브 칩(CH1)의 제1 절연막(350a)과 제2 서브 칩(CH2)의 제2 절연막(350b)이 서로 접착되어, 삽입층(300)이 형성될 수 있다. 삽입층(300)을 통해, 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)이 서로 물리적으로 결합될 수 있다.
제2 영역(RG2)의 제2 서브 칩(CH2) 상에 식각 공정을 수행하여, 관통 콘택홀(TCH)이 형성될 수 있다. 관통 콘택홀(TCH)을 형성하는 것은, 앞서 도 1a 내지 도 3b를 참조하여 설명한 것과 유사할 수 있다.
관통 콘택홀(TCH)을 형성하는 것은, 제2 영역(RG2)의 제2 기판(200) 상에 관통 콘택홀(TCH)을 정의하는 포토레지스트 패턴을 형성하는 것, 상기 포토레지스트 패턴을 식각 마스크로 제1 서브 칩(CH1)의 최상부의 배선(IL)이 노출될 때까지 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정 동안, 제2 기판(200), 제1 내지 제4 상부 절연막들(210, 220, 230, 240) 및 삽입층(300)이 선택적으로 식각될 수 있다.
상기 식각 공정 동안, 배선들(IL)은 식각되지 않을 수 있다. 상기 식각 공정 동안, 제1 배선(IL1) 및 제2 배선(IL2)은 식각 마스크로 이용될 수 있다. 다시 말하면, 제1 배선(IL1) 및 제2 배선(IL2)은 앞서 도 1a 내지 도 3b를 참조하여 설명한 제1 마스크막(ML1) 및 제2 마스크막(ML2)과 유사할 수 있다.
관통 콘택홀(TCH)은 메인 콘택홀(MCH) 및 보조 콘택홀(ACH)을 포함할 수 있다. 메인 콘택홀(MCH)은 제1 서브 칩(CH1)의 최상부의 배선(IL)을 노출시킬 수 있다.
보조 콘택홀(ACH)은, 제1 배선(IL1)의 제1 개구부(OP1) 및 제2 배선(IL2)의 제2 개구부(OP2)에 의해 형성될 수 있다. 구체적으로, 제1 개구부(OP1)를 채우는 제2 상부 절연막(220) 및 제2 개구부(OP2)를 채우는 제4 상부 절연막(240)이 상기 식각 공정에 의해 제거되면서 상기 보조 콘택홀(ACH)이 형성될 수 있다.
제1 개구부(OP1)와 제2 개구부(OP2)가 서로 오프셋되어 있기 때문에, 보조 콘택홀(ACH)의 하부의 평면적 크기는 제1 및 제2 개구부들(OP1, OP2) 각각의 평면적 크기보다 작아질 수 있다. 제1 및 제2 개구부들(OP1, OP2)에 의해 보조 콘택홀(ACH)의 하부의 폭이 줄어들 수 있고, 이로써 보조 콘택홀(ACH)은 메인 콘택홀(MCH)에 비해 얕게 식각될 수 있다. 따라서 보조 콘택홀(ACH)은 제1 서브 칩(CH1)의 최상부의 배선(IL)을 노출시키지 않을 수 있다.
도 7 및 도 8을 다시 참조하면, 관통 콘택홀(TCH)을 채우는 관통 콘택(TCT)이 형성될 수 있다. 관통 콘택(TCT)은, 메인 콘택홀(MCH)을 채우는 메인 콘택(MC) 및 보조 콘택홀(ACH)을 채우는 보조 콘택(AC)을 포함할 수 있다. 관통 콘택(TCT)에 의해 제1 서브 칩(CH1)과 제2 서브 칩(CH2)이 서로 전기적으로 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 반도체 소자의 일 영역의 단면도이다. 본 실시예에서는, 앞서 도 6 내지 도 8을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 소자(20)는 제1 서브 칩(CH1), 제2 서브 칩(CH2), 및 제1 및 제2 서브 칩들(CH1, CH2) 사이의 삽입층(300)을 포함할 수 있다. 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)은 서로 수직하게 적층될 수 있고, 삽입층(300)은 제1 및 제2 서브 칩들(CH1, CH2)을 물리적으로 연결할 수 있다.
제1 서브 칩(CH1)은 제1 집적회로(IC1)를 포함할 수 있고, 제2 서브 칩(CH2)은 제2 집적회로(IC2)를 포함할 수 있다. 일 예로, 제1 서브 칩(CH1)은 로직 칩일 수 있다. 제1 집적회로(IC1)는 데이터를 연산하기 위한 로직 셀들, 상기 로직 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다. 제2 서브 칩(CH2)은 DRAM이나 플래시와 같은 메모리 칩일 수 있다. 제2 집적회로(IC2)는 데이터를 저장하기 위한 메모리 셀들, 상기 메모리 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다.
제1 집적회로(IC1)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 제1 집적회로(IC1)는 복수개의 제1 트랜지스터들(TR1)을 포함할 수 있다. 제1 트랜지스터들(TR1)은 상기 로직 셀을 구성할 수 있다.
제1 내지 제8 하부 절연막들(110~180)이 제1 기판(100)의 제1 면(100a) 상에 적층될 수 있다. 적어도 하나의 콘택(CT)이 제1 하부 절연막(110)을 관통하여 제1 트랜지스터(TR1)와 전기적으로 연결될 수 있다. 제2 내지 제8 하부 절연막들(120~180) 내에 배선들(IL) 및 비아들(VI)이 제공될 수 있다.
제2 집적회로(IC2)가 제2 기판(200)의 제1 면(200a) 상에 제공될 수 있다. 제2 집적회로(IC2)는 복수개의 제2 트랜지스터들(TR2)을 포함할 수 있다. 제2 트랜지스터들(TR2)은 상기 메모리 셀들을 구성할 수 있다.
제1 내지 제8 상부 절연막들(210~280)이 제2 기판(200)의 제1 면(200a) 상에 적층될 수 있다. 적어도 하나의 콘택(CT)이 제1 상부 절연막(210)을 관통하여 제2 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 제2 내지 제8 상부 절연막들(220~280) 내에 배선들(IL) 및 비아들(VI)이 제공될 수 있다.
제2 서브 칩(CH2)의 배선들(IL)은, 제4 상부 절연막(240) 내의 제1 배선(IL1) 및 제6 상부 절연막(260) 내의 제2 배선(IL2)을 포함할 수 있다. 제1 배선(IL1)은 제1 개구부(OP1)를 가질 수 있고, 제2 배선(IL2)은 제2 개구부(OP2)를 가질 수 있다. 제1 개구부(OP1)와 제2 개구부(OP2)는 서로 수평적으로 오프셋될 수 있다.
반도체 소자(20)는 제2 서브 칩(CH2)을 관통하는 적어도 하나의 관통 콘택(TCT)을 포함할 수 있다. 관통 콘택(TCT)의 메인 콘택(MC)은, 제2 서브 칩(CH2)의 배선들(IL)을 제1 서브 칩(CH1)의 최상부의 배선(IL)과 전기적으로 연결시킬 수 있다.
관통 콘택(TCT)의 보조 콘택(AC)은, 제1 배선(IL1)의 제1 개구부(OP1) 및 제2 배선(IL2)의 제2 개구부(OP2)를 통과하여 제1 서브 칩(CH1)을 향해 수직적으로 연장될 수 있다. 보조 콘택(AC)의 평면적 크기는, 제1 및 제2 개구부들(OP1, OP2)의 중첩 영역의 평면적 크기에 의해 정의될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩;
    제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩, 상기 제2 서브 칩은 상기 제1 서브 칩 상에 적층되고, 상기 제1 서브 칩의 상기 배선들과 상기 제2 서브 칩의 상기 배선들은 상기 제1 및 제2 기판들 사이에 개재되며; 및
    상기 제2 기판으로부터 상기 제1 서브 칩을 향해 연장되며, 상기 제1 및 제2 서브 칩들을 서로 전기적으로 연결하는 관통 콘택을 포함하되,
    상기 제2 서브 칩의 상기 배선들은, 제1 개구부를 갖는 제1 배선 및 제2 개구부를 갖는 제2 배선을 포함하고,
    상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며,
    상기 관통 콘택은, 상기 제1 개구부와 상기 제2 개구부를 통과하여 상기 제1 서브 칩을 향해 연장되는 보조 콘택을 포함하고,
    상기 보조 콘택의 바닥면의 레벨은, 상기 제1 서브 칩의 상기 배선들 중 최상부의 배선의 상면의 레벨보다 높으며,
    상기 보조 콘택은, 상기 제1 개구부에서 제1 폭을 갖고,
    상기 보조 콘택은, 상기 제2 개구부에서 제2 폭을 가지며,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 보조 콘택의 하부의 평면적 형태는, 상기 제1 개구부와 상기 제2 개구부의 중첩 영역의 평면적 형태와 실질적으로 동일한 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 기판은, 트랜지스터들이 형성된 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고,
    상기 관통 콘택은, 상기 제2 기판의 상기 제2 면으로부터 상기 제1 서브 칩을 향해 수직하게 연장되는 반도체 소자.
  5. 제1항에 있어서,
    상기 관통 콘택은, 상기 제2 서브 칩의 상기 최상부의 배선에 연결되는 메인 콘택을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 보조 콘택의 상기 바닥면의 레벨은, 상기 메인 콘택의 바닥면의 레벨보다 높은 반도체 소자.
  7. 제5항에 있어서,
    상기 메인 콘택은 상기 제1 및 제2 배선들과 접촉하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 서브 칩은, 상기 제2 기판 내의 광전 변환 소자들을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 서브 칩은, 상기 제1 기판 상의 메모리 트랜지스터들을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 서브 칩과 상기 제2 서브 칩 사이에 개재되어, 이들을 서로 물리적으로 연결하는 삽입층을 더 포함하되,
    상기 보조 콘택의 상기 바닥면의 레벨은, 상기 삽입층의 바닥면의 레벨보다 높고 상기 삽입층의 상면의 레벨보다 낮은 반도체 소자.
  11. 제1 기판 및 상기 제1 기판 상의 배선들을 포함하는 제1 서브 칩;
    제2 기판 및 상기 제2 기판 상의 배선들을 포함하는 제2 서브 칩, 상기 제2 서브 칩은 상기 제1 서브 칩 상에 적층되고; 및
    상기 제2 서브 칩을 관통하여, 상기 제1 및 제2 서브 칩들을 서로 전기적으로 연결하는 관통 콘택을 포함하되,
    상기 제2 서브 칩의 상기 배선들은, 제1 개구부를 갖는 제1 배선 및 제2 개구부를 갖는 제2 배선을 포함하고,
    상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며,
    상기 관통 콘택은:
    상기 제1 개구부와 상기 제2 개구부를 통과하여 상기 제1 서브 칩을 향해 연장되는 보조 콘택; 및
    상기 제1 서브 칩의 상기 배선들 중 최상부의 배선에 연결되는 메인 콘택을 포함하고,
    상기 보조 콘택의 바닥면의 레벨은, 상기 메인 콘택의 바닥면의 레벨보다 높으며,
    상기 보조 콘택은, 상기 제1 개구부에서 제1 폭을 갖고,
    상기 보조 콘택은, 상기 제2 개구부에서 제2 폭을 가지며,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  12. 제11항에 있어서,
    상기 보조 콘택의 상기 바닥면의 레벨은, 상기 제1 서브 칩의 상기 최상부의 배선의 상면의 레벨보다 높은 반도체 소자.
  13. 삭제
  14. 제11항에 있어서,
    상기 제2 기판은, 트랜지스터들이 형성된 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고,
    상기 관통 콘택은, 상기 제2 기판의 상기 제2 면으로부터 상기 제1 서브 칩을 향해 수직하게 연장되는 반도체 소자.
  15. 제11항에 있어서,
    상기 메인 콘택은 상기 제1 및 제2 배선들과 접촉하는 반도체 소자.
  16. 제1 기판;
    상기 제1 기판 상의 하부 배선 및 상기 하부 배선 상의 상부 배선; 및
    상기 상부 배선으로부터 상기 하부 배선으로 수직하게 연장되어, 이들을 서로 전기적으로 연결하는 관통 콘택을 포함하되,
    상기 상부 배선은, 제1 개구부를 갖는 제1 배선, 및 상기 제1 배선 상의 제2 개구부를 갖는 제2 배선을 포함하고,
    상기 제2 개구부의 중심은 상기 제1 개구부의 중심으로부터 수평적으로 오프셋되며,
    상기 관통 콘택은:
    상기 제2 개구부와 상기 제1 개구부를 통과하여 상기 제1 기판을 향해 연장되는 보조 콘택; 및
    상기 하부 배선에 연결되는 메인 콘택을 포함하고,
    상기 보조 콘택의 바닥면의 레벨은, 상기 메인 콘택의 바닥면의 레벨보다 높으며,
    상기 보조 콘택은, 상기 제1 개구부에서 제1 폭을 갖고,
    상기 보조 콘택은, 상기 제2 개구부에서 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 작은 반도체 소자.
  17. 제16항에 있어서,
    상기 보조 콘택의 상기 바닥면의 레벨은, 상기 하부 배선의 상면의 레벨보다 높은 반도체 소자.
  18. 삭제
  19. 제16항에 있어서,
    상기 상부 배선 상의 제2 기판을 더 포함하되,
    상기 관통 콘택은, 상기 제2 기판으로부터 상기 상부 배선을 거쳐 상기 하부 배선으로 연장되는 반도체 소자.
  20. 제16항에 있어서,
    상기 보조 콘택의 하부의 평면적 형태는, 상기 제1 개구부와 상기 제2 개구부의 중첩 영역의 평면적 형태와 실질적으로 동일한 반도체 소자.
KR1020190018425A 2019-02-18 2019-02-18 반도체 소자 및 이의 제조 방법 KR102646012B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190018425A KR102646012B1 (ko) 2019-02-18 2019-02-18 반도체 소자 및 이의 제조 방법
US16/553,018 US11049814B2 (en) 2019-02-18 2019-08-27 Semiconductor device including a through contact extending between sub-chips and method of fabricating the same
CN201911145205.8A CN111584464A (zh) 2019-02-18 2019-11-19 半导体器件及其制造方法
US17/350,878 US11658125B2 (en) 2019-02-18 2021-06-17 Semiconductor device with a through contact and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190018425A KR102646012B1 (ko) 2019-02-18 2019-02-18 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200100887A KR20200100887A (ko) 2020-08-27
KR102646012B1 true KR102646012B1 (ko) 2024-03-13

Family

ID=72041025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190018425A KR102646012B1 (ko) 2019-02-18 2019-02-18 반도체 소자 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US11049814B2 (ko)
KR (1) KR102646012B1 (ko)
CN (1) CN111584464A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10839109B2 (en) * 2018-11-14 2020-11-17 Massachusetts Institute Of Technology Integrated circuit (IC) portholes and related techniques
KR102646012B1 (ko) * 2019-02-18 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11522005B1 (en) * 2021-08-18 2022-12-06 Omnivision Technologies, Inc. Trench formation methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233702A1 (en) 2010-03-25 2011-09-29 Sony Corporation Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus
US20130082401A1 (en) * 2011-10-04 2013-04-04 Sony Corporation Semiconductor device and manufacturing method of the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196380A (ja) 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002176098A (ja) 2000-12-07 2002-06-21 Sony Corp 多層配線構造を有する半導体装置の製造方法
JP2003031657A (ja) 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012227328A (ja) * 2011-04-19 2012-11-15 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
KR102441577B1 (ko) * 2015-08-05 2022-09-07 삼성전자주식회사 패드 구조체를 갖는 반도체 소자
KR102405745B1 (ko) 2015-08-05 2022-06-03 삼성전자주식회사 반도체 장치
KR102387948B1 (ko) * 2015-08-06 2022-04-18 삼성전자주식회사 Tsv 구조물을 구비한 집적회로 소자
KR102326090B1 (ko) * 2015-10-16 2021-11-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102473664B1 (ko) * 2016-01-19 2022-12-02 삼성전자주식회사 Tsv 구조체를 가진 다중 적층 소자
KR102515965B1 (ko) * 2016-04-29 2023-03-31 에스케이하이닉스 주식회사 Tsv 구조체를 갖는 적층형 이미지 센서
KR102538174B1 (ko) * 2017-12-26 2023-05-31 삼성전자주식회사 비아 플러그를 갖는 반도체 소자
US20190363048A1 (en) * 2018-05-22 2019-11-28 Lam Research Corporation Via prefill in a fully aligned via
KR102646012B1 (ko) * 2019-02-18 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233702A1 (en) 2010-03-25 2011-09-29 Sony Corporation Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus
US20130082401A1 (en) * 2011-10-04 2013-04-04 Sony Corporation Semiconductor device and manufacturing method of the same

Also Published As

Publication number Publication date
US11049814B2 (en) 2021-06-29
US20200266150A1 (en) 2020-08-20
KR20200100887A (ko) 2020-08-27
US11658125B2 (en) 2023-05-23
CN111584464A (zh) 2020-08-25
US20210313272A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
KR102646012B1 (ko) 반도체 소자 및 이의 제조 방법
KR102423813B1 (ko) 반도체 소자
KR102500813B1 (ko) 반도체 소자 및 이의 제조 방법
US8716769B2 (en) Image sensors including color adjustment path
US20060146233A1 (en) Image sensor with enlarged photo detection area and method for fabricating the same
KR102598041B1 (ko) 이미지 센서 칩
KR102372748B1 (ko) 적층형 이미지 센서
US20220360730A1 (en) Image sensor
KR20170086175A (ko) 씨모스 이미지 센서
KR100825807B1 (ko) 이미지 소자 및 그 제조방법
US20220293649A1 (en) Image sensor and method of manufacturing the same
US20220165774A1 (en) Image sensor including a pixel seperation structure
KR20230012140A (ko) 이미지 센서
US20220328553A1 (en) Image sensor
US20220181376A1 (en) Image sensor
US20230076351A1 (en) Image sensor
US11848342B2 (en) Image sensor including a fence pattern
US20230411422A1 (en) Image sensor
US20230402476A1 (en) Image sensor
JP2023095807A (ja) イメージセンサー
KR20240013563A (ko) 이미지 센서 칩 및 이를 포함하는 반도체 패키지
TW202244773A (zh) 影像感測器
KR20220108477A (ko) 반도체 장치 및 이를 포함하는 이미지 센서
KR20240014781A (ko) 이미지 센서
JP2023002463A (ja) イメージセンサー

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant