KR102387948B1 - Tsv 구조물을 구비한 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 기판과, 제1 기판의 전면 상에 형성되고, 서로 다른 레벨로 이격되는 복수의 제1 도전성 패드층들을 구비하는 제1 층간 절연막 구조물을 포함하는 제1 구조와, 제2 기판과, 제2 기판 중 제1 기판의 전면에 대면하는 전면 상에 형성되고, 제1 층간 절연막 구조물과 본딩된 제2 층간 절연막 구조물을 포함하는 제2 구조와, 제2 기판 및 제2 층간 절연막 구조물을 관통하여 복수의 제1 도전성 패드층들 중 서로 다른 레벨에 위치하는 적어도 2개의 제1 도전성 패드층들과 접하는 TSV 구조물을 포함한다.

Description

TSV 구조물을 구비한 집적회로 소자{Integrated circuit device having through-silicon via structure}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 TSV(Through Silicon Via) 구조물을 구비하는 집적회로 소자에 관한 것이다.
집적회로 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 웨이퍼들을 적층시키는 기술이 개발되고 있다. 이 중에서, 관통 실리콘 비아(TSV: Through Silicon Via) 기술은 실리콘 기판을 관통하는 홀을 형성하고 상기 트렌치 내에 관통 전극을 형성하는 패키지 기술이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 TSV 연결 구조에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 기판과, 상기 제1 기판의 전면 상에 형성되고, 서로 다른 레벨로 이격되는 복수의 제1 도전성 패드층들을 구비하는 제1 층간 절연막 구조물을 포함하는 제1 구조와, 제2 기판과, 상기 제2 기판 중 상기 제1 기판의 전면에 대면하는 전면 상에 형성되고, 상기 제1 층간 절연막 구조물과 본딩된 제2 층간 절연막 구조물을 포함하는 제2 구조와, 상기 제2 기판 및 상기 제2 층간 절연막 구조물을 관통하여 상기 복수의 제1 도전성 패드층들 중 서로 다른 레벨에 위치하는 적어도 2개의 제1 도전성 패드층들과 접하는 TSV 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 제2 층간 절연막 구조물은 제2 도전성 패드층을 구비하며, 상기 TSV 구조물은 상기 제2 도전성 패드층과 접할 수 있다. 상기 TSV 구조물은 상기 TSV 구조물과 접하는 상기 적어도 2개의 제1 도전성 패드층들 중 적어도 하나의 제1 도전성 패드층의 측벽 및 상기 제2 도전성 패드층의 측벽과 접할 수 있다.
일부 실시예들에서, 상기 제1 도전성 패드층들 중 적어도 하나의 제1 도전성 패드층은 관통 홀을 구비하고, 상기 TSV 구조물은 상기 관통 홀을 통해 상기 복수의 제1 도전성 패드층들 중 상기 관통 홀을 구비하는 제1 도전성 패드층보다 낮은 레벨에 위치하는 제1 도전성 패드층과 접할 수 있다. 상기 관통 홀을 구비하는 제1 도전성 패드층은 상기 복수의 제1 도전성 패드층들 중 최상부 레벨에 위치할 수 있다. 상기 TSV 구조물은 상기 관통 홀을 구비하는 제1 도전성 패드층 중 상기 제1 기판의 전면에 대면하는 표면의 적어도 일부 영역과 접할 수 있다.
일부 실시예들에서, 상기 TSV 구조물은 상기 관통 홀을 기준으로, 상기 관통 홀보다 상부에 위치하는 제1 영역, 상기 관통 홀 내에 위치하는 제2 영역, 및 상기 관통 홀보다 하부에 위치하는 제3 영역을 포함하고, 상기 제1 기판의 전면과 평행하는 제1 방향에 따른 상기 제2 영역의 폭은 상기 제1 방향에 따른 상기 제3 영역의 폭보다 좁을 수 있다. 상기 제2 영역 및 상기 제3 영역에서 상기 TSV 구조물은 역 T 형상을 가질 수 있다.
일부 실시예들에서, 상기 복수의 제1 도전성 패드층들은 제1 관통 홀을 구비하는 상부 제1 도전성 패드층, 상기 상부 제1 도전성 패드층보다 낮은 레벨에 위치하며 제2 관통 홀을 구비하는 중간 제1 도전성 패드층, 및 상기 중간 제1 도전성 패드층보다 낮은 레벨에 위치하는 하부 제1 도전성 패드층을 포함하고, 상기 TSV 구조물은 상기 제1 및 제2 관통 홀을 통해 상기 하부 제1 도전성 패드층과 접할 수 있다. 상기 제1 기판의 전면과 평행하는 제1 방향에 따른 상기 제1 관통 홀의 폭은 상기 제1 방향에 따른 상기 제2 관통 홀의 폭보다 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 제1 TSV 영역 및 제1 픽셀 영역이 정의된 제1 기판과, 상기 제1 기판의 전면 상에 형성되고, 상기 TSV 영역에서 서로 다른 레벨로 이격되는 복수의 제1 도전성 패드층들을 구비하는 제1 층간 절연막 구조물과, 제2 TSV 영역 및 제2 픽셀 영역이 정의되며 상기 제2 픽셀 영역에서 복수의 포토다이오드들을 구비하는 제2 기판과, 상기 제2 기판 중 상기 제1 기판의 전면에 대면하는 전면 상에 형성되고, 상기 제1 층간 절연막 구조물과 본딩된 제2 층간 절연막 구조물과, 상기 TSV 영역에서 상기 제2 기판 및 상기 제2 층간 절연막 구조물을 관통하여 상기 복수의 제1 도전성 패드층들 중 서로 다른 레벨에 위치하는 적어도 2개의 제1 도전성 패드층들과 접하는 TSV 구조물을 포함할 수 있다.
상기 제1 층간 절연막 구조물은 상기 픽셀 영역에서 서로 다른 레벨로 이격되어 형성된 복수의 제1 배선층들을 구비하고, 상기TSV 영역의 상기 복수의 제1 도전성 패드층들 각각은 상기 픽셀 영역의 상기 제1 배선층들 중 적어도 일부의 제1 배선층과 동일 레벨에 위치할 수 있다.
상기 제1 도전성 패드층들 중 적어도 하나의 제1 도전성 패드층은 역사다리꼴 단면 형상을 가질 수 있다. 상기 TSV 구조물은 계단 형상의 저면을 가질 수 있다.
상기 집적회로 소자는 상기 제2 픽셀 영역에서, 상기 제2 기판의 전면의 반대측인 후면 상에 형성된 복수의 컬러 필터들과, 상기 복수의 컬러 필터들 상에 형성된 마이크로 렌즈들을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 이미지 센서의 TSV 구조물은 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들 각각과 접함으로써, 상기 TSV 구조물과 상기 제1 도전성 패드층들의 접합 면적을 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물과 상기 제1 도전성 패드층들 사이에서의 접합 저항을 줄일 수 있게 된다. 나아가, 이미지 센서의 TSV 구조물이 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 상기 TSV 구조물은 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들과 입체적으로 접합됨으로써, 이종 막질간 팽창 계수의차이 또는 물리적인 충격 등에 의해 후속 열처리 공정 등에 의해 TSV 구조물과 제1 도전성 패드층들 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서를 예시적으로 나타낸 평면도이다.
도 1b는 도 1a의 C1 - C1 선 및 D1 - D1 선에 따른 단면도이다.
도 1c는 도 1b의 제1 및 제2 도전성 패드들의 레이아웃을 예시적으로 나타낸 평면도이다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 TSV 영역을 예시적으로 나타낸 단면도이다.
도 2b는 도 2a의 제1 및 제2 도전성 패드들의 레이아웃을 예시적으로 나타낸 평면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 TSV 영역을 예시적으로 나타낸 단면도이다.
도 3b는 도 3a의 제1 및 제2 도전성 패드들의 레이아웃을 예시적으로 나타낸 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 TSV 영역을 예시적으로 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 TSV 영역을 예시적으로 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 TSV 영역을 예시적으로 나타낸 단면도이다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서(100)를 예시적으로 나타낸 평면도이다. 도 1b는 도 1a의 C1 - C1 선 및 D1 - D1 선에 따른 단면도이다. 도 1c는 도 1b의 제1 및 제2 도전성 패드들(134, 144)의 레이아웃을 예시적으로 나타낸 평면도이다.
도 1a 및 도 1c에 도시된 이미지 센서(100) 및 제1 및 제2 도전성 패드들(134, 144)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 1a 내지 도 1c를 참조하면, 이미지 센서(100)는 복수의 단위 픽셀들(PX)이 배치된 픽셀 영역(PA) 및 복수의 TSV 구조물(150)이 배치되며 상기 픽셀 영역(PA)을 둘러싸는 TSV 영역(TA)을 포함할 수 있다.
본 실시예에서의 TSV 영역(TA)은 상기 픽셀 영역(PA)을 둘러싸는 것으로 도시되었으나, 상술한 바와 같이 이미지 센서(100)의 평면도상 레이아웃은 이에 제한되지 않는다.
상기 이미지 센서(100)는 제1 및 제2 기판(110, 120), 상기 제1 기판(110)의 제1 면(110a) 상에 형성된 제1 층간 절연막 구조물(130), 상기 제2 기판(120)의 제1 면(120a) 상에 형성된 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(130) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다.
상기 제1 및 제2 기판(110, 120) 각각은 제1 면(110a, 120a) 및 제2 면(110b, 120b)을 포함할 수 있다. 상기 제1 면(110a, 120a)은 예를 들면 기판의 전면에 대응될 수 있고, 상기 제2 면(110b, 120b)은 기판의 후면에 대응될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 기판(110, 120) 각각은 Si (silicon), 예를 들면 결정질Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 제1 및 제2 기판(110, 120) 각각은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
제1 기판(110)의 제1 면(110a) 상에는 제1 층간 절연막 구조물(130)이 형성될 수 있다. 상기 제1 층간 절연막 구조물(130)은 픽셀 영역(PA)에 서로 다른 레벨로 이격되어 형성된 제1 배선층들(132), TSV 영역(TA)에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(134), 상기 제1 배선층들(132) 및 제1 도전성 패드층들(134) 각각을 상호 연결하는 콘택 플러그들(136) 및 상기 제1 배선층들(132), 제1 도전성 패드층들(134) 및 콘택 플러그들(136)을 덮는 제1 층간 절연막(138)을 포함할 수 있다.
상기 제1 층간 절연막 구조물(130) 상에는 제2 층간 절연막 구조물(140)이 형성될 수 있다. 상기 제2 층간 절연막 구조물(140)은 상기 제2 기판(120)의 제1 면(120a)과 접할 수 있다. 상기 제2 층간 절연막 구조물(140)은 픽셀 영역(PA)에서 서로 다른 레벨로 이격된 제2 배선층들(142), TSV 영역(TA)에 형성된 제2 도전성 패드층(144), 상기 제1 배선층들(142)을 상호 연결하는 콘택 플러그들(146) 및 상기 제2 배선층들(142), 제2 도전성 패드층(144) 및 콘택 플러그들(146)을 덮는 제2 층간 절연막(148)을 포함할 수 있다. 나아가, 상기 픽셀 영역(PA)에서 상기 제2 층간 절연막 구조물(140) 내에는 적어도 하나의 트랜지스터(Tr)가 형성될 수 있다. 상기 트랜지스터(Tr)는 각각의 단위 픽셀들(PX)의 포토다이오드(124)로부터 발생하는 전하를 이송하는 역할을 수행할 수 있다.
상기 제1 및 제2 배선층들(132, 142), 제1 및 제2 도전성 패드층들(134, 144) 및 콘택 플러그들(136, 146)은 각각 Cu, W, WN, Ta, Ti, TaN, TiN, Co, Mn, Al, AlN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않는다.
픽셀 영역(PA)에서, 도 1b에 도시된 배선층들(132, 142) 및 트랜지스터들(Tr)의 형상 및 개수, 배치구조는 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다. 예를 들어, 본 실시예에서는 픽셀 영역(PA) 내에 하나의 트랜지스터(Tr)가 형성된 것으로 도시되었으나, 이와 달리, 상기 픽셀 영역(PA) 내에는 복수의 트랜지스터가 형성될 수 있고, 상기 TSV 영역(TA) 내에도 복수의 트랜지스터가 형성될 수 있다.
픽셀 영역(PA)에서, 제2 기판(120)의 제1 면(120a)에는 소자 분리막들(122)이 형성될 수 있다. 상기 소자 분리막들(122)은 예를 들면 STI(Shallow Trench Isolation) 공정을 이용하여 형성될 수 있다. 제2 기판(120)의 제1 면(120a)에서, 상기 소자 분리막들(122)에 의해 정의되는 활성 영역(AR) 내에는 포토다이오드들(124)이 형성될 수 있다. 상기 포토다이오드들(124) 각각은 예를 들면 P형 에피택셜층 내에 N형 이온이 주입된 형태를 가질 수 있다.
픽셀 영역(PA)에서, 제2 기판(120)의 제2 면(120b)에는 컬러 필터들(164)이 형성될 수 있다. 상기 컬러 필터들(164)은 각각의 단위 픽셀들(PX)과 오버랩되도록 배치될 수 있다. 각각의 컬러 필터들(164)은 노드 분리 패턴(162)에 의해 상호 이격될 수 있다. 상기 각각의 컬러 필터들(164) 상에는 마이크로 렌즈들(166)이 구비될 수 있다. 상기 마이크로 렌즈들(166)은 입사광이 단위 픽셀(PX)의 포토다이오드(124)에 효율적으로 입사되도록 입사광을 가이드하는 역할을 수행할 수 있다.
TSV 영역(TA)에서, 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하고, 상기 제1 층간 절연막 구조물(130)의 상측 일부 영역을 관통하는 TSV 구조물(150)이 형성될 수 있다. 상기 TSV 구조물(150)은 TSV 트렌치(150T)를 따라 컨포멀(conformal)하게 형성된 TSV 도전층(152) 및 상기 TSV 도전층(152)이 형성된 후 남아있는 TSV 트렌치(150T)를 채우는 충전층(154)을 포함할 수 있다. 상기 TSV 도전층(152)은 예를 들면 W, Al 또는 이들의 조합으로 이루어질 수 있으며, 상기 충전층(154)은 카본 계열의 절연 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
본 실시예에서의 상기 TSV 구조물(150)은 상기 제1 층간 절연막 구조물(130) 내의 복수의 제1 도전성 패드층들(134) 및 상기 제2 층간 절연막 구조물(140) 내의 제2 도전성 패드층(144) 각각과 접할 수 있다. 구체적으로, 상기 TSV 구조물(150)은 제1 층간 절연막 구조물(130) 내에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(134a, 134b) 각각에 연결될 수 있다.
이를 위해, 제1 도전성 패드층들(134) 중 최상부 레벨에 위치하는 제1 도전성 패드층(134a)은 적어도 하나의 관통 홀(134H)을 포함할 수 있다. 즉, 상기 TSV 구조물(150)은 상기 관통 홀(134H)을 매개로 하여 상기 제1 도전성 패드층(134a)보다 낮은 레벨에 위치하는 제1 도전성 패드층(134b)에 접할 수 있게 된다.
도 1c에 도시된 관통 홀(134H)은 평면도상에서 사각형 형상을 가지나 이에 제한되지 않고, 상기 관통 홀(134H)은 원, 타원, 다각형 등의 다양한 형상을 가질 수 있다.
일부 실시예들에서, 상기 TSV 구조물(150)은 제2 도전성 패드층(144)의 측벽(144S)과 접할 수 있다. 또한, 상기 TSV 구조물(150)은 상기 관통 홀(134H)에 의해 노출되는 제1 도전성 패드층(134a)의 측벽(134S)과도 접할 수 있다.
이와 같이 상기 TSV 구조물(150)이 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(134) 각각과 접할 경우, 상기 TSV 구조물(150)은 제1 도전성 패드층(134a)의 측벽(134S)과도 접하게 되어 상기 TSV 구조물(150)과 상기 제1 도전성 패드층들(134)의 접합 면적을 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물(150)과 상기 제1 도전성 패드층들(134) 사이에서의 접합 저항을 줄일 수 있게 된다.
나아가, 상기와 같이 TSV 구조물(150)이 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(134)과 입체적으로 접합됨으로써, 이종 막질간 팽창 계수의차이 또는 물리적인 충격 등에 의해 후속 열처리 공정 등에 의해 TSV 구조물(150)과 제1 도전성 패드층들(134) 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
일부 실시예들에서, 상기 TSV 구조물(150)과 접하는 제1 도전성 패드층들(134) 각각은 픽셀 영역(PA)에 위치하는 제1 배선층들(132) 중 적어도 일부의 제1 배선층과 동일 레벨에 위치할 수 있다. 예를 들어, 제1 도전성 패드층(134a)은 제1 배선층(132a)과 동일 레벨에 위치하고, 제2 도전성 패드층(134b)은 제1 배선층(132b)과 동일 레벨에 위치할 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서(200)의 TSV 영역(TA2)을 예시적으로 나타낸 단면도이다. 도 2b는 도 2a의 제1 및 제2 도전성 패드들(234, 144)의 레이아웃을 예시적으로 나타낸 평면도이다.
도 2a 및 도 2b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2a 및 도 2b를 참조하면, TSV 영역(TA2)에서 이미지 센서(200)는 제1 및 제2 기판(110, 120), 제1 층간 절연막 구조물(230), 및 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(230) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다. 또한, 상기 이미지 센서(200)는 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하는 TSV 구조물(250)을 포함할 수 있다.
상기 이미지 센서(200)는 도 1a 내지 도 1c를 참조하여 설명한 이미지 센서(100)와 유사한 구조를 가지나, 제1 층간 절연막 구조물(230)의 제1 도전성 패드층들(234)의 구조 및 TSV 구조물(250)의 구조에 차이가 있다.
상기 제1 층간 절연막 구조물(230)은 제1 도전성 패드층들(234), 콘택 플러그들(236) 및 제1 층간 절연막(238)을 포함할 수 있다.
상기TSV 구조물(250)은 TSV 도전층(252) 및 충전층(254)을 포함할 수 있다. 상기 TSV 도전층(252) 및 충전층(254) 각각은 도 1a 내지 도 1b를 참조하여 설명한 TSV 도전층(152) 및 충전층(154)과 실질적으로 동일하거나 유사한 물질로 이루어질 수 있다.
본 실시예에서의 상기 TSV 구조물(250)은 상기 제1 층간 절연막 구조물(230) 내의 복수의 제1 도전성 패드층들(234) 및 상기 제2 층간 절연막 구조물(140) 내의 제2 도전성 패드층(144) 각각과 접할 수 있다. 구체적으로, 상기 TSV 구조물(250)은 제1 층간 절연막 구조물(230) 내에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(234a, 234b) 각각에 연결될 수 있다.
이를 위해, 제2 도전성 패드층(144), 제1 도전성 패드층들(234) 중 최상부 레벨에 위치하는 제1 도전성 패드층(234a) 및 상기 제1 도전성 패드층(234a)보다 낮은 레벨에 위치하는 제1 도전성 패드층(234b)은 상기 TSV 구조물(250)이 접하는 영역 내에서 계단 형상으로 배치될 수 있다. 즉, 상기 TSV 구조물(250)의 저면 영역(250BA)은 계단 형상을 가질 수 있다. 이에 따라 상기 TSV 구조물(250)은 상기 도전성 패드층들(144, 234a, 234b)에 순차적으로 접할 수 있게 된다.
일부 실시예들에서, 상기 TSV 구조물(250)은 제2 도전성 패드층(144)의 측벽(144S) 및 제1 도전성 패드층(234a)의 측벽(234S)과 접할 수 있다.
이와 같이 상기 TSV 구조물(250)이 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(234)과 각각과 접할 경우, 상기 TSV 구조물(250)과 상기 제1 도전성 패드층들(234)의 접합 면적을 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물(250)과 상기 제1 도전성 패드층들(234) 사이에서의 접합 저항을 줄일 수 있게 된다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서(300)의 TSV 영역(TA3)을 예시적으로 나타낸 단면도이다. 도 3b는 도 3a의 제1 및 제2 도전성 패드들(334, 144)의 레이아웃을 예시적으로 나타낸 평면도이다.
도 3a 및 도 3b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3a 및 도 3b를 참조하면, TSV 영역(TA3)에서 이미지 센서(300)는 제1 및 제2 기판(110, 120), 제1 층간 절연막 구조물(330), 및 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(330) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다. 또한, 상기 이미지 센서(300)는 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하는 TSV 구조물(350)을 포함할 수 있다.
상기 이미지 센서(300)는 도 1a 내지 도 1c를 참조하여 설명한 이미지 센서(100)와 유사한 구조를 가지나, 제1 층간 절연막 구조물(330)의 제1 도전성 패드층들(334)의 구조 및 TSV 구조물(350)의 구조에 차이가 있다.
상기 제1 층간 절연막 구조물(330)은 제1 도전성 패드층들(334), 콘택 플러그들(336) 및 제1 층간 절연막(338)을 포함할 수 있다.
상기TSV 구조물(350)은 TSV 도전층(352) 및 충전층(354)을 포함할 수 있다. 상기 TSV 도전층(352) 및 충전층(354) 각각은 도 1a 내지 도 1b를 참조하여 설명한 TSV 도전층(152) 및 충전층(154)과 실질적으로 동일하거나 유사한 물질로 이루어질 수 있다.
본 실시예에서의 상기 TSV 구조물(350)은 상기 제1 층간 절연막 구조물(330) 내의 복수의 제1 도전성 패드층들(334) 및 상기 제2 층간 절연막 구조물(140) 내의 제2 도전성 패드층(144) 각각과 접할 수 있다. 구체적으로, 상기 TSV 구조물(350)은 제1 층간 절연막 구조물(330) 내에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(334a, 334b) 각각에 연결될 수 있다.
이를 위해, 제1 도전성 패드층들(334) 중 최상부 레벨에 위치하는 제1 도전성 패드층(334a)은 복수의 관통 홀들(334H)을 포함할 수 있다. 즉, 상기 TSV 구조물(350)은 상기 관통 홀들(334H)을 매개로 하여 상기 제1 도전성 패드층(334a)보다 낮은 레벨에 위치하는 제1 도전성 패드층(334b)에 접할 수 있게 된다.
일부 실시예들에서, 제1 기판(110)의 제1 면(110a)과 평행한 제1 방향에 따른 상기 관통 홀들(334H) 각각의 폭(334HW)은 대략 0.5 내지 1.5 um일 수 있다. 상기 관통 홀들(334H) 각각은 평면도상에서 원, 타원, 다각형 등의 다양한 형상을 가질 수 있다.
일부 실시예들에서, 상기 TSV 구조물(350)은 제2 도전성 패드층(144)의 측벽(144S) 및 상기 관통 홀들(334H)에 의해 노출되는 제1 도전성 패드층(334a)의 측벽들(334S)과 접할 수 있다.
이와 같이 상기 제1 도전성 패드층(334a)이 복수의 관통 홀들(334H)을 가질 경우, 상기 TSV 구조물(350)과 상기 제1 도전성 패드층들(334)의 접합 면적을 더욱 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물(350)과 상기 제1 도전성 패드층들(334) 사이에서의 접합 저항을 줄일 수 있게 된다.
나아가, 상기와 같이 TSV 구조물(350)이 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(334)과 입체적으로 접합됨으로써, TSV 구조물(350)과 제1 도전성 패드층들(334) 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서(400)의 TSV 영역(TA4)을 예시적으로 나타낸 단면도이다.
도 4에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, TSV 영역(TA4)에서 이미지 센서(400)는 제1 및 제2 기판(110, 120), 제1 층간 절연막 구조물(430), 및 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(430) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다. 또한, 상기 이미지 센서(400)는 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하는 TSV 구조물(450)을 포함할 수 있다.
상기 이미지 센서(400)는 도 1a 내지 도 1c를 참조하여 설명한 이미지 센서(100)와 유사한 구조를 가지나, 제1 층간 절연막 구조물(430)의 제1 도전성 패드층들(434)의 구조 및 TSV 구조물(450)의 구조에 차이가 있다.
상기 제1 층간 절연막 구조물(430)은 제1 도전성 패드층들(434), 콘택 플러그들(436) 및 제1 층간 절연막(438)을 포함할 수 있다.
상기TSV 구조물(450)은 TSV 도전층(452) 및 충전층(454)을 포함할 수 있다. 상기 TSV 도전층(452) 및 충전층(454) 각각은 도 1a 내지 도 1b를 참조하여 설명한 TSV 도전층(152) 및 충전층(154)과 실질적으로 동일하거나 유사한 물질로 이루어질 수 있다.
본 실시예에서의 상기 TSV 구조물(450)은 상기 제1 층간 절연막 구조물(430) 내의 복수의 제1 도전성 패드층들(434) 및 상기 제2 층간 절연막 구조물(140) 내의 제2 도전성 패드층(144) 각각과 접할 수 있다. 구체적으로, 상기 TSV 구조물(450)은 제1 층간 절연막 구조물(430) 내에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(434a, 434b, 434c) 각각에 연결될 수 있다.
이를 위해, 제1 도전성 패드층들(434) 중 최상부 레벨에 위치하는 제1 도전성 패드층(434a)은 제1 관통 홀(434Ha)을 포함하고, 상기 제1 도전성 패드층(434a)보다 낮은 레벨에 위치하는 제1 도전성 패드층(434b)은 제2 관통 홀(434Hb)을 포함할 수 있다. 즉, 상기 TSV 구조물(450)은 상기 관통 홀들(434Ha, 434Hb)을 매개로 하여 상기 제1 도전성 패드층들(434a, 434b, 434c)에 순차적으로 접할 수 있게 된다.
일부 실시예들에서, 제1 기판(110)의 제1 면(110a)과 평행한 제1 방향에 따른 상기 제1 관통 홀(434Ha)의 폭(434HaW)은 상기 제2 관통 홀(434Hb)의 폭(434HbW)보다 클 수 있다. 일 예로서, 상기 제2 관통 홀(434Hb)의 폭(434HbW)은 대략 0.5 내지 1.5 um이고, 상기 제1 관통 홀(434Ha)의 폭(434HaW)은 상기 제2 관통 홀(434Hb)의 폭(434HbW)의 대략 2배일 수 있으나, 이에 제한되지 않는다.
일부 실시예들에서, 상기 TSV 구조물(450)은 제2 도전성 패드층(144)의 측벽(144S), 상기 제1 관통 홀(434Ha)에 의해 노출되는 제1 도전성 패드층(434a)의 측벽(434Sa) 및 상기 제2 관통 홀(434Hb)에 의해 노출되는 제1 도전성 패드층(434b)의 측벽(434Sb)과 접할 수 있다.
이와 같이 상기 제1 도전성 패드층(434a)이 복수의 관통 홀들(434Ha, 434Hb)을 가질 경우, 상기 TSV 구조물(450)과 상기 제1 도전성 패드층들(434)의 접합 면적을 더욱 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물(450)과 상기 제1 도전성 패드층들(434) 사이에서의 접합 저항을 줄일 수 있게 된다.
나아가, 상기와 같이 TSV 구조물(450)이 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(434)과 입체적으로 접합됨으로써, TSV 구조물(450)과 제1 도전성 패드층들(434) 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서(500)의 TSV 영역(TA5)을 예시적으로 나타낸 단면도이다.
도 5에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, TSV 영역(TA5)에서 이미지 센서(500)는 제1 및 제2 기판(110, 120), 제1 층간 절연막 구조물(530), 및 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(530) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다. 또한, 상기 이미지 센서(500)는 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하는 TSV 구조물(550)을 포함할 수 있다.
상기 이미지 센서(500)는 도 1a 내지 도 1c를 참조하여 설명한 이미지 센서(100)와 유사한 구조를 가지나, 제1 층간 절연막 구조물(530)의 제1 도전성 패드층들(534)의 구조 및 TSV 구조물(550)의 구조에 차이가 있다.
상기 제1 층간 절연막 구조물(530)은 제1 도전성 패드층들(534), 콘택 플러그들(536) 및 제1 층간 절연막(538)을 포함할 수 있다.
상기TSV 구조물(550)은 TSV 도전층(552) 및 충전층(554)을 포함할 수 있다. 상기 TSV 도전층(552) 및 충전층(554) 각각은 도 1a 내지 도 1b를 참조하여 설명한 TSV 도전층(152) 및 충전층(154)과 실질적으로 동일하거나 유사한 물질로 이루어질 수 있다.
본 실시예에서의 상기 TSV 구조물(550)은 상기 제1 층간 절연막 구조물(530) 내의 복수의 제1 도전성 패드층들(534) 및 상기 제2 층간 절연막 구조물(140) 내의 제2 도전성 패드층(144) 각각과 접할 수 있다. 구체적으로, 상기 TSV 구조물(550)은 제1 층간 절연막 구조물(530) 내에 서로 다른 레벨로 이격되어 형성된 제1 도전성 패드층들(534a, 534b) 각각에 연결될 수 있다.
이를 위해, 제1 도전성 패드층들(534) 중 최상부 레벨에 위치하는 제1 도전성 패드층(534a)은 적어도 하나의 관통 홀(534H)을 포함할 수 있다. 즉, 상기 TSV 구조물(550)은 상기 관통 홀(534H)을 매개로 하여 상기 제1 도전성 패드층(534a)보다 낮은 레벨에 위치하는 제1 도전성 패드층(534b)에 접할 수 있게 된다.
일부 실시예들에서, 상기 TSV 구조물(550)은 제2 도전성 패드층(144)의 측벽(144S) 및 상기 관통 홀(534H)에 의해 노출되는 제1 도전성 패드층(534a)의 측벽(534S)과 접할 수 있다.
상기TSV 구조물(550)은 상기 관통 홀(534H)을 기준으로, 상기 관통 홀(534H)보다 상부에 위치하는 제1 영역(A1), 상기 관통 홀(534H) 내에 위치하는 제2 영역(A2), 및 상기 관통 홀(534H)보다 하부에 위치하는 제3 영역(A3)을 포함할 수 있다.
일부 실시예들에서, 제1 기판(110)의 제1 면(110a)과 평행한 제1 방향에 따른 상기 제2 영역(A2)에서의 상기 TSV 구조물(550)의 폭(550W2)은 상기 제3 영역(A3)에서의 상기 TSV 구조물(550)의 폭(550W3)보다 좁을 수 있다. 즉, 상기 제2 영역(A2) 및 상기 제3 영역(A3)에서의 TSV 구조물(550)은 역 T 형상(reversed T Shape)을 가질 수 있다.
이에 따라, 본 실시예에서의 상기 TSV 구조물(550)은 상기 제1 도전성 패드층(534a) 중 상기 제1 기판(110)의 제1 면(110a)에 대면하는 표면, 즉 상기 제1 도전성 패드층(534a)의 하면(534aB)의 일부 영역과 접할 수 있다. 이와 유사하게, 상기 TSV 구조물(550)은 상기 제2 패드층(144)의 하면(144B)의 일부 영역과도 접할 수 있다.
이와 같이 상기 TSV 구조물(550)이 도전성 패드층들(144, 534a) 각각의 측벽(144S, 534S)뿐만 아니라 하면(144B, 534aB)의 일부 영역과 접할 경우, 상기 TSV 구조물(550)과 상기 도전성 패드층들(144, 534)의 접합 면적을 더욱 증가시킬 수 있게 된다. 이에 따라, 상기 TSV 구조물(550)과 상기 제1 도전성 패드층들(144, 534) 사이에서의 접합 저항을 줄일 수 있게 된다.
나아가, 상기 제2 영역(A2) 및 상기 제3 영역(A3)에서의 TSV 구조물(550)이 역 T 형상을 가짐으로써, TSV 구조물(550)과 제1 도전성 패드층들(534) 간의 결속력을 강화시키고, 이에 따라 TSV 구조물(550)과 제1 도전성 패드층들(534) 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서(600)의 TSV 영역(TA6)을 예시적으로 나타낸 단면도이다.
도 6에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6를 참조하면, TSV 영역(TA6)에서 이미지 센서(600)는 제1 및 제2 기판(110, 120), 제1 층간 절연막 구조물(630), 및 제2 층간 절연막 구조물(140)을 포함할 수 있다. 상기 제1 층간 절연막 구조물(630) 및 제2 층간 절연막 구조물(140)은 상기 제1 및 제2 기판(110, 120) 각각의 제1 면(110a, 120a)이 서로 마주보도록 배치된 채 본딩될 수 있다. 또한, 상기 이미지 센서(600)는 상기 제2 기판(120) 및 제2 층간 절연막 구조물(140)을 관통하는 TSV 구조물(650)을 포함할 수 있다.
상기 이미지 센서(600)는 도 1a 내지 도 1c를 참조하여 설명한 이미지 센서(100)와 유사한 구조를 가지나, 제1 층간 절연막 구조물(630)의 제1 도전성 패드층들(634)의 구조에 차이가 있다.
상기 제1 층간 절연막 구조물(630)은 제1 도전성 패드층들(634), 콘택 플러그들(636) 및 제1 층간 절연막(638)을 포함할 수 있다.
상기TSV 구조물(650)은 TSV 도전층(652) 및 충전층(654)을 포함할 수 있다. 상기 TSV 도전층(652) 및 충전층(654) 각각은 도 1a 내지 도 1b를 참조하여 설명한 TSV 도전층(152) 및 충전층(154)과 실질적으로 동일하거나 유사한 물질로 이루어질 수 있다.
본 실시예에서의 제1 도전성 패드층들(634) 각각은 제1 방향에 따른 상부 폭(634TW)이 상기 제1 방향에 따른 하부 폭(634BW)보다 클 수 있다. 즉, 상기 제1 도전성 패드층들(634) 각각은 역사다리꼴 단면 형상을 가질 수 있다.
일부 실시예들에서, 상기 역사다리꼴 단면 형상의 도전성 패드층들(634)은 상기 도전성 패드층들(634, 644)을 도 7d를 참조하여 후술할 다마신(camascene) 공정을 이용하여 형성함으로써 발생할 수 있는 공정상 결과물일 수 있다.
이와 같이 상기 제1 도전성 패드층들(634) 각각이 역사다리꼴 단면 형상을 가짐으로써, TSV 구조물(650)과 제1 도전성 패드층들(634) 간의 결속력을 강화시키고, 이에 따라 TSV 구조물(650)과 제1 도전성 패드층들(634) 간에 발생할 수 있는 접촉 불량 문제 등을 완화시킬 수 있게 된다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7i에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 픽셀 영역(PA) 및 TSV 영역(TA)이 정의되며, 제1 면(120a) 및 제2 면(120bx)을 가지는 평판 구조의 제2 기판(120x)이 제공될 수 있다. 상기 제1 면(120a)은 예를 들면 기판의 전면에 대응될 수 있고, 상기 제2 면(120bx)은 기판의 후면에 대응될 수 있다.
픽셀 영역(PA)에서, 상기 제2 기판(120x)의 제1 면(120a)에는 소자 분리막들(122)이 형성될 수 있다. 상기 소자 분리막들(122)은 예를 들면 STI 공정을 이용하여 소자 분리 트렌치들(122T)을 형성하고, 상기 소자 분리 트렌치들(122T) 내에 절연 물질을채워 넣음으로써 형성될 수 있다. 상기 소자 분리막들(122)에 의하여 복수의 활성 영역들(AR)이 정의될 수 있다.
상기 복수의 활성 영역들(AR) 각각에는 포토다이오드들(124)이 형성될 수 있다. 일부 실시예들에서, 상기 포토다이오드들(124)은 이온 주입 마스크를 이용한 이온 주입 공정을 통해 형성될 수 있다.
도 7b를 참조하면, 상기 제2 기판(120x)의 제1 면(120a) 상에 제2 층간 절연막 구조물(140)을 형성할 수 있다.
상기 제2 층간 절연막 구조물(140)은 적어도 하나의 트랜지스터(Tr), 제2 배선층들(142), 제2 도전성 패드층(144), 콘택 플러그들(146) 및 제2 층간 절연막(148)을 포함할 수 있다.
일부 실시예들에서, 상기 트랜지스터(Tr)는 상기 제2 기판(120x)의 제1 면(120a) 상에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 위치하는 상기 제2 기판(120x) 내부에 불순물을 도핑함으로써 형성될 수 있다.
일부 실시예들에서, 상기 트랜지스터(Tr)는 전송 트랜지스터, 리셋 트랜지스터, 변환 트랜지스터 및 선택 트랜지스터 중 어느 하나일 수 있다.
도 1b를 참조하여 상술한 바와 같이, 상기 트랜지스터(Tr)의 개수 및 배치는 도 7b에 도시된 바에 제한되지 않는다.
일부 실시예들에서, 서로 다른 레벨에 이격되어 형성된 상기 제2 배선층들(142) 및 제2 도전성 패드층(144)은 도전막(미도시)을 증착하고 패터닝하는 공정을 각 레벨 별로 수행함으로써 형성될 수 있다.
다른 일부 실시예들에서, 상기 제2 배선층들(142) 및 제2 도전성 패드층(144)은 몰드 패턴(미도시)을 먼저 형성하고 상기 몰드 패턴의 개구부 내에 도전 물질을 매립하는 다마신 공정을 통해 형성할 수도 있다.
상기 제2 배선층들(142) 및 제2 도전성 패드층(144)의 층수 및 구조는 도시된 바에 제한되지 않으며, 소자 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
도 7c를 참조하면, 제2 기판(120x, 도 7b 참조)의 두께를 감소시키기 위해 상기 제2 기판(120x)의 제2 면(120bx, 도 7b 참조)을 그라인딩 할 수 있다. 상기 그라인딩 공정을 수행함으로써 제1 면(120a) 및 제2 면(120b)이 구비된 제2 기판(120)이 형성될 수 있다. 한편, 상기 그라인딩 공정의 순서는 본 실시예에 제한되지 않는다. 예를 들어, 상기 그라인딩 공정은 도 7e를 참조하여 설명할 본딩 공정 이후에 수행될 수도 있다.
도 7d를 참조하면, 픽셀 영역(PA) 및 TSV 영역(TA)이 정의되며, 제1 면(110a) 및 제2 면(110b)을 가지는 평판 구조의 제1 기판(110)이 제공될 수 있다. 상기 제1 면(120a)은 예를 들면 기판의 전면에 대응될 수 있고, 상기 제2 면(120b)은 기판의 후면에 대응될 수 있다.
상기 제1 면(110a) 상에는 제1 층간 절연막 구조물(130)이 형성될 수 있다. 상기 제2 층간 절연막 구조물(130)은 제1 배선층들(132), 제1 도전성 패드층들(134), 콘택 플러그들(136) 및 제1 층간 절연막(138)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 배선층들(132) 및 제1 도전성 패드층들(134)은 도전막(미도시)을 증착하고 패터닝하는 공정을 각 레벨 별로 수행함으로써 형성될 수 있다.
다른 일부 실시예들에서, 상기 제1 배선층들(132) 및 제1 도전성 패드층들(134)은 몰드 패턴(미도시)을 먼저 형성하고 상기 몰드 패턴의 개구부 내에 도전 물질을 매립하는 다마신 공정을 통해 형성할 수도 있다.
이와 같이 다마신 공정을 이용하여 상기 제1 배선층들(132) 및 제1 도전성 패드층들(134)을 형성할 경우, 상기 제1 배선층들(132) 및 제1 도전성 패드층들(134) 각각은 도 6을 참조하여 설명한 제1 도전성 패드층들(634)과 유사하게 역사다리꼴 단면 형상을 가질 수 있다.
상기 제1 도전성 패드층들(134) 중 적어도 하나의 제1 도전성 패드층(134a)에는 적어도 하나의 관통 홀(134H)이 형성될 수 있다.
상기 제1 배선층들(132) 및 제1 도전성 패드층들(134)의 층수 및 구조는 도시된 바에 제한되지 않으며, 소자 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
도 7e를 참조하면, 제1 기판(110)의 제1 면(110a) 및 제2 기판(120)의 제1 면(120a)이 서로 마주보도록 하여, 제1 층간 절연막 구조물(130)의 제1 면(130a) 및 제2 층간 절연막 구조물(140)의 제1 면(140a)을 본딩시킬 수 있다.
일부 실시예들에서, 상기 제1 층간 절연막 구조물(130)과 제2 층간 절연막 구조물(140)의 본딩은 가열, 가압 및 플라즈마 처리 중 적어도 어느 하나의 처리를 함으로써 수행될 수 있다.
도 7f를 참조하면, TSV 영역(TA)에서, 식각 공정을 수행하여 제1 도전성 패드층들(134) 및 제2 도전성 패드층(144)의 일부 영역을 노출시키는 TSV 트렌치(150T)를 형성할 수 있다.
일부 실시예들에서, 상기 식각 공정은 이방성 식각 공정으로 수행될 수 있다. 일 예로, 상기 이방성 식각 공정은 스퍼터 식각(Sputter etching) 등의 물리적 식각, 반응성 라디칼식각(Reactive Radical Etching) 등의 화학적 식각, 및 반응성 이온 식각(RIE: Reactive Ion Etching), 자기 강화 반응성 이온 식각(MERIE: Magnetically Enhanced RIE), TCP (Transformer Coupled Plasma) 식각, ICP (Inductively Coupled Plasma) 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
도시되지 않았으나, 상기 식각 공정 동안에 제2 기판(120)의 제2 면(120b) 상에는 상기 TSV 트렌치(150T)가 형성되는 영역을 노출시키며 나머지 영역을 덮는 마스크 패턴(미도시)이 형성될 수 있다.
상기 식각 공정 동안에, 상기 제1 도전성 패드층들(134) 및 제2 도전성 패드층(144)은 식각 정지막으로서 역할을 수행할 수 있다.
도 7f에 도시된 제1 도전성 패드층들(134) 및 제2 도전성 패드층(144)은 상기 식각 공정에 의해 전혀 식각되지 않은 것으로 도시되었으나, 이에 제한되지 않는다. 즉, 상기 제1 도전성 패드층들(134) 및 제2 도전성 패드층(144)은 상기 식각 공정에 의해 일부가 제거될 수도 있다.
상기 식각 공정이 완료된 후에는, 상기 식각 공정에서 발생할 수 있는 잔유물들을 제거하기 위한 세정 공정 등이 추가적으로 수행될 수 있다.
본 실시예에서의 제1 도전성 패드층(134a)은 적어도 하나의 관통 홀(134H)을 포함함으로써, 상기 TSV 트렌치(150T)는 상기 관통 홀(134H)을 경유하여 제1 도전성 패드층(134b)까지 연장될 수 있게 된다.
도 7g를 참조하면, 상기 제2 기판(120)의 제2 면(120b) 및 TSV 트렌치(150T)를 덮는 TSV 도전막(152x)을 형성할 수 있다. 상기 TSV 도전막(152x)은 예를 들면 W, Al 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 TSV 도전막(152x)을 형성하기 위하여CVD (chemical vapor deposition) 공정, MOCVD (metal organic CVD)공정, ALD (atomic layer deposition) 공정, 또는 MOALD (metal organic ALD) 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서의 TSV 도전막(152x)은 TSV 영역(TA) 및 픽셀 영역(PA) 전반에 걸쳐 형성되었으나, 이와 다르게 상기 TSV 도전막(152x)은 TSV 영역(TA)에만 형성될 수도 있다.
도 7h를 참조하면, 상기 TSV 도전막(152x)을 패터닝하여 TSV 영역(TA) 상에 배치되는 TSV 도전층(152)과, 픽셀 영역(PA) 상에 배치되는 노드 분리 패턴(162)을 형성할 수 있다.
도 7i를 참조하면, TSV 영역(TA)에서 상기 TSV 도전층(152)이 형성된 후 남아있는 TSV 트렌치(150T)를 채우는 충전층(154)을 형성하고, 픽셀 영역(PA)에서 각각의 단위 픽셀들(PX)과 오버랩되도록 배치되는 컬러 필터들(164) 및 마이크로 렌즈들(166)을 형성하여 이미지 센서(100)를 완성할 수 있다.
도 8a 내지 도 8e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8e에 있어서, 도 1a 내지 도 7i에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a를 참조하면, TSV 영역(TA5)에서 제1 기판(110), 제1 층간 절연막 구조물(530), 제2 층간 절연막 구조물(140) 및 제2 기판(120)이 순차적으로 적층된 적층 구조체를 준비할 수 있다. 상기 적층 구조체의 형성 공정은 도 7a 내지 도 7e를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 8b를 참조하면, TSV 영역(TA5)에서 식각 공정을 수행하여 제1 도전성 패드층들(534) 및 제2 도전성 패드층(144)의 일부 영역을 노출시키는 TSV 트렌치(550T)를 형성할 수 있다. 상기 TSV 트렌치(550T)의 형성 공정은 도 7f를 참조하여 설명한 TSV 트렌치(150T)의 형성 공정과 실질적으로 동일하거나 유사할 수 있다.
도 8c를 참조하면, 상기 TSV 트렌치(550T) 내에서 스트립(strip) 공정을 수행할 수 있다. 상기 스트립 공정에 의해, 상기 제1 도전성 패드층(534a)과 제1 도전성 패드층(534b)의 사이 영역(B1)에 위치하는 제1 층간 절연막(538)의 일부 영역, 및 상기 제1 도전성 패드층(534a)과 제2 도전성 패드층(144)의 사이 영역(B2)에 위치하는 제1 및 제2 층간 절연막(538, 148)의 일부 영역이 제1 방향에 따라 제거될 수 있다. 이에 따라, 상기 스트립 공정에 의해 제1 도전성 패드층(534a)의 하면(534aB)의 일부 영역 및/또는 상기 제2 도전성 패드층(144)의 하면(144B)의 일부 영역이 노출될 수 있다.
도 8d를 참조하면, 상기 TSV 트렌치(550T)를 덮는 TSV 도전막(552)을 형성할 수 있다. 상기 TSV 도전막(552)의 형성 공정은 도 7g 및 도 7h를 참조하여 설명한 TSV 도전막(152)의 형성 공정과 유사할 수 있다.
한편, 본 실시예에서의 TSV 트렌치(550T)는 도전성 패드층들(144, 534a) 각각의 하면(144B, 534aB)의 일부 영역을 노출시키므로, 상기 TSV 도전막(552)은 도전성 패드층들(144, 534a) 각각의 측벽(144S, 534S)뿐만 아니라 하면(144B, 534aB)의 일부 영역과 접할 수 있게 된다.
도 8e를 참조하면, 상기 TSV 도전층(552)이 형성된 후 남아있는 TSV 트렌치(550T)를 채우는 충전층(554)을 형성하여 이미지 센서(500)를 완성할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 포함하는 전자 시스템(1000)을 나타내는 블록도이다.
도 9를 참조하면, 전자 시스템(1000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 이미지 센서(1040), 입출력 장치(1050) 및 전원 장치(1060)를 포함할 수 있다. 도시되지 않았지만, 전자 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
상기 프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 예를 들어, 상기 프로세서(1010)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 상기 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1050)에 연결되어 통신을 수행할 수 있다. 일 실시예에 따라서, 상기 프로세서(1010)는 주변 구성요소 상호 연결(PCI: Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다.
상기 메모리 장치(1020)는 전자 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다.
상기 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1050)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1060)는 전자 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기 이미지 센서(1040)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상기 이미지 센서(1040)는 도 1a 내지 도 6을 참조하여 설명한 이미지 센서들(100, 200, 300, 400, 500, 600) 중 어느 하나와 실질적으로 동일하거나 유사할 수 있다.
일부 실시예들에서, 상기 이미지 센서(1040)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 이미지 센서 PA: 픽셀 영역
TA: TSV 영역 PX: 단위 픽셀
110: 제1 기판 120: 제2 기판
130: 제1 층간 절연막 구조물 132: 제1 배선층들
134: 제1 도전성 패드층들 136: 콘택 플러그들
138: 제1 층간 절연막 140: 제2 층간 절연막 구조물
142: 제2 배선층들 144: 제2 도전성 패드층들
146: 콘택 플러그들 148: 제2 층간 절연막
150: TSV 구조물 152: TSV 도전층
154: 충전층 162: 노드 분리 패턴
164: 컬러 필터들 166: 마이크로 렌즈들

Claims (10)

  1. 제1 기판과,
    상기 제1 기판의 전면 상에 형성되고, 서로 다른 레벨로 이격되는 복수의 제1 도전성 패드층들을 구비하는 제1 층간 절연막 구조물을 포함하는 제1 구조와,
    제2 기판과,
    상기 제1 기판의 전면에 대면하는 상기 제2 기판의 전면 상에 형성되고, 상기 제1 층간 절연막 구조물과 본딩된 제2 층간 절연막 구조물을 포함하는 제2 구조와,
    상기 제2 기판 및 상기 제2 층간 절연막 구조물을 관통하여 상기 복수의 제1 도전성 패드층들 중 서로 다른 레벨에 위치하는 적어도 2개의 제1 도전성 패드층들과 접하는 TSV(Through Silicon Via) 구조물을 포함하고,
    상기 TSV 구조물은 적어도 2개의 제1 도전성 패드층들 중 적어도 하나의 측벽에 물리적, 전기적으로 접촉하고, 상기 측벽을 따라 연장되며,
    상기 적어도 2개의 제1 도전성 패드층들은 상부 제1 도전성 패드층 및 상부 제1 도전성 패드층보다 낮은 레벨에 위치하는 하부 제1 도전성 패드층을 포함하고,
    상기 TSV 구조물의 일부는 상기 상부 제1 도전성 패드층과 상기 하부 제1 도전성 패드층 사이에 배치되고, 상기 상부 제1 도전성 패드층의 하면과 상기 하부 제1 도전성 패드층의 상면에 직접 컨택하며, 상기 상부 제1 도전성 패드층의 하면과 상기 하부 제1 도전성 패드층의 상면이 서로 마주하는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 제2 층간 절연막 구조물은 제2 도전성 패드층을 구비하며,
    상기TSV 구조물은 상기 제2 도전성 패드층과 접하는 것을 특징으로 하는 집적회로 소자.
  3. 제2 항에 있어서,
    상기TSV 구조물은 상기 제2 도전성 패드층의 측벽과 접하고, 상기 측벽을 따라 연장되는 것을 특징으로 하는 집적회로 소자.
  4. 제1 항에 있어서,
    상기 상부 제1 도전성 패드층은 관통 홀을 구비하고,
    상기TSV 구조물은 상기 관통 홀을 통해 상기 하부 제1 도전성 패드층과 물리적 및 전기적으로 접하는 것을 특징으로 하는 집적회로 소자.
  5. 제4 항에 있어서,
    상기 상부 제1 도전성 패드층은 상기 복수의 제1 도전성 패드층들 중 최상부 레벨에 위치하는 것을 특징으로 하는 집적회로 소자.
  6. 제4 항에 있어서,
    상기 상부 제1 도전성 패드층의 하면이 상기 제1 기판의 전면에 대면하는 것을 특징으로 하는 집적회로 소자.
  7. 제4 항에 있어서,
    상기TSV 구조물은 상기 관통 홀을 기준으로, 상기 관통 홀보다 상부에 위치하는 제1 영역, 상기 관통 홀 내에 위치하는 제2 영역, 및 상기 관통 홀보다 하부에 위치하는 제3 영역을 포함하고,
    상기 제1 기판의 전면과 평행하는 제1 방향에 따른 상기 제2 영역의 폭은 상기 제1 방향에 따른 상기 제3 영역의 폭보다 좁은 것을 특징으로 하는 집적회로 소자.
  8. 제7 항에 있어서,
    상기 제2 영역 및 상기 제3 영역에서 상기 TSV 구조물은 역 T 형상(reversed T Shape)을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제1 항에 있어서,
    상기 상부 제1 도전성 패드층은 제1 관통 홀을 구비하고,
    상기 복수의 제1 도전성 패드층들은 상기 상부 제1 도전성 패드층과 상기 하부 제1 도전성 패드층 사이에 배치되고, 제2 관통 홀을 구비하는 중간 제1 도전성 패드층을 포함하고,
    상기TSV 구조물은 상기 제1 및 제2 관통 홀을 통해 상기 하부 제1 도전성 패드층과 접하는 것을 특징으로 하는 집적회로 소자.
  10. 제1 TSV 영역 및 제1 픽셀 영역이 정의된 제1 기판과,
    상기 제1 기판의 전면 상에 형성되고, 상기 TSV 영역에서 서로 다른 레벨로 이격되는 복수의 제1 도전성 패드층들을 구비하는 제1 층간 절연막 구조물과,
    제2 TSV 영역 및 제2 픽셀 영역이 정의되며 상기 제2 픽셀 영역에서 복수의 포토다이오드들을 구비하는 제2 기판과,
    상기 제1 기판의 전면에 대면하는 상기 제2 기판의 전면 상에 형성되고, 상기 제1 층간 절연막 구조물과 본딩된 제2 층간 절연막 구조물과,
    상기TSV 영역에서 상기 제2 기판 및 상기 제2 층간 절연막 구조물을 관통하여 상기 복수의 제1 도전성 패드층들 중 서로 다른 레벨에 위치하는 적어도 2개의 제1 도전성 패드층들과 접하는 TSV 구조물을 포함하고
    상기 TSV 구조물은 적어도 2개의 제1 도전성 패드층들 중 적어도 하나의 측벽에 물리적, 전기적으로 접촉하고, 상기 측벽을 따라 연장되며,
    상기 적어도 2개의 제1 도전성 패드층들은 상부 제1 도전성 패드층 및 상부 제1 도전성 패드층보다 낮은 레벨에 위치하는 하부 제1 도전성 패드층을 포함하고,
    상기 TSV 구조물의 일부는 상기 상부 제1 도전성 패드층과 상기 하부 제1 도전성 패드층 사이에 배치되고, 상기 상부 제1 도전성 패드층의 하면과 상기 하부 제1 도전성 패드층의 상면에 직접 컨택하며, 상기 상부 제1 도전성 패드층의 하면과 상기 하부 제1 도전성 패드층의 상면이 서로 마주하는 집적회로 소자.
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