KR102622412B1 - 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법 - Google Patents

관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법 Download PDF

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KR102622412B1
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Abstract

본 발명에 따른 반도체 패키지는 제1 배선층, 상기 제1 배선층 상의 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 절연층, 상기 제1 배선층 내의 랜딩 패드, 상기 제1 반도체 기판, 상기 제1 절연층, 및 상기 제1 배선층을 관통하여 상기 랜딩 패드를 노출하는 관통 홀, 및 상기 관통 홀의 상부의 측면 상의 마스크 막을 포함할 수 있다. 상기 관통 홀은 제1 홀 및 상기 제1 홀의 하단과 연결되는 제2 홀을 포함하되, 상기 제2 홀의 최대 직경은 상기 제1 홀의 최소 직경보다 더 작을 수 있다.

Description

관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법{Semiconductor package including through-hole and method of manufacturing same}
본 발명은 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성에 대한 요구가 증가하고 있다. 이러한 요구들을 만족시키기 위한 하나의 해결 방안으로 반도체 패키지 기술에 대한 연구가 지속적으로 이루어지고 있다. 기존의 와이어 본딩을 사용하는 집적 회로 간의 2차원적 연결은 와이어에서 생기는 신호 손실, 높은 소비 전력 및 설계 방식의 제약 등의 단점을 가지고 있다. 이러한 단점을 극복하기 위해서 적층된 반도체 칩들을 수직 배선으로 연결시키는 3차원 집적 회로 패키지 기술이 제안되고 있다. 이때, 반도체 칩들을 수직으로 연결하는 수직 배선을 관통전극(Through Silicone Via: TSV)이라 한다. 관통전극(TSV)을 사용하는 3차원 집적 회로 패키지 기술은 동일 공간상에서 더 많은 집적 회로를 구현할 수 있고, 더 짧은 회로 간의 연결을 구현할 수 있다. 최근에 이러한 관통전극을 사용하는 3차원 집적 회로 패키지 기술을 이용하는 반도체 패키지의 신뢰성 및 전기적 특성을 개선시키기 위한 다양한 연구들이 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 제1 배선층, 상기 제1 배선층 상의 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 절연층, 상기 제1 배선층 내의 랜딩 패드, 상기 제1 반도체 기판, 상기 제1 절연층, 및 상기 제1 배선층을 관통하여 상기 랜딩 패드를 노출하는 관통 홀, 및 상기 관통 홀의 상부의 측면 상의 마스크 막을 포함하고, 상기 관통 홀은 제1 홀 및 상기 제1 홀의 하단과 연결되는 제2 홀을 포함하되, 상기 제2 홀의 최대 직경은 상기 제1 홀의 최소 직경보다 더 작을 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 패키지는 제1 배선층, 상기 제1 배선층 상의 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 절연층, 상기 제1 배선층 내의 랜딩 패드, 상기 제1 반도체 기판, 상기 제1 절연층, 및 상기 제1 배선층을 관통하여 상기 랜딩 패드를 노출하는 관통 홀, 상기 관통 홀의 상부의 측면 상의 마스크 막, 상기 관통 홀 내의 관통 전극, 상기 관통 전극 상의 외부 연결 패드, 및 상기 제1 배선층과 전기적으로 연결되는 다이를 포함하고, 상기 관통 홀은 제1 홀 및 상기 제1 홀의 하단와 연결되는 제2 홀을 포함하되, 상기 제2 홀의 최대 직경은 상기 제1 홀의 최소 직경보다 더 작을 수 있다.
본 발명에 일 실시예에 따른 반도체 패키지의 제조방법은 반도체 기판 및 상기 반도체 기판 상의 제1 절연층 내에 제1 홀을 형성하는 것, 상기 제1 홀의 상부의 측면 상에 마스크 패턴을 형성하는 것, 및 상기 반도체 기판의 하면 상의 제1 배선층 내에 상기 제1 홀과 수직 중첩되는 제2 홀을 형성하는 것을 포함하고, 상기 제2 홀은 상기 제1 배선층 내의 랜딩 패드를 노출하고, 상기 제2 홀의 직경은 상기 제1 홀의 직경보다 더 작을 수 있다.
본 발명의 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법에 따르면 랜딩 패드를 오픈하는 TSV 형성 시에 원치 않는 식각 손상을 최소화 할 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1b는 도 1a의 평면도이다.
도 1c는 도 1a의 aa 부분의 확대도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 1b는 도 1a의 평면도이다. 도 1c는 도 1a의 aa 부분의 확대도이다. 도 1b에서, 구성요소들을 보다 명확히 나타내기 위하여 도 1a의 일부 구성요소들은 생략되었다.
도 1a 내지 도 1c를 참조하면 본 발명에 따른 반도체 패키지(1000)는 제1 다이(100), 제2 다이(200)를 포함할 수 있다.
제2 다이(200) 상에 제1 다이(100)가 배치될 수 있고, 제1 다이(100) 및 제2 다이(200) 사이에는 결합층(BL)이 제공될 수 있다. 결합층(BL)은 절연층(미도시) 및 절연층(미도시) 내에 개재된 도전 패턴(미도시)을 포함할 수 있다. 결합층은 점성이 있어서 제1 다이(100) 및 제2 다이(200)가 접착될 수 있다. 후술할 제1 다이(100)의 제1 연결 패드(102P) 및 제2 다이(200)의 제2 연결 패드(202P)는 결합층(BL)의 도전 패턴을 통해서 서로 전기적으로 연결될 수 있다.
제1 다이(100)는 제1 반도체 기판(101) 및 제1 배선층(102)을 포함할 수 있다. 도 1a에 도시된 제1 다이(100)는 제1 반도체 기판(101)이 제1 배선층(102) 상에 위치함으로써, 일반적인 칩이 뒤집어진 형태일 수 있다.
제1 반도체 기판(101)은 일 예로 반도체 집적 회로가 형성된 실리콘 기판을 포함할 수 있다. 제1 반도체 기판(101)은 일 예로 트랜지스터와 같은 반도체 소자를 포함할 수 있다.
제1 배선층(102)은 복수개의 절연층들 및 그 사이에 개재된 제1 도전 패턴들(102M)을 포함할 수 있다. 제1 배선층(102) 내에는 제1 도전 패턴들(102M) 중 적어도 일부를 전기적으로 서로 연결시키는 복수개의 제1 도전 콘택들(102C)이 제공될 수 있다.
제1 배선층(102) 내에는 랜딩 패드(400)가 제공될 수 있다. 랜딩 패드(400)는 제1 배선층(102)의 상면에 인접하게 배치될 수 있다. 제1 배선층(102) 하부에는 제1 연결 패드(102P)가 제공될 수 있다.
제2 다이(200)는 제2 반도체 기판(201) 및 제2 배선층(202)을 포함할 수 있다. 제2 반도체 기판(201)은 일 예로 반도체 집적 회로가 형성된 실리콘 기판을 포함할 수 있다. 제2 반도체 기판(201)은 일 예로 트랜지스터와 같은 반도체 소자를 포함할 수 있다.
제2 배선층(202)은 복수개의 절연층들(미도시) 및 절연층들 사이에 개재된 복수개의 제2 도전 패턴들(202M)을 포함할 수 있다. 제2 배선층(202) 내에는 제2 도전 패턴들(202M) 중 적어도 일부를 전기적으로 서로 연결시키는 복수개의 제2 도전 콘택들(202C)이 제공될 수 있다.
제2 배선층(202) 상부에는 제2 연결 패드(202P)가 제공될 수 있다.
제1 반도체 기판(101) 상에는 제1 절연층(103)이 제공될 수 있다. 제1 절연층(103)은 일 예로 실리콘 옥사이드(SiO2)를 포함할 수 있다.
제1 절연층(103), 제1 반도체 기판(101) 내에 리세스(R1)가 제공될 수 있다. 리세스(R1)는 평면적 관점에서 원 또는 원에 가까운 형태일 수 있다. 리세스(R1)의 측벽 및 리세스(R1)의 바닥면의 일부 상에 라이너(liner)(104)가 제공될 수 있다. 라이너(104)는 일 예로 실리콘 옥사이드와 같은 절연체를 포함할 수 있다. 구체적으로, 라이너(104)는 제1 절연층(103)의 상면, 리세스(R1)에 의해 노출되는 제1 절연층(103)의 측면, 제1 반도체 기판(101)의 측면 및 제1 배선층(102)의 상면의 일부 상에 배치될 수 있다. 라이너(104)는 리세스(R1)의 일부를 채울 수 있다.
제1 절연층(103), 제1 반도체 기판(101) 및 제1 배선층(102) 내에 관통 홀(300)이 제공될 수 있다. 관통 홀(300)은 라이너(104)에 의해 채워지지 않은 리세스(R1)의 잔부에 대응하는 제1 홀(301) 및 제1 홀(301)로부터 제1 배선층(102) 내부로 연장되는 제2 홀(302)을 포함할 수 있다. 제2 홀(302)은 랜딩 패드(400)의 상면을 노출할 수 있다.
제1 홀(301) 및 제2 홀(302)은 제1 반도체 기판(101)의 상면에 수직한 제1 방향(D1)으로 중첩될 수 있다. 제1 홀(301) 및 제2 홀(302)은 평면적 관점에서, 원 또는 원에 가까운 형상을 가질 수 있다. 제1 홀(301)의 중심(CT) 및 제2 홀(302)의 중심(CT)은 실질적으로 동일할 수 있다.
제1 홀(301)의 직경은 제1 반도체 기판(101)의 하면에 가까워질 수록 작아질 수 있다. 따라서 제1 홀(301)의 최대 직경은 제1 홀(301)의 상단의 직경(△301H)과 대응될 수 있고, 제1 홀(301)의 최소 직경은 제1 홀(301)의 하단의 직경(△301L)에 대응될 수 있다.
제2 홀(302)은 제1 방향(D1)을 따라서 리세스(R1) 하면 상의 라이너(104) 상면으로부터 제1 배선층(102) 내의 랜딩 패드(400)의 상면까지 형성된 빈 공간을 포함하는 영역일 수 있다.
제2 홀(302)에 의해 랜딩 패드(400)가 노출될 수 있다. 제2 홀(302)의 직경은 랜딩 패드(400)에 가까워질 수록 더 작아질 수 있다. 따라서 제2 홀(302)의 최대 직경은 제2 홀(302) 상단의 직경(△302H)에 대응되고, 제2 홀(302)의 최소 직경은 제2 홀(302)의 하단의 직경(△302L)에 대응될 수 있다.
제1 홀(301)의 일 측면의 기울기(θ1)는 제2 홀(302)의 일 측면의 기울기(θ2)보다 더 클 수 있다. 제2 홀(302)의 최대 직경(△302H)은 제1 홀(301)의 최소 직경(△301L)보다 작을 수 있다. 제1 홀(301)의 측면(301S), 제1 홀(301)의 하면(301B) 제2 홀(302)의 측면(302S)이 서로 연결되어 계단 형상 또는 턱짐 형상을 이룰 수 있다.
제2 홀(302)에 의해서 랜딩 패드(400)의 상면(400T)의 일부가 노출될 수 있다. 즉, 제1 배선층(102)은 랜딩 패드(400)의 상면(400T)의 일부를 덮을 수 있다. 평면적 관점에서, 제2 홀(302)은 랜딩 패드(400)에 의해서 평면적으로 둘러싸일 수 있다.
라이너(104) 상에는 마스크 막(105)이 제공될 수 있다. 마스크 막(105)의 평균 두께는 라이너(104)의 평균 두께보다 두 배 이상 클 수 있다. 마스크 막(105)은 라이너(104)의 일부를 덮을 수 있다. 마스크 막(105)은 제1 절연층(103)의 상면 및 제1 절연층(103)의 상면으로부터 제1 절연층(103)의 측면으로 이어지는 모서리 상에 배치될 수 있다. 마스크 막(105)은 관통 홀(300) 내의 제1 절연층(103)의 측면 상에 배치될 수 있다. 마스크 막(105)은 관통 홀(300) 내의 반도체 기판(101)의 측벽의 상부 상에 배치될 수 있다.즉, 마스크 막(105)은 반도체 기판(101)의 측벽 상에 국소적으로 배치될 수 있다. 마스크 막(105)에 의해서 제1 홀(301)의 가장자리 부분(CL)이 가려질 수 있다. 따라서 제1 홀(301)의 최대 직경(△301) 대비하여 마스크 막(105)에 의해서 노출되는 제1 홀(301)의 최대 직경(△OP)은 작을 수 있다. 마스크 막(105)에 의해서 노출되는 제1 홀(301)의 최대 직경(△OP)보다 제2 홀(302)의 최대 직경(△302H)은 작을 수 있다.
제2 홀(302)의 최소 직경(△302L)은 제1 반도체 기판(101)의 상면에 평행한 제2 방향(D2)으로의 랜딩 패드(400)의 폭(△400)보다 작을 수 있다. 제1 홀(301)의 최소 직경(△301L)은 랜딩 패드(400)의 제2 방향(D2)으로의 폭(△400)보다 클 수 있다.
관통 홀(300) 내에 관통 전극(TE)이 제공될 수 있다. 관통 전극(TE)은 관통 홀(300) 내에 채워지는 도전 물질을 포함할 수 있다. 일 예로 도전 물질은 구리 물질을 포함할 수 있다. 관통 전극(TE) 및 관통 홀(300) 사이에는 배리어 메탈층(미도시)이 제공될 수 있다. 관통 전극(TE)의 상면의 레벨은 마스크 막(105)의 상면의 레벨과 실질적으로 동일할 수 있다. 관통 전극(TE) 하면의 레벨은 랜딩 패드(400)의 상면(400T)의 레벨과 실질적으로 동일할 수 있다. 관통 전극(TE)의 하면은 랜딩 패드(400)의 상면(400T)과 접촉할 수 있다. 관통 전극(TE)은 랜딩 패드(400)와 전기적으로 연결될 수 있다.
관통 전극(TE) 상에는 제3 절연층(106) 및 외부 연결 패드(107)가 제공될 수 있다. 제3 절연층(106)의 일부가 노출되어, 외부 연결 패드(107)는 관통 전극(TE)과 제1 방향(D1)을 따라서 중첩되고, 외부 연결 패드(107)는 관통 전극(TE)과 전기적으로 연결될 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 제조 방법을 나타내는 도면들이다.
도 2a를 참조하면 제1 다이(100)가 제2 다이(200) 상에 결합될 수 있다. 제1 다이(100) 및 제2 다이(200)는 결합층(BL)에 의해서 결합될 수 있다. 도시된 제1 다이(100)는 뒤집혀 있는 상태일 수 있다. 뒤집히기 전의 제1 다이(100)는 순차적으로 적층된 제1 반도체 기판(101) 및 제1 배선층(102)을 포함할 수 있다. 제1 배선층(102) 내에는 제1 도전 패턴(102M), 제1 도전 콘택(102C), 제1 연결 패드(102P), 및 랜딩 패드(400)가 제공될 수 있다. 제2 다이(200)는 순차적으로 적층된 제2 반도체 기판(201) 및 제2 배선층(202)을 포함할 수 있다. 제2 배선층(202) 내에는 제2 도전 패턴(202M), 제2 도전 콘택(202C), 제2 연결 패드(202P)가 제공될 수 있다. 이어서 제1 반도체 기판(101) 상에 제1 절연층(103)이 형성될 수 있다. 제1 절연층(103)은 일 예로 CVD 증착 기법을 이용하여 형성될 수 있다.
도 2b를 참조하면 제1 반도체 기판(101) 및 제1 절연층(103)내에 리세스(R1)가 형성될 수 있다. 리세스(R1)는 포토 레지스트 공정을 이용하는 마스크 패턴(미도시)에 의해 패터닝 될 수 있다. 마스크 패턴(미도시)을 식각 마스크로 사용하여 차례로 제1 절연층(103) 및 제1 반도체 기판(101)이 식각되어 제1 배선층(102)의 상면을 노출시키는 리세스(R1)가 형성될 수 있다 리세스(R1)가 형성된 후에 마스크 패턴(미도시)은 제거될 수 있다.
이어서 리세스(R1)가 형성된 제1 반도체 기판(101) 및 제1 절연층(103)을 콘포멀하게 덮는 라이너(104)가 형성될 수 있다. 라이너(104)는 일 예로 CVD 증착 방법을 통해서 형성될 수 있다. 라이너(104)에 의해 빈 공간이 감소된 리세스(R1)가 제1 홀(301)로 정의될 수 있다.
제1 홀(301)의 최대 직경(△301H)은 랜딩 패드(400)의 제2 방향(D2)으로의 폭(△400D)보다 클 수 있다. 라이너(104) 형성 후에 바로 랜딩 패드(400)를 노출시키는 식각 공정을 진행하는 경우, 식각되는 제1 배선층(102)의 영역이 랜딩 패드(400)의 제2 방향(D2)으로의 폭(△400D)보다 더 크게 식각될 수 있다. 랜딩 패드(400)에 대응되지 않는 제1 배선층(102)의 영역이 식각되는 경우 프로파일(profile) 불량이 발생할 수 있다.
도 2c를 참조하면, 마스크 패턴(105P)이 라이너(104)의 일부 상에 선택적으로 형성될 수 있다. 마스크 패턴(105P)의 두께(△105P)는 라이너(104)의 두께(△104)에 비해서 10배 이상 두텁게 형성될 수 있다. 마스크 패턴(105P)은 일 예로 CVD를 통해서 증착될 수 있다. 마스크 패턴(105P)은 실리콘 나이트라이드(SiN)와 같은 식각 방지 물질을 포함할 수 있다. 구체적으로 마스크 패턴(105P)은 제1 절연층(103)의 상면 및 제1 절연층(103)의 상면으로부터 제1 절연층(103)의 측면으로 이어지는 모서리 상에 형성될 수 있다. 마스크 패턴(105P)은 제1 홀(301) 내의 제1 절연층(103)의 측면 상에 형성될 수 있다. 마스크 패턴(105P)은 제1 홀(301) 내의 반도체 기판(101)의 측벽의 상부 상에 형성될 수 있다. 즉, 마스크 패턴(105P)은 반도체 기판(101)의 측벽 상에 국소적으로 형성될 수 있다.
마스크 패턴(105P)은 제1 홀(301)의 상부의 측면을 덮기 때문에, 제1 홀(301)의 노출 영역이 좁아질 수 있다. 마스크 패턴(105P)에 의하여 노출되는 제1 홀(301)의 직경(△OP1)은 제1 홀(301)의 최대 직경(△301H)보다 작을 수 있다. 마스크 패턴(105P)에 의하여 노출되는 제1 홀(301)의 직경(△OP1)은 제1 홀(301)의 최대 직경(△300H) 대비하여, 90%이하일 수 있다. 일 예로 마스크 패턴(105P)에 의하여 노출되는 제1 홀(301)의 직경(△OP1)은 제1 홀(301)의 최대 직경(△301H) 대비하여 80%일 수 있다. 다른 실시예에 있어서, 마스크 패턴(105P)에 의하여 노출되는 제1 홀(301)의 직경(△OP1)은 제1 홀의 최소 직경(△301L)보다 작을 수 있다.
도 2d를 참조하면 식각 공정에 의해서 제2 홀(302)이 형성될 수 있다. 식각 공정 동안에 식각 챔버 내의 플라즈마에 의해 발생된 이온들이 제1 반도체 기판(101)을 향하여 가속되는데 마스크 패턴(105P)이 이온들의 일부를 스크리닝(screening)하여 이온들로부터 제1 반도체 기판(101)의 상면 및 제1 홀(301)의 하단의 가장자리 영역을 보호할 수 있다. 따라서 마스크 패턴(105P)은 이온의 일부만 제1 홀(301) 내로 통과시킴으로서, 제1 홀(301) 하면의 일부만 식각하는 것이 가능할 수 있다.
마스크 패턴(105P)은 식각 공정에 의해서 일부 식각되어 마스크 막(105)이 될 수 있다. 마스크 막(105)의 두께(△105)는 마스크 패턴(105P)의 두께(△105)보다 작을 수 있다. 즉, 마스크 막(105)에 의해 노출되는 제1 홀(301)의 직경(△OP)은 마스크 패턴(105P)에 의해 노출되는 제1 홀(301)의 직경(△OP1)에 비하여 클 수 있다.
리세스(R1) 하면 상의 라이너(104) 상면으로부터 제1 배선층(102) 내의 랜딩 패드(400)의 상면까지의 제2 홀(302)이 형성될 수 있다. 식각 공정이 완료된 후에도 제1 홀(301) 하면 상의 라이너는 일부 잔존할 수 있다. 제2 홀(302)에 의해서 랜딩 패드(400)의 상면의 일부가 노출될 수 있다.
도 2e를 참조하면, 관통 홀(300) 내에 배리어 메탈층(미도시)이 형성될 수 있다. 이어서 전기 도금 증착 등의 방법을 통해서 도전물질이 관통 홀(300) 내로 유입될 수 있다. 도전물질은 일 예로 구리를 포함할 수 있다. 이어서 도전 물질의 CMP와 같은 평탄화 작업을 통해서 관통 전극(TE)이 형성될 수 있다.
다시 도 1a를 참조하면 평탄화가 이루어진 관통 전극(TE) 및 마스크 막(105) 상에 제3 절연층(106)이 증착될 수 있다. 이어서 패터닝 과정을 통해서 관통 전극(TE)의 상면이 노출될 수 있다. 이어서 외부 연결 패드(107)가 관통 전극(TE) 상에 형성될 수 있다.
기존 기술에 의할 때 Via last 공정에서, 랜딩 패드가 제1 홀의 직경 보다 작은 경우, 랜딩 패드를 오픈하는 과정에서 랜딩 패드 상부의 배선층 영역 외 다른 배선층 영역의 식각 문제가 존재하였다. 또한 제1 홀을 형성하는 포토 공정시에, 랜딩 패드와 제1 홀의 얼라인(align)이 조금만 어긋나더라도 다른 배선층 영역의 식각 문제가 존재하였다.
본 발명에 따르면 마스크 패턴을 통하여 제2 홀을 형성함으로써, 제1 홀 및 제2 홀은 주사기 구조를 이루고, 제2 홀은 정확히 랜딩 패드 상에 배치될 수 있다. 또한 제1 홀 형성하는 포토 공정시에 랜딩 패드와 제1 홀의 얼라인이 조금 어긋나더라도 제2 홀의 폭이 작음으로써, 랜딩 패드 상의 배선층을 제외한 다른 영역의 식각 위험이 감소할 수 있다.
101: 제1 반도체 기판
103: 제1 절연층
104: 라이너
105: 마스크 막
300: 관통 홀
301: 제1 홀
302: 제2 홀

Claims (10)

  1. 마주하는 상면 및 하면을 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판의 상기 상면 상의 제1 절연층;
    상기 제1 반도체 기판의 상기 하면 상의 제1 배선층, 상기 제1 배선층은 상기 제1 반도체 기판을 사이에 두고 상기 제1 절연층과 이격하고;
    상기 제1 배선층 내의 랜딩 패드;
    상기 제1 반도체 기판, 상기 제1 절연층, 및 상기 제1 배선층을 관통하여 상기 랜딩 패드를 노출하는 관통 홀, 상기 관통 홀은 제1 홀 및 상기 제1 홀의 하단과 연결되는 제2 홀을 포함하고;
    상기 랜딩 패드와 연결되는 관통 전극, 상기 관통 전극은 상기 제1 홀을 채우는 제1 부분 및 상기 제2 홀을 채우는 제2 부분을 포함하고; 및
    상기 제1 절연층 상의 마스크 막을 포함하고,
    상기 제2 홀의 최대 직경은 상기 제1 홀의 최소 직경보다 더 작고,
    상기 제2 부분의 최상단의 레벨은 상기 제1 반도체 기판의 상기 상면의 레벨보다 낮은 반도체 패키지.
  2. 제1항에 있어서,
    상기 마스크 막은 상기 관통 전극의 상기 제1 부분의 측면과 상기 제1 절연층의 측벽 사이로 연장되고,
    상기 마스크 막은 상기 관통 전극의 상기 제2 부분의 측벽을 노출시키는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 홀의 측면 및 바닥면의 적어도 일부 상에 배치되며, 상기 관통 전극의 수평면과 수직으로 중첩하는 라이너를 더 포함하고,
    상기 라이너는 절연체를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    평면적 관점에서, 상기 마스크 막에 의해 노출되는 제1 홀의 상단의 직경은 상기 제1 홀의 최대 직경보다 작은 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 배선층의 하면 상에 배치되는 다이(die)를 더 포함하고,
    상기 다이는 차례로 적층된 제2 반도체 기판 및 제2 배선층을 포함하고,
    상기 제1 배선층 및 제2 배선층은 전기적으로 연결되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 홀의 측면, 상기 제1 홀의 하면 및 상기 제2 홀의 측면은 서로 연결되어 계단 형상을 이루는 반도체 패키지.
  7. 제1항에 있어서,
    상기 관통 홀은 주사기 모양이고,
    상기 제1 홀의 일 측면의 기울기는 상기 제2 홀의 일 측면의 일 기울기보다 더 작은 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 홀의 하단은 상기 랜딩 패드에 의해서 평면적으로 둘러싸이는 반도체 패키지.
  9. 마주하는 제1 면 및 제2 면을 포함하는 반도체 기판 및 상기 반도체 기판의 상기 제1 면 상의 제1 절연층 내에 제1 홀을 형성하는 것;
    상기 제1 홀의 상부의 측면 상에 상기 제1 홀의 노출 직경을 감소시키는 마스크 패턴을 형성하는 것; 및
    상기 반도체 기판의 상기 제2 면 상의 제1 배선층 내에 상기 제1 홀과 수직 중첩되는 제2 홀을 형성하는 것을 포함하고,
    상기 제2 홀은 상기 제1 배선층 내의 랜딩 패드를 노출하고,
    상기 제2 홀의 직경은 상기 제1 홀의 직경보다 더 작고,
    상기 제2 홀의 최상단의 레벨은 상기 반도체 기판의 상기 제1 면의 레벨보다 낮은 반도체 패키지의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 홀의 측면 및 바닥면을 덮는 라이너를 형성하는 것을 더 포함하고,
    상기 라이너는 상기 제1 절연층 및 상기 마스크 패턴과 접촉하고,
    상기 라이너는 절연체를 포함하는 반도체 패키지의 제조 방법.
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