CN114914225A - 半导体装置及其制造方法 - Google Patents

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CN114914225A
CN114914225A CN202111073358.3A CN202111073358A CN114914225A CN 114914225 A CN114914225 A CN 114914225A CN 202111073358 A CN202111073358 A CN 202111073358A CN 114914225 A CN114914225 A CN 114914225A
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trench
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刘铭棋
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置包含设置在衬底的前侧上的内连线结构。内连线结构包含嵌入于内连线介电层内的内连线导电结构。沟槽完全延伸穿过衬底以暴露出内连线导电结构中的多个内连线导电结构。接合垫结构设置在衬底的背侧上并且延伸穿过衬底的沟槽以接触内连线导电结构中的多个内连线导电结构。接合结构设置在衬底的背侧上且电性接触接合垫结构。

Description

半导体装置及其制造方法
技术领域
本发明的实施例是有关于一种半导体装置及其制造方法，特别是有关于一种经由衬底中的沟槽耦接到多个内连线导电结构的接合垫结构的半导体装置及其制造方法。
背景技术
半导体产业持续通过例如减小最小特征尺寸来提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，此使更多组件集成到给定区域中。开发利用较少区域或较小高度的较小封装结构来封装半导体装置。举例来说，为了进一步增加每个区域的电路密度，已研究三维(three-dimensional；3D)集成电路(integrated circuit；IC)。
发明内容
根据一些实施例，一种半导体装置包括衬底、设置在所述衬底的前侧上的内连线结构、接合垫结构以及接合结构，其中所述内连线结构包括嵌入于多个内连线介电层内的多个内连线导电结构，所述衬底包括沟槽，所述沟槽完全延伸穿过所述衬底以暴露出所述内连线导电结构中的复数个所述内连线导电结构，接合垫结构设置在所述衬底的背侧上并且延伸穿过所述衬底的所述沟槽以接触所述内连线导电结构中的所述多个内连线导电结构，接合结构设置在所述衬底的所述背侧上且电性接触所述接合垫结构。
根据一些实施例，一种半导体装置包括衬底、设置在所述衬底的前侧上的内连线结构、设置在所述衬底的背侧上的接合结构、以及设置在所述衬底的所述背侧上并且完全延伸穿过所述衬底以接触所述内连线导电结构的接合垫结构，所述内连线结构包括嵌入于内连线介电结构内的多个内连线导电结构，所述接合垫结构包括设置在所述衬底的所述背侧上及所述接合结构正下方的背侧水平部分、设置在所述衬底的内侧壁上的竖直部分、以及设置在所述内连线导电结构上方的前侧水平部分。
根据一些实施例，一种半导体装置的制造方法包括在衬底的前侧上方形成内连线结构，所述内连线结构包括嵌入于多个内连线介电层中的多个内连线导电结构；翻转所述衬底以图案化所述衬底的背侧；去除所述衬底的部分，以在所述衬底中形成沟槽，所述沟槽完全延伸穿过所述衬底以暴露出所述内连线结构，其中所述内连线导电结构中的复数个所述内连线导电结构直接下伏于所述沟槽；去除所述内连线介电层的部分，以暴露出所述复数个所述内连线导电结构中；以及形成接合垫结构，所述接合垫结构从所述衬底的所述背侧延伸穿过所述衬底的所述沟槽至所述衬底的所述前侧，以接触所述复数个所述内连线导电结构。
附图说明
结合附图阅读以下详细描述会最佳地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
图1A示出包括接合垫结构的集成芯片的一些实施例的剖面图，所述接合垫结构从衬底的背侧延伸穿过衬底至衬底的前侧，其中接合垫结构接触设置在衬底的前侧上的多个内连线导电结构。
图1B示出对应于图1A的一些实施例的俯视图。
图2和图3示出接合垫结构的一些其它实施例的剖面图，所述接合垫结构延伸穿过衬底以将衬底的背侧上的接合结构耦接到衬底的前侧上的内连线结构。
图4A示出接合垫结构的一些实施例的剖面图，所述接合垫结构延伸穿过衬底以将衬底的背侧上的接合结构耦接到衬底的前侧上的内连线结构，其中接合垫结构包括在衬底下方延伸以接触内连线结构的下部突起部分。
图4B示出对应于图4A的一些实施例的俯视图。
图5和图6示出接合垫结构的一些其它实施例的剖面图，所述接合垫结构延伸穿过衬底以将衬底的背侧上的接合结构耦接到衬底的前侧上的内连线结构且包括下部突起部分。
图7到图20示出形成接合垫结构的方法的一些实施例的不同视图，所述接合垫结构延伸穿过衬底的沟槽以将接合结构耦接到多个内连线导电结构，其中多个内连线导电结构直接下伏于衬底的沟槽。
图21示出与图7到图20的方法对应的方法的一些实施例的流程图。
附图标号说明
100A、200、300、400A、500、600、700、800、900A、1000、1100A、1200、1300、1400、1500A、1600、1700、1800、1900、2000：剖面图；
100B、400B、900B、1100B、1500B：俯视图；
104：第一集成电路；
112：内连线结构；
118：接合接点；
120：内连线介电结构；
122：内连线导电结构；
122u：上部内连线导电结构；
126：第一内连线介电层；
128：衬底；
128b：背侧；
128c、1404：沟槽；
128f：前侧；
128s：内侧壁；
130：接合垫结构；
130a：背侧水平部分；
130c：前侧水平部分；
130v：竖直部分；
132：第一绝缘层；
134：第二绝缘层；
136：凸块下金属层；
138：接合结构；
202：第二IC；
203：接合界面；
206：下部衬底；
208：半导体装置；
210：下部内连线结构；
302：阻挡层；
402：下部突起部分；
502、504：凹口；
602：填充层；
802：第一掩蔽结构；
804：第一开口；
902：第一去除工艺；
1102：第二去除工艺；
1302：第二掩蔽结构；
1304：第一掩蔽层；
1306：第二掩蔽层；
1308：第三掩蔽层；
1310：第三孔；
1402：第三去除工艺；
2100：方法；
2102、2104、2106、2108：动作；
d1：第一距离；
d2：第二距离；
d3：第三距离；
d4：第四距离；
d5：第五距离；
t1：厚度。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些仅是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各个实例中重复附图标记和/或字母。此重复是出于简化及清楚的目的，并且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为易于描述如图式中所示的一个元件或特征与另一(些)元件或特征的关系，可在本文中使用例如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对术语。除图式中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，并且本文中所使用的空间相对描述词同样地可相应地进行解释。
三维(3D)集成电路(IC)包括在竖直方向上彼此接合以增加装置密度(例如衬底或电路板的每个表面区域的装置的数目)的多个衬底和装置。在一些情况下，第一3D IC使用电线、焊料凸块和/或第一3D IC的接合垫层与第二3D IC的接合垫层之间的其它导电结构电性耦接到第二3D IC。
在一些情况下，第一3D IC可包括设置在衬底的背侧上的接合垫层，其中耦接到接合垫层的装置和/或内连线结构设置在衬底的前侧上。暴露出接合垫层，以使得前述电线、焊料凸块和/或其它导电结构可在接合工艺期间耦接到接合垫层。一或多个背侧衬底穿孔(backside through-substrate-vias；BTSV)可完全延伸穿过衬底，以将衬底的背侧上的接合垫层电性耦接到衬底的前侧上的装置和/或内连线结构。
由于设置在衬底上方的装置设置成更靠近在一起以增加第一3D IC的装置密度，因此减小BTSV的临界尺寸以使得BTSV也设置成更靠近在一起。BTSV是通过在衬底中图案化孔，接着用导电材料填充孔而形成。由于减小BTSV的临界尺寸，当孔的深度与孔的临界尺寸的比例较大时，用导电材料填充孔是一个挑战。举例来说，孔可能不会被导电材料完全填充且/或空隙可能在导电材料填充孔时形成于BTSV内，从而产生提供接合垫层与装置和/或内连线结构之间的不良连接的BTSV。
本公开的各种实施例涉及一种包括接合垫结构的3D IC，所述接合垫结构从衬底的背侧延伸穿过衬底的沟槽至衬底的前侧以直接接触下伏内连线结构。举例来说，在一些实施例中，衬底包括沟槽，其中内连线结构的多个内连线接点设置在沟槽正下方。内连线接点设置在衬底的前侧上。在一些实施例中，接合垫结构延伸跨过且直接接触多个内连线接点。沟槽具有较大临界尺寸，其有利地增加在沟槽内形成层/结构的容易性。因此，在一些此类实施例中，衬底的沟槽和耦接到多个内连线接点的连续接合垫结构消除对BTSV的需求，从而增加接合垫结构与内连线结构之间的电性连接的可靠性。
图1A示出包括接合垫结构的集成芯片的一些实施例的剖面图100A，所述接合垫结构完全延伸穿过衬底以接触多个内连线导电结构。
图1A的剖面图100A包含包括衬底128的第一集成电路(IC)104。内连线结构112设置在衬底128的前侧128f上，并且接合结构138设置在衬底128的背侧128b上。因此，在图1A中，衬底128的背侧128b面“朝上”，以使得接合结构138设置在衬底128上方，并且内连线结构112设置在衬底128下方。在一些实施例中，接合结构138包括焊料凸块、电线和/或某一其它合适的导电特征。在一些此类实施例中，其它集成电路和/或电路板经由接合结构138耦接到第一IC 104。在一些实施例中，接合结构138设置在包括导电材料的凸块下金属(underbump metallization；UBM)层136上。
在一些实施例中，内连线结构112包括多个内连线导电结构122，所述内连线导电结构122包含内连线通孔和内连线络的网络，所述网络配置成提供用于信号(例如电流、电压)行进至耦接到图1A的第一IC 104的其它IC(未示出)及从其它IC行进的路径。此外，在一些实施例中，内连线结构112包括配置成接合到其它IC(未示出)的接合接点118。内连线导电结构122嵌入于内连线介电结构120内，所述内连线介电结构120包括多个内连线介电层。在一些实施例中，内连线结构112的第一内连线介电层126直接设置在衬底128的前侧128f上。
衬底128包括沟槽128c，所述沟槽128c完全延伸穿过衬底128且由衬底128的内侧壁128s界定。多个上部内连线导电结构122u设置在衬底128的沟槽128c正下方。第一IC 104更包括接合垫结构130，所述接合垫结构130沿衬底128的背侧128b延伸、沿衬底128的内侧壁128s延伸穿过沟槽128c且沿多个上部内连线导电结构122u延伸，以将内连线结构112电性耦接到UBM层136上的接合结构138。换句话说，接合垫结构130包括沿衬底128的背侧128b延伸的背侧水平部分130a、沿衬底128的内侧壁128s延伸的竖直部分130v、以及沿多个上部内连线导电结构122u延伸的前侧水平部分130c。接合垫结构130的竖直部分130v将前侧水平部分130c连接到接合垫结构130的背侧水平部分130a。
在一些实施例中，接合垫结构130的前侧水平部分130c设置在图1A中的衬底128的前侧128f下方。在一些实施例中，第一绝缘层132设置在接合垫结构130与衬底128之间，并且第二绝缘层134设置在接合垫结构130上方。在一些实施例中，接合结构138和UBM层136延伸穿过第二绝缘层134以接触接合垫结构130的背侧水平部分130a。在一些实施例中，接合垫结构130的前侧水平部分130c延伸穿过第一内连线介电层126以接触多个上部内连线导电结构122u。
在一些实施例中，沟槽128c的宽度大于其深度。由于衬底128的沟槽128c大体上较宽(例如具有较大的临界尺寸)，因此接合垫结构130更可靠地经由沟槽128c形成以接触多个上部内连线导电结构122u。因此，即使多个上部内连线导电结构122u的尺寸减小且/或设置为更靠近在一起以增加装置密度，衬底128的沟槽128c仍将保持大体上较宽(例如具有较大的临界尺寸)，这在当于多个上部内连线导电结构122u上方形成接合垫结构130时减少缺陷和/或着落问题，最终增加整个第一IC 104的可靠性。
图1B示出接合垫结构130的一些实施例的俯视图100B，所述接合垫结构130设置在多个上部内连线导电结构122u上方。在一些实施例中，图1B的俯视图100B在不存在第二绝缘层134、UBM层136或接合结构138的情况下对应于图1A的俯视图。
衬底(图1A的128)的沟槽128c在图1B中用点链线示出，这是因为从俯视图100B看，接合垫结构130覆盖沟槽128c。在一些实施例中，尽管沟槽128c在竖直方向上延伸穿过衬底(图1A的128)，但沟槽128c不在水平方向上完全延伸穿过衬底(图1A的128)。因此，如图1B的俯视图100B中所示，衬底(图1A的128)的内侧壁128s界定沟槽128c的所有外侧壁。
由于从俯视图100B看，接合垫结构130覆盖多个上部内连线导电结构122u，因此多个上部内连线导电结构122u在图1B中用虚线示出。在一些实施例中，多个上部内连线导电结构122u的阵列设置在沟槽128c正下方且耦接到同一接合垫结构130。应了解，在一些其它实施例中，衬底(图1A的128)可包括多个沟槽128c，其中每个沟槽直接在多个上部内连线导电结构122u上面。此外，应了解，比图1B中所示更多或更少的多个上部内连线导电结构122u可设置在沟槽128c下方。然而，在一些此类实施例中，沟槽128c在超过一个上部内连线导电结构122u上面。
此外，在一些实施例中，沟槽128c具有等于第一距离d1的临界尺寸(例如从俯视图看为最小尺寸)，并且多个上部内连线导电结构122u中的每一个具有等于第二距离d2的临界尺寸(例如从俯视图看为最小尺寸)。在一些实施例中，沟槽128c的第一距离d1在例如约10微米与约500微米之间的范围内。在一些实施例中，第二距离d2在例如约0.01微米与约10微米之间的范围内。第一距离d1大于第二距离d2，这使得接合垫结构130通过沟槽128c形成且耦接到多个上部内连线导电结构122u，而几乎不具有缺陷(例如由小临界尺寸引起的空隙、着落于多个上部内连线导电结构122u中的每一个上的偏移等)。
图2示出接合垫结构的一些其它实施例的剖面图200，所述接合垫结构延伸穿过衬底以接触多个上部内连线导电结构。
如图2的剖面图200中所示，在一些实施例中，接合垫结构130的最底部表面130b在多个上部内连线导电结构122u的最顶部表面下方延伸。在一些此类实施例中，此效应可归因于内连线介电结构120的过度刻蚀。因此，在一些实施例中，接合垫结构130延伸穿过第一内连线介电层126且至少部分地在第一内连线介电层126下方延伸，以接触多个上部内连线导电结构122u。
此外，在一些实施例中，第一IC 104在接合界面203处耦接到第二IC 202。在一些此类实施例中，第二IC 202可包括例如设置在下部衬底206上方和/或下部衬底206内的半导体装置208。在一些实施例中，半导体装置208可为或包括晶体管(例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor；MOSFET))、光学装置、存储器装置或某一其它合适的半导体装置。在一些实施例中，下部内连线结构210设置在下部衬底206上方且还包括多个内连线导电结构122，所述内连线导电结构122设置在内连线介电结构120内。在一些实施例中，下部内连线结构210的内连线导电结构122包含内连线通孔和内连线络的网络，所述网络耦接到半导体装置208且配置成提供用于信号(例如电流、电压)行进至半导体装置208及从半导体装置208行进的路径。此外，在一些实施例中，下部内连线结构210包括设置在下部内连线结构210的上部部分中的接合接点118，所述接合接点118沿接合界面203接合到第一IC 104的接合接点118。因此，第一IC 104经由接合界面203电性且结构性地耦接到第二IC 202。
图3示出接合垫结构的又一些其它实施例的剖面图300，所述接合垫结构延伸穿过衬底以接触多个上部内连线导电结构。
如图3的剖面图300中所示，在一些实施例中，阻挡层302沿接合垫结构130的下表面和外表面设置。因此，在一些实施例中，阻挡层302直接设置在接合垫结构130与多个上部内连线导电结构122u之间。在一些实施例中，阻挡层302为提高接合垫结构130的结构完整性的粘着层或为防止接合垫结构130扩散到第一IC 104的其它层中并产生串扰(cross-talk)的扩散阻挡层。
在一些实施例中，阻挡层302包括例如钛、钽、氮化钛、氮化钽或某一其它合适的材料。在一些实施例中，阻挡层302具有在例如约10埃与约2000埃之间的范围内的厚度。在一些实施例中，接合垫结构130可包括例如铜、铝、钨或某一其它合适的导电材料。在一些实施例中，接合垫结构130具有在例如约0.3微米与约10微米之间的范围内的厚度。此外，在一些实施例中，第一IC 104的衬底128包括例如硅、锗、第三五族(III/V)元素半导体材料或某一其它合适的半导体材料。
图4A示出包括接合垫结构的集成芯片的一些实施例的剖面图400A，所述接合垫结构完全延伸穿过衬底且包括分别接触上部内连线导电结构的突起部分。
在一些实施例中，接合垫结构130更包括多个下部突起部分402，所述下部突起部分402从接合垫结构130的前侧水平部分130c朝向多个上部内连线导电结构122u延伸且穿过第一绝缘层132和第一内连线介电层126，以接触多个上部内连线导电结构122u。因此，在一些此类实施例中，接合垫结构130的前侧水平部分130c设置在第一绝缘层132和第一内连线介电层126上方。在一些实施例中，每个下部突起部分402在横向方向上通过第一绝缘层132和第一内连线介电层126彼此间隔开。在一些实施例中，下部突起部分402的总数与多个上部内连线导电结构122u的总数的比例为1:1。因此，在一些实施例中，每个下部突起部分402接触一个上部内连线导电结构122u。
在一些实施例中，每个下部突起部分402具有等于第三距离d3的临界尺寸或宽度以及等于第四距离d4的高度。在一些实施例中，第四距离d4是从接合垫结构130的前侧水平部分130c的最底部表面以及下部突起部分402的最底部表面测量。在一些实施例中，第三距离d3和第四距离d4分别在例如约0.01微米与约1微米之间的范围内。在一些实施例中，下部突起部分402的高宽比(其为高度(例如第四距离d4)与临界尺寸(例如第三距离d3)的比例)小于或等于大约1。当下部突起部分402的高宽比大于1时，由于在具有较大高宽比的孔中形成金属变得困难，因此空隙可能形成于下部突起部分402中。当下部突起部分402的高宽比小于或等于1时，下部突起部分402可更容易形成于第一绝缘层132和第一内连线介电层126的孔中，从而避免下部突起部分402中出现缺陷(例如空隙)。
此外，如果衬底128的沟槽128c不存在，那么接合垫结构130的下部突起部分402将必须延伸穿过衬底128的整个第一厚度t1，以使得下部突起部分402的高度将等于第一厚度t1和第四距离d4的总和以接触每个上部内连线导电结构122u。在一些实施例中，衬底128的第一厚度t1等于在例如约1微米与约10微米之间的范围内的值。因此，如果每个下部突起部分402必须延伸穿过衬底128的厚度t1，那么每个下部突起部分402的高宽比将大于1，并且缺陷将很可能形成于接合垫结构130的下部突起部分402内。因此，由于完全延伸穿过衬底128且设置在多个上部内连线导电结构122u上方的沟槽128c，接合垫结构130的下部突起部分402可具有小于或等于1的高宽比，从而减少接合垫结构130的缺陷且提高整个装置的可靠性。
图4B示出接合垫结构130的一些实施例的俯视图400B，所述接合垫结构130设置在多个上部内连线导电结构122u上方。在一些实施例中，图4B的俯视图400B在不存在第二绝缘层134、UBM层136或接合结构138的情况下对应于图4A的俯视图。
由于应理解从俯视图400B的角度看，下部突起部分402是看不到的，因此在图4B中用短虚线来示出接合垫结构130的下部突起部分402。如图4B的俯视图400B中所示，在一些实施例中，下部突起部分402具有圆形俯视图，并且上部内连线导电结构122u具有长方形俯视图。应了解，在其它实施例中，下部突起部分402和上部内连线导电结构122u具有相较于图4B中所示的其它俯视图轮廓。
图5示出接合垫结构的一些其它实施例的剖面图500，所述接合垫结构延伸穿过衬底且包括接触多个上部内连线导电结构的下部突起部分。
如图5的剖面图500中所示，在一些实施例中，阻挡层302沿接合垫结构130的下表面和外表面设置。因此，在一些实施例中，阻挡层302直接设置在接合垫结构130的下部突起部分402与多个上部内连线导电结构122u之间。此外，在一些实施例中，由于在第一内连线介电层126上方形成接合垫材料且穿过第一内连线介电层126形成接合垫材料的残余效应，接合垫结构130的前侧水平部分(图4A的130c)的上表面包括设置在接合垫结构130的下部突起部分402正上方的凹口502。因此，在一些实施例中，接合垫结构130的前侧水平部分(图4A的130c)的上表面为不平坦的，并且在其整个长度上不具有相等厚度。类似地，由于第二绝缘层134设置在接合垫结构130上方，因此，在一些实施例中，第二绝缘层134还包括设置在接合垫结构130的凹口502上方的凹口504，因此第二绝缘层134不具有大体上平坦的上表面。
图6示出接合垫结构的又一些其它实施例的剖面图600，所述接合垫结构延伸穿过衬底且包括接触多个上部内连线导电结构的下部突起部分。
如图6的剖面图600中所示，在一些实施例中，填充层602设置在衬底128的沟槽128c内，并且被第二绝缘层134横向环绕。在一些此类实施例中，填充层602包括介电材料并且配置成提供对第一IC 104的结构支撑。
图7到图21示出图案化衬底的背侧及形成接合垫结构的方法的一些实施例的不同视图700到2100，所述接合垫结构在衬底的背侧上方形成且完全穿过衬底的背侧以使得一个接合垫接触设置在衬底的前侧上的多个内连线导电结构。尽管相对于方法描述图7到图21，但应了解，图7到图21中所公开的结构不限于此方法，但取而代之，可单独作为独立于方法的结构。
如图7的剖面图700中所示，提供衬底128。在一些实施例中，衬底128可包括任何类型的半导体主体(例如硅/CMOS块体、SiGe、绝缘体上硅(silicon on insulator；SOI)衬底等)，例如半导体晶片或晶片上的一个或多个管芯，以及形成于其上和/或与其相关联的任何其它类型的半导体和/或外延层。在一些实施例中，衬底128可具有在例如约1微米与约10微米之间的范围内的第一厚度t1。在衬底128的前侧128f上形成内连线结构112。在一些实施例中，内连线结构112包括嵌入于内连线介电结构120内的内连线导电结构122(例如内连线通孔、内连线络)。内连线介电结构120包括多个内连线介电层。举例来说，第一内连线介电层126为图7中的内连线结构112的最底层且直接设置在衬底的前侧128f上。此外，在一些实施例中，接合接点118设置在图7中的内连线结构112的顶部部分处的内连线介电结构120内。至少设置在衬底128上方的内连线结构112形成第一集成电路(IC)104。
在一些实施例中，内连线导电结构122包括导电材料，例如铜、铝、钨、钛或某一其它合适的导电材料。在一些实施例中，接合接点118包括与内连线导电结构122相同的材料，或包括与内连线导电结构122不同的另一导电材料。在一些实施例中，内连线介电结构120包括介电材料，例如氮化物(如氮化硅、氮氧化硅)、碳化物(如碳化硅)、氧化物(如氧化硅)、硼硅酸盐玻璃(borosilicate glass；BSG)、磷硅酸盐玻璃(phosphoric silicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、低k氧化物(如掺碳氧化物、SiCOH)等。在一些实施例中，经由各种沉积步骤(例如物理气相沉积(physical vapordeposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomiclayer deposition；ALD)、溅镀等)、图案化(例如光刻/刻蚀)以及去除工艺(如刻蚀、化学机械平坦化(chemical mechanical planarization；CMP)等)在衬底128的前侧128f上方形成内连线结构112。
如图8的剖面图800中所示，翻转衬底128以用于图案化衬底128的背侧128b。在衬底128的背侧128b上形成第一掩蔽结构802。在一些实施例中，第一掩蔽结构802包括设置在上部内连线导电结构122u正上方的第一开口804。上部内连线导电结构122u为最接近衬底128的前侧128f设置的内连线导电结构122。在一些实施例中，第一掩蔽结构802是使用光刻和去除(例如刻蚀)工艺形成。在一些实施例中，第一掩蔽结构802包括光刻胶材料或硬掩模材料。
如图9A的剖面图900A中所示，执行第一去除工艺902以去除设置在第一掩蔽结构802的第一开口(图8的804)下方的衬底128的部分。在一些实施例中，第一去除工艺902包括干式刻蚀工艺和/或湿式刻蚀工艺。第一去除工艺902在衬底128内形成完全延伸穿过衬底128的沟槽128c。沟槽128c由衬底128的内侧壁128s界定，并且具有等于第一距离d1的临界尺寸。在一些实施例中，第一距离d1在例如约10微米与约500微米之间的范围内。因此，在一些实施例中，沟槽128c比衬底128的第一厚度(图7的t1)更宽。沟槽128c设置在上部内连线导电结构122u中的多于一个上方。
图9B示出在图9A中的第一去除工艺(图9A的902)之后的衬底128的一些实施例的俯视图900B。如图9B的俯视图900B中所示，衬底128的沟槽128c连续地被衬底128的内侧壁128s环绕。
如图10的剖面图1000中所示，在一些实施例中，在衬底128的背侧128b上方、在第一内连线介电层126上方且沿衬底128的沟槽128c的侧壁形成第一绝缘层132。在一些实施例中，第一绝缘层132是通过热氧化工艺或沉积工艺(例如PVD、CVD、ALD等)而形成。在一些实施例中，第一绝缘层132包括氧化物，例如二氧化硅。在一些其它实施例中，第一绝缘层132包括某一其它介电材料，例如氮化物(如氮化硅、氮氧化硅)、碳化物(如碳化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如掺碳氧化物、SiCOH)等。
图11A、图11B以及图12分别示出形成接合垫结构(图12的130)的方法的一些实施例的各种视图1100A、1100B以及1200，其中接合垫结构130的前侧水平部分(图12的130c)耦接到上部内连线导电结构122u。因此，在一些实施例中，方法从图10继续进行到图11A至图12。
如图11A的剖面图1100A中所示，执行第二去除工艺1102，以去除设置在上部内连线导电结构122u正上方的第一绝缘层132和第一内连线介电层126的部分。因此，在第二去除工艺1102之后，暴露出设置在沟槽128c下方的上部内连线导电结构122u。在一些实施例中，第二去除工艺1102为大体上竖直的干式刻蚀工艺并且不需要掩蔽结构。在一些其它实施例中，类似于图8的第一掩蔽结构802使用掩蔽结构，其中掩蔽结构将不覆盖衬底128的沟槽128c，以使得根据掩蔽结构中的开口去除第一绝缘层132和第一内连线介电层126。
图11B示出对应于在第二去除工艺1102之后的图11A的剖面图1100A的一些实施例的俯视图1100B。如俯视图1100B中所示，在一些实施例中，上部内连线导电结构122u的阵列(例如超过一个)暴露于衬底128的沟槽128c下面。在一些实施例中，上部内连线导电结构122u具有等于第二距离d2的临界尺寸。在一些实施例中，第二距离d2在例如约0.01微米与约10微米之间的范围内。由于沟槽128c暴露出多个上部内连线导电结构122u，因此存在对多个上部内连线导电结构122u上方的沟槽128c的精确位置的更大容限，这减少第一IC 104中的电性连接的结构和电性可靠性问题。
如图12的剖面图1200中所示，在一些实施例中，在衬底128的背侧128b上方、沿沟槽128c的侧壁以及沿上部内连线导电结构122u形成接合垫结构130。在一些实施例中，接合垫结构130是通过沉积工艺(例如PVD、CVD、ALD、溅镀等)而形成。在一些实施例中，接合垫结构130包括导电材料，例如铜、铝、钨等。在一些实施例中，接合垫结构130具有在例如约0.3微米与约10微米之间的范围内的厚度。
在一些实施例中，接合垫结构130包括沿衬底128的背侧128b延伸的背侧水平部分130a、沿衬底128的内侧壁128s延伸的竖直部分130v、以及沿多个上部内连线导电结构122u延伸的前侧水平部分130c。接合垫结构130的竖直部分130v将前侧水平部分130c连接到接合垫结构130的背侧水平部分130a。接合垫结构130整体上包括连续连接的层，所述层包括相同材料且延伸穿过衬底128以电性接触上部内连线导电结构122u。由于大体上较宽的沟槽128c，相比延伸穿过衬底128的个别背侧衬底穿孔用于接触每个上部内连线导电结构122u的情况，于接合垫结构内形成的沉积缺陷(例如空隙或底部填充物)更少。
在一些实施例中，在形成接合垫结构130之后，可在接合垫结构130上方形成第二绝缘层和接合垫结构，如将在图18和图19中所描述。因此，在一些实施例中，方法从图12继续进行到图18，从而跳过图13到图17。
图13到图17分别示出形成接合垫结构(图17的130)的方法的一些其它实施例的各种视图1300到1700，其中接合垫结构130的前侧水平部分(图17的130c)经由下部突起部分(图17的402)耦接到上部内连线导电结构122u。因此，在一些实施例中，方法从图10继续进行到图13，而跳过图11A、图11B以及图12的步骤。
如图13的剖面图1300中所示，在一些实施例中，在衬底128的背侧128b上方且在衬底128的沟槽128c内形成第二掩蔽结构1302。在一些实施例中，第二掩蔽结构1302包括第一掩蔽层1304、设置在第一掩蔽层1304上方的第二掩蔽层1306以及设置在第二掩蔽层1306上方的第三掩蔽层1308。在一些实施例中，第二掩蔽结构1302包括多个层(例如1304、1306、1308)以提高待根据第二掩蔽结构1302形成的孔的精确性。应了解，在其它实施例中，多于或少于三个掩蔽层可用于形成第二掩蔽结构1302。在一些实施例中，第二掩蔽结构1302是使用光刻和去除(例如刻蚀)工艺形成。在一些实施例中，第二掩蔽结构1302包括光刻胶材料和/或硬掩模材料。
在一些实施例中，第三掩蔽层1308包括第三孔1310，所述第三孔1310完全延伸穿过第三掩蔽层1308且具有等于第三距离d3的临界尺寸。在一些实施例中，第三距离d3在例如约0.01微米与约1微米之间的范围内。在一些实施例中，每个第三孔1310直接于至少一个上部内连线导电结构122u上面。在一些实施例中，第三孔1310是通过光刻和去除(例如刻蚀)工艺而形成。
如图14的剖面图1400中所示，根据第二掩蔽结构1302的第三孔1310执行第三去除工艺1402以在第一绝缘层132和第一内连线介电层126内形成小沟槽1404，从而暴露出上部内连线导电结构122u。在一些实施例中，第三去除工艺1402包括一或多种干式刻蚀工艺。举例来说，在一些实施例中，不同干式刻蚀剂用于去除设置在第三掩蔽层1308的第三孔1310与上部内连线导电结构122u之间的每个层(例如1306、1304、132、126)的部分。然而，在一些实施例中，在第三去除工艺1402之后，暴露出上部内连线导电结构122u。在一些实施例中，第一绝缘层132和第一内连线介电层126内的小沟槽1404通过第一绝缘层132和第一内连线介电层126彼此横向间隔开。
如图15A的剖面图1500A中所示，在一些实施例中，去除第二掩蔽结构1302。在一些实施例中，第二掩蔽结构1302是通过湿式刻蚀工艺或干式刻蚀工艺去除。小沟槽1404由第一绝缘层132和第一内连线介电层126的内侧壁以及上部内连线导电结构122u的上表面界定。在一些实施例中，小沟槽1404具有等于第三距离d3的临界尺寸或宽度，并且具有等于第四距离d4的高度。在一些实施例中，第四距离d4类似于第三距离d3可在例如约0.01微米与约1微米之间的范围内。
在一些实施例中，小沟槽1404的高宽比为每个小沟槽1404的高度(例如第四距离d4)与临界尺寸(例如第三距离d3)的比例。在一些实施例中，在第三去除工艺(图14的1402)之后的小沟槽1404的高宽比小于或等于1。当高宽比小于或等于1时，用导电材料填充小沟槽1404以形成接合垫结构(参见图17)更容易且较不可能形成缺陷(例如空隙、底部填充物等)。如果未先形成衬底128的沟槽128c，那么小沟槽1404将延伸穿过整个衬底128，这将大大增加小沟槽1404的高度(第四距离d4)，从而增加小沟槽1404的高宽比。小沟槽1404的高宽比的增加可导致后续在小沟槽1404内形成接合垫结构中的缺陷。因此，衬底128的沟槽128c减少第一IC 104的制造难度和总体结构缺陷。
图15B示出对应于图15A的剖面图1500A的一些实施例的俯视图1500B。
如图15B的俯视图1500B中所示，在一些实施例中，小沟槽1404形成为具有圆形俯视图轮廓，而上部内连线导电结构122u具有长方形俯视图轮廓。在其它实施例中，小沟槽1404和上部内连线导电结构122u的俯视图轮廓与图15B中所示的不同。此外，在一些实施例中，每个小沟槽1404直接上覆于且暴露出每个上部内连线导电结构122u，以使得小沟槽1404与上部内连线导电结构122u的比例等于1。在一些其它实施例中，小沟槽1404可设置在超过一个的上部内连线导电结构122u上方且暴露出超过一个的上部内连线导电结构122u。
如图16的剖面图1600中所示，在一些实施例中，在第一绝缘层132上方且沿小沟槽1404的内侧壁和底表面形成阻挡层302。在一些实施例中，阻挡层302包括充当用于将沉积于小沟槽1404内的材料的粘着层或扩散阻挡层的材料层。在一些实施例中，阻挡层302包括例如钛、钽、氮化钛、氮化钽或某一其它合适的材料。在一些实施例中，阻挡层302具有在例如大约10埃与大约2000埃之间的范围内的厚度。因此，在一些实施例中，当形成阻挡层302时，小沟槽1404的临界尺寸从第三距离(图15A的d3)减小为图16的第五距离d5。第三距离(图15A的d3)与图16的第五距离d5之间的差为阻挡层302的厚度的两倍。在一些实施例中，在沉积阻挡层302之后，小沟槽1404的高宽比仍小于或等于1，以使得将填充小沟槽的材料几乎没有缺陷。
如图17的剖面图1700中所示，在衬底128的背侧128b上方、沿衬底的沟槽128c的侧壁、在第一绝缘层132和第一内连线介电层126上方以及在小沟槽(图16的1404)内形成接合垫结构130。在一些实施例中，接合垫结构130是通过沉积工艺(例如PVD、CVD、ALD、溅镀等)而形成。在一些实施例中，接合垫结构130包括导电材料，例如铜、铝、钨等。在一些实施例中，接合垫结构130具有在例如约0.3微米与约10微米之间的范围内的厚度。
在一些实施例中，接合垫结构130包括沿衬底128的背侧128b延伸的背侧水平部分130a、沿衬底128的内侧壁128s延伸的竖直部分130v、在第一绝缘层132和第一内连线介电层126上方延伸的前侧水平部分130c、以及下部突起部分402，所述下部突起部分402填充小沟槽(图16的1404)且从前侧水平部分130c延伸以接触每个上部内连线导电结构122u。接合垫结构130的竖直部分130v将前侧水平部分130c连接到接合垫结构130的背侧水平部分130a。在一些实施例中，前侧水平部分130c的上表面包括设置在上部内连线导电结构122u中的一或多个正上方的凹口502。
接合垫结构130整体上包括连续连接的层，所述层包括相同材料且延伸穿过衬底128以电性接触上部内连线导电结构122u。由于大体上较宽的沟槽128c且由于小沟槽(图16的1404)的高宽比小于1，因此在接合垫结构130中减少当在小孔内沉积材料时可能出现的空隙和其它沉积缺陷，从而增加第一IC 104的可靠性。
如图18的剖面图1800中所示，在一些实施例中，在接合垫结构130上方形成第二绝缘层134。在一些实施例中，第二绝缘层134是使用与第一绝缘层132相同或类似的工艺形成，并且包括与第一绝缘层132相同或类似的材料。此外，在一些实施例中，第二绝缘层134可包括设置在接合垫结构130的凹口502正上方的凹口504。
如图19的剖面图1900中所示，在一些实施例中，凸块下金属(UBM)层136形成于第二绝缘层134上方且延伸穿过第二绝缘层134以直接接触接合垫结构130。在一些实施例中，UBM层136是通过光刻和去除工艺通过先去除第二绝缘层134的部分以暴露出接合垫结构130的部分，接着进行导电材料的沉积工艺(例如PVD、CVD、ALD、溅镀等)而形成。在一些实施例中，UBM层136的导电材料包括例如铜、铝、钛、钨、钽或某一其它合适的导电材料。在一些实施例中，在UBM层136上方形成接合结构138。在一些实施例中，接合结构138包括焊料凸块、电线和/或某一其它合适的导电特征。在一些实施例中，接合结构138将在后续处理步骤中接合到某一其它集成芯片、电路板等。接合垫结构130将接合结构138电性耦接到第一IC104的内连线结构112。
如图20的剖面图2000中所示，在一些实施例中，第一IC 104在接合界面203处接合到第二IC 202。在一些实施例中，第二IC 202包括设置在下部衬底206上和/或内的半导体装置208。在一些实施例中，第二IC 202更包括设置在下部衬底206上方且电性耦接到半导体装置208的下部内连线结构210。在一些实施例中，使用第一IC 104的接合接点118和第二IC 202的接合接点118将第二IC 202接合到第一IC 104。因此，在一些实施例中，当使用的第一IC 104的接合接点118和第二IC 202的接合接点118经由接合工艺彼此接合时形成接合界面203。在一些实施例中，将第一IC 104和第二IC 202彼此接合的接合工艺可为融熔接合工艺(fusion bonding process)、共晶接合工艺(eutectic bonding process)、金属接合工艺(metallic bonding process)和/或其组合(例如混合接合工艺(hybrid bondingprocess))。应了解，相比图20中所示的接合接点118的其它接合结构可用于将第一IC 104接合到第二IC 202。
在一些实施例中，第二IC 202经由接合界面203电性耦接到第一IC 104。此外，由于可靠地形成的接合垫结构130，因此第一IC 104的内连线结构112和第二IC 202的下部内连线结构210电性耦接到设置在第一IC 104的衬底128的背侧128b上的接合结构138。因此，第一IC 104和第二IC 202可经由接合结构138接合到其它IC，并且至少由于可靠地形成的接合垫结构130，此类其它IC可以可靠地将信号(例如电流、电压)发送到第一IC 104和第二IC 202以及从第一IC 104和第二IC 202发送信号。
图21示出与图7到图20中所示的方法对应的形成接合垫结构的方法2100的一些实施例的流程图。
虽然方法2100在下文示出且描述为一系列动作或事件，但应了解，不应以限制意义来解释此类动作或事件的所示出的排序。举例来说，除本文中所示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序和/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描述的一或多个方面或实施例。此外，本文中所描绘的动作中的一或多个可以一或多个单独的动作和/或阶段进行。
在动作2102处，在衬底的前侧上方形成内连线结构，所述内连线结构包括嵌入于多个内连线介电层中的多个内连线导电结构。图7示出对应于动作2102的一些实施例的剖面图700。
在动作2104处，翻转衬底以图案化衬底的背侧。图8示出对应于动作2104的一些实施例的剖面图800。
在动作2106处，去除衬底的部分以在衬底中形成沟槽，所述沟槽完全延伸穿过衬底以暴露出内连线导电结构中的多个内连线导电结构。图9A示出对应于动作2106的一些实施例的剖面图900A。
在动作2108处，形成接合垫结构，所述接合垫结构从衬底的背侧延伸穿过沟槽至衬底的前侧以接触内连线导电结构中的复数个内连线导电结构。图17示出对应于动作2108的一些实施例的剖面图1700。
因此，本公开涉及一种形成接合垫结构的方法，所述接合垫结构位于衬底的背侧上且延伸穿过衬底的沟槽，其中沟槽上覆于多个内连线导电结构，使得接合垫结构可以可靠地形成于衬底的沟槽内以接触多个内连线导电结构而不使用背侧衬底穿孔(BTSV)。
因此，在一些实施例中，本公开涉及一种装置，包括：衬底；内连线结构，设置在衬底的前侧上，其中内连线结构包括嵌入于多个内连线介电层内的多个内连线导电结构，其中衬底包括沟槽，所述沟槽完全延伸穿过衬底以暴露出内连线导电结构中的复数个内连线导电结构；接合垫结构，设置在衬底的背侧上，并且延伸穿过衬底的沟槽以接触内连线导电结构中的复数个内连线导电结构；以及接合结构，设置在衬底的背侧上且电性接触接合垫结构。
在一些实施例中，所述接合结构为焊料凸块。在一些实施例中，半导体装置更包括第一绝缘层，第一绝缘层直接设置在所述衬底与所述接合垫结构之间。在一些实施例中，半导体装置更包括第二绝缘层，第二绝缘层设置在所述接合垫结构与所述接合结构之间，其中所述接合结构的部分延伸穿过所述第二绝缘层以接触所述接合垫结构。在一些实施例中，所述接合垫结构包括背侧水平部分，设置在所述衬底的所述背侧上；竖直部分，设置在所述衬底的内侧壁上；以及前侧水平部分，设置在所述内连线导电结构中的所述复数个所述内连线导电结构上方。在一些实施例中，当所述衬底的所述背侧面朝上时，所述接合垫结构的所述前侧水平部分的最底部表面设置在所述衬底的所述前侧下方。在一些实施例中，所述接合垫结构更包括下部突起部分，下部突起部分从所述接合垫结构的所述前侧水平部分延伸且穿过所述内连线介电层中的一个，其中每个所述下部突起部分在横向方向上通过所述内连线介电层中的所述一个彼此间隔开，并且每个所述下部突起部分直接上覆于且接触至少一个所述内连线导电结构。在一些实施例中，所述背侧水平部分、所述竖直部分以及所述前侧水平部分彼此连续地连接且包括相同导电材料。
在其它实施例中，本公开涉及一种装置，包括：衬底；内连线结构，设置在衬底的前侧上且包括嵌入于内连线介电结构内的多个内连线导电结构；接合结构，设置在衬底的背侧上；以及接合垫结构，设置在衬底的背侧上，并且完全延伸穿过衬底以接触多个内连线导电结构，其中接合垫结构包括：背侧水平部分，设置在衬底的背侧上及接合结构正下方；竖直部分，设置在衬底的内侧壁上；以及前侧水平部分，设置在多个内连线导电结构上方。
在一些实施例中，所述衬底包括沟槽，所述沟槽完全延伸穿过所述衬底，所述沟槽由所述衬底的所述内侧壁界定，并且所述内连线导电结构设置在所述沟槽正下方。在一些实施例中，半导体装置更包括阻挡层，阻挡层直接设置在所述接合垫结构与所述内连线导电结构之间。在一些实施例中，所述接合垫结构的所述前侧水平部分在其整个长度上具有基本相等的厚度。在一些实施例中，当所述衬底的所述背侧设置在所述衬底的所述前侧上方时，所述接合垫结构的所述前侧水平部分的最底部表面设置在所述内连线导电结构的最顶部表面下方。在一些实施例中，所述接合垫结构更包括下部突起部分，下部突起部分从所述接合垫结构的所述前侧水平部分延伸且穿过所述内连线介电结构的一或多个内连线介电层，其中每个所述下部突起部分在横向方向上彼此间隔开，并且每个所述下部突起部分直接上覆于所述内连线导电结构中的至少一个。在一些实施例中，每个所述下部突起部分的宽度等于在每个所述下部突起部分的最外部侧壁之间测量的距离，并且每个所述下部突起部分的高度等于在所述前侧水平部分的最底部表面与每个所述下部突起部分的最底部表面之间测量的距离，每个所述下部突起部分的所述高度与所述宽度的比例小于或等于1。在一些实施例中，设置在每个所述下部突起部分正上方的所述接合垫结构的所述前侧水平部分的上表面的部分为大体上不平坦的。
在另外其它实施例中，本公开涉及一种方法，包括：在衬底的前侧上方形成内连线结构，所述内连线结构包括嵌入于多个内连线介电层中的多个内连线导电结构；翻转衬底以图案化衬底的背侧；去除衬底的部分，以在衬底中形成沟槽，所述沟槽完全延伸穿过衬底以暴露出内连线结构，其中内连线导电结构中的复数个内连线导电结构直接下伏于沟槽；去除内连线介电层的部分，以暴露出内连线导电结构中的复数个内连线导电结构；以及形成接合垫结构，所述接合垫结构从衬底的背侧延伸穿过衬底的沟槽至衬底的前侧，以接触内连线导电结构中的复数个内连线导电结构。
在一些实施例中，所述接合垫结构包括背侧水平部分，设置在所述衬底的所述背侧上；竖直部分，设置在所述衬底的内侧壁上；以及前侧水平部分，设置在所述复数个所述内连线导电结构上方。在一些实施例中，所述方法更包括在所述接合垫结构上方形成接合结构且将所述接合结构电性耦接到所述接合垫结构。在一些实施例中，在去除所述内连线介电层的所述部分期间，完全地去除设置在所述沟槽与所述复数个所述内连线导电结构之间的所述内连线介电层的部分。
前文概述若干实施例的特征使得所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，其可易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神及范围，并且其可在不脱离本公开的精神及范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种半导体装置，包括：
衬底；
内连线结构，设置在所述衬底的前侧上，其中所述内连线结构包括嵌入于多个内连线介电层内的多个内连线导电结构，
其中所述衬底包括沟槽，所述沟槽完全延伸穿过所述衬底以暴露出所述内连线导电结构中的复数个所述内连线导电结构；
接合垫结构，设置在所述衬底的背侧上并且延伸穿过所述衬底的所述沟槽以接触所述复数个所述内连线导电结构；以及
接合结构，设置在所述衬底的所述背侧上且电性接触所述接合垫结构。
2.根据权利要求1所述的半导体装置，更包括：
第一绝缘层，直接设置在所述衬底与所述接合垫结构之间。
3.根据权利要求1所述的半导体装置，其中所述接合垫结构包括：
背侧水平部分，设置在所述衬底的所述背侧上；
竖直部分，设置在所述衬底的内侧壁上；以及
前侧水平部分，设置在所述内连线导电结构中的所述复数个所述内连线导电结构上方。
4.根据权利要求3所述的半导体装置，其中当所述衬底的所述背侧面朝上时，所述接合垫结构的所述前侧水平部分的最底部表面设置在所述衬底的所述前侧下方。
5.一种半导体装置，包括：
衬底；
内连线结构，设置在所述衬底的前侧上且包括嵌入于内连线介电结构内的多个内连线导电结构；
接合结构，设置在所述衬底的背侧上；以及
接合垫结构，设置在所述衬底的所述背侧上并且完全延伸穿过所述衬底以接触所述内连线导电结构，其中所述接合垫结构包括：
背侧水平部分，设置在所述衬底的所述背侧上及所述接合结构正下方；
竖直部分，设置在所述衬底的内侧壁上；以及
前侧水平部分，设置在所述内连线导电结构上方。
6.根据权利要求5所述的半导体装置，其中所述衬底包括沟槽，所述沟槽完全延伸穿过所述衬底，所述沟槽由所述衬底的所述内侧壁界定，并且所述内连线导电结构设置在所述沟槽正下方。
7.根据权利要求5所述的半导体装置，其中所述接合垫结构更包括：
下部突起部分，从所述接合垫结构的所述前侧水平部分延伸且穿过所述内连线介电结构的一或多个内连线介电层，其中每个所述下部突起部分在横向方向上彼此间隔开，并且每个所述下部突起部分直接上覆于所述内连线导电结构中的至少一个。
8.根据权利要求7所述的半导体装置，其中设置在每个所述下部突起部分正上方的所述接合垫结构的所述前侧水平部分的上表面的部分为大体上不平坦的。
9.一种半导体装置的制造方法，包括：
在衬底的前侧上方形成内连线结构，所述内连线结构包括嵌入于多个内连线介电层中的多个内连线导电结构；
翻转所述衬底以图案化所述衬底的背侧；
去除所述衬底的部分，以在所述衬底中形成沟槽，所述沟槽完全延伸穿过所述衬底以暴露出所述内连线结构，其中所述内连线导电结构中的复数个所述内连线导电结构直接下伏于所述沟槽；
去除所述内连线介电层的部分，以暴露出所述复数个所述内连线导电结构中；以及
形成接合垫结构，所述接合垫结构从所述衬底的所述背侧延伸穿过所述衬底的所述沟槽至所述衬底的所述前侧，以接触所述复数个所述内连线导电结构。
10.根据权利要求9所述的半导体装置的制造方法，其中在去除所述内连线介电层的所述部分期间，完全地去除设置在所述沟槽与所述复数个所述内连线导电结构之间的所述内连线介电层的部分。
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