CN112447641A - 半导体器件 - Google Patents

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CN112447641A
CN112447641A CN202010511762.3A CN202010511762A CN112447641A CN 112447641 A CN112447641 A CN 112447641A CN 202010511762 A CN202010511762 A CN 202010511762A CN 112447641 A CN112447641 A CN 112447641A
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layer
via structure
semiconductor device
conductive via
etch stop
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English (en)
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黄载元
金镇南
文光辰
朴建相
朴明珠
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本公开的多个方面涉及一种半导体器件，所述半导体器件包括：晶体基底，具有在竖直方向上彼此背对的第一表面和第二表面；以及绝缘层，设置在晶体基底的第一表面上。半导体器件还可以包括：蚀刻停止层，插置在晶体基底与绝缘层之间并且接触晶体基底和绝缘层；以及导电通孔结构，穿透晶体基底和绝缘层。半导体器件还可以包括绝缘分隔层，所述绝缘分隔层与导电通孔结构水平相邻地设置，并具有内壁和外壁。绝缘分隔层可以包括设置在导电通孔结构与晶体基底之间的第一部分和设置在导电通孔结构与蚀刻停止层之间的第二部分。

Description

半导体器件
本申请要求于2019年9月4日在韩国知识产权局(KIPO)提交的第10-2019-0109641号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
发明构思涉及一种半导体器件和一种用于制造该半导体器件的方法，更具体地，涉及一种包括硅通孔的半导体器件和一种用于制造该半导体器件的方法。
背景技术
半导体器件可以通过通孔电连接到另一半导体器件或印刷电路板。通孔可以用于三维芯片安装中，并且可以传递比常规焊料球或焊料凸块的传送速度快的传送速度。由于半导体器件变得高度集成，所以存在开发物理可靠且电可靠的通孔的需求。
发明内容
提供了一种根据发明构思的示例性实施例的半导体器件。本公开的一方面涉及一种半导体器件，所述半导体器件包括晶体基底，所述晶体基底具有在竖直方向上彼此背对的第一表面和第二表面。半导体器件还可以包括设置在晶体基底的第一表面上的绝缘层。半导体器件还可以包括插置在晶体基底与绝缘层之间并接触晶体基底和绝缘层的蚀刻停止层。半导体器件还可以包括穿透晶体基底和绝缘层的导电通孔结构。半导体器件还可以包括绝缘分隔层，所述绝缘分隔层与导电通孔结构在水平方向上相邻设置，并具有内壁和背对内壁的外壁，内壁接触导电通孔结构。绝缘分隔层可以包括设置在导电通孔结构与晶体基底之间的第一部分和设置在导电通孔结构与蚀刻停止层之间的第二部分。第二部分的外壁可以相对于导电通孔结构从第一部分的外壁沿水平方向突出。
本公开的附加方面涉及一种半导体器件，所述半导体器件包括晶体半导体基底。半导体器件还可以包括设置在晶体半导体基底的第一表面上的蚀刻停止层。半导体器件还可以包括穿透晶体半导体基底和蚀刻停止层的导电通孔结构。半导体器件还可以包括设置在导电通孔结构与晶体半导体基底之间的绝缘分隔层。绝缘分隔层的下部可以接触蚀刻停止层的一部分。
本公开的附加方面涉及一种半导体器件。半导体器件可以包括基底。半导体器件还可以包括设置在基底上的第一半导体器件。半导体器件还可以包括设置在第一半导体器件上的第二半导体器件。第一半导体器件可以包括：第一晶体半导体基底；第一蚀刻停止层，设置在第一晶体半导体基底的第一表面上。第一半导体器件还可以包括：第一导电通孔结构，穿透第一晶体半导体基底和第一蚀刻停止层，并具有10μm至100μm的高度；以及第一绝缘分隔层，设置在第一导电通孔结构与第一晶体半导体基底之间。第一绝缘分隔层的下部可以接触第一蚀刻停止层的一部分。
附图说明
从下面的结合附图的详细描述，将更清楚地理解发明构思的一些示例实施例。
图1是示出根据示例实施例的半导体器件的剖视图。
图2A是示出根据示例实施例的半导体器件的剖视图。
图2B是图2A的区域B的放大图。
图2C是示出根据示例实施例的通孔结构和布线图案的剖视图。
图3A、图3C、图3D、图3E、图3F、图3H、图3I和图3J是用于描述根据示例实施例的制造半导体器件的方法的剖视图。
图3B是图3A的区域B的放大图。
图3G是图3F的区域B的放大图。
图4A、图4B和图4D是用于描述根据示例实施例的制造半导体器件的方法的剖视图。
图4C是图4B的区域B的放大图。
图4E是图4D的区域B的放大图。
图5A是示出根据示例实施例的半导体器件的剖视图。
图5B是图5A的区域B的放大图。
图6A至图6E是用于描述根据示例实施例的制造半导体器件的方法的剖视图。
图7是示出根据示例实施例的半导体封装件的剖视图。
具体实施方式
在下文中，将参照附图详细描述发明构思的一些实施例。在附图中，相同的附图标记用于相同的构成元件，将省略其重复描述。
图1是示出根据示例实施例的半导体器件的剖视图。
参照图1，半导体器件可以包括半导体基底100、布线层200、蚀刻停止层300、分隔层400和通孔结构500。半导体器件可以是包括存储器芯片、逻辑芯片或它们的组合的半导体芯片。半导体基底100可以是晶圆级基底或芯片级基底。半导体基底100可以是晶体半导体基底。例如，半导体基底100可以处于单晶状态。半导体基底100可以由硅、锗或硅-锗形成。半导体基底100可以具有彼此背对的第一表面101和第二表面102。半导体基底100的第一表面101可以是前表面，第二表面102可以是后表面。半导体基底100的第二表面102可以与第一表面101平行。
蚀刻停止层300和布线层200可以设置在半导体基底100的第一表面101上，即，层200、300可以在竖直方向上设置在第一表面101之下并且/或者与第一表面101接触。应当理解的是，如贯穿本公开使用的术语“在……上”将被广义地解释为具有从本公开的上下文和示例性图示所理解的含义，例如，“在……上”应当包括从上方“在”某物“上”的含义以及从下方“在”某物“上”的含义，并且不要求指定的项目彼此直接相邻。蚀刻停止层300可以插置在半导体基底100与布线层200之间。作为另一示例，布线层200可以包括多个绝缘层，蚀刻停止层300可以插置在绝缘层之间。
通孔结构500可以形成在半导体基底100中，并且可以穿透布线层200的至少一部分和蚀刻停止层300。通孔结构500可以是导电通孔结构。分隔层400可以插置在通孔结构500与半导体基底100之间。分隔层400可以是绝缘分隔层。连接端子610可以设置在布线层200的底表面上。连接端子610可以包括焊料球。连接端子610可以包括导电材料，例如，金属。连接端子610可以包括例如锡、银、铋和/或它们的合金。连接端子610可以电连接到通孔结构500。在本公开中，“电连接/电接触”可以表示直接连接/直接接触或者经由其它导电组件的间接连接/间接接触。然而，以物理意义使用的术语“接触”、“与……接触”表示直接连接(例如，触摸)。通孔结构500和连接端子610可以将电信号传输到半导体器件或者从半导体器件传输电信号。在本公开中，与半导体器件电连接可以表示与半导体器件的集成电路中的至少一个集成电路电连接。在下文中，将更详细地描述根据示例实施例的半导体器件。
图2A是示出根据示例实施例的半导体器件的剖视图，并且是图1的区域A的放大图。图2B是图2A的区域B的放大图。图2C是用于描述根据示例实施例的通孔结构和布线图案的剖视图，并且与图2A的区域B的放大图对应。在下文中，将省略重复上述说明的描述。
参照图1、图2A和图2B，半导体器件包括晶体半导体基底100、集成电路150、布线层200、蚀刻停止层300、分隔层400和通孔结构500。布线层200设置在半导体基底100的第一表面101上。例如，布线层200可以设置在第一表面101下面。布线层200也可以在竖直方向上设置在第一表面101与连接端子610之间。布线层200可以包括第一绝缘层211、第二绝缘层212和布线结构250。集成电路150可以设置在半导体基底100中或半导体基底100的第一表面101上。例如，集成电路150可以包括晶体管。集成电路150可以包括掺杂区105，掺杂区105可以用作晶体管的源区/漏区。第一绝缘层211可以覆盖蚀刻停止层300和集成电路150。第一绝缘层211可以与第一表面101的底表面接触并且/或者设置在第一表面101的底表面上。第一绝缘层211可以包括诸如氧化硅、氮氧化硅或碳氧化硅的半导体氧化物。第一绝缘层211可以是非晶体。第一绝缘层211可以是多层。第二绝缘层212可以设置在第一绝缘层211的底表面上。第二绝缘层212可以包括多个堆叠的第二绝缘层212。(一个或多个)第二绝缘层212可以是非晶体。(一个或多个)第二绝缘层212可以包括诸如氧化硅、氮氧化硅或碳氧化硅的半导体氧化物。
布线结构250设置在半导体基底100的第一表面101上，并且可以设置在第一绝缘层211和第二绝缘层212中或者在绝缘层211和212之间。例如，布线结构250的一部分可以设置在第一表面101之下并且可以与第一表面101接触。布线结构250可以包括接触插塞251、金属过孔252和布线图案253。布线结构250可以包括导电材料，例如，铜或钨。接触插塞251穿过第一绝缘层211，并且可以连接到集成电路150。布线图案253可以设置在绝缘层211和212之间。布线图案253中的至少一个可以电连接到接触插塞251。金属过孔252穿过第二绝缘层212中的至少一个，并且可以连接到布线图案253中的对应的一个布线图案253。
蚀刻停止层300设置在半导体基底100的第一表面101上。蚀刻停止层300可以与半导体基底100的第一表面101物理接触。蚀刻停止层300可以设置在布线图案253中的任何一个布线图案253与半导体基底100之间。蚀刻停止层300可以插置在半导体基底100与第一绝缘层211之间。蚀刻停止层300可以包括与半导体基底100和第一绝缘层211不同的材料。蚀刻停止层300可以包括相对于半导体基底100和第一绝缘层211具有蚀刻选择性的材料。蚀刻停止层300可以包括铝(Al)、硅(Si)、碳(C)、氧(O)、氮(N)和/或氢(H)。例如，蚀刻停止层300可以包括氮化硅(SiNx)、碳氮化硅(SiCxNy)和/或氧化铝(AlOx)，其中x和y均独立地为正实数。
通孔结构500设置在半导体基底100、蚀刻停止层300和第一绝缘层211中。例如，通孔490穿透半导体基底100、蚀刻停止层300和第一绝缘层211，通孔结构500设置在通孔490中。通孔结构500可以连接到布线结构250。例如，通孔结构500可以接触布线图案253中的一个布线图案253。通孔结构500的高度H可以相对远远大于金属过孔252的高度和接触插塞251的高度。例如，通孔结构500的高度H可以是约10μm至约100μm。
通孔结构500可以包括阻挡图案510、种子图案(seed pattern)520和导电过孔530。阻挡图案510可以沿着通孔结构500的侧壁500c和底表面500b设置。阻挡图案510可以形成在导电过孔530与基底100之间、导电过孔530与蚀刻停止层300之间、导电过孔530与第一绝缘层211之间以及导电过孔530与布线图案253中的一个布线图案253之间。阻挡图案510可以插置在导电过孔530与布线图案253中的任何一个布线图案253之间。阻挡图案510可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌、钴和它们的合金中的至少一种。
种子图案520可以在阻挡图案510上沿着阻挡图案510延伸。种子图案520可以插置在阻挡图案510与导电过孔530之间。种子图案520可以包括诸如金属的导电材料。种子图案520可以包括例如铜、钨、锰、钛或它们的合金。
导电过孔530设置在种子图案520上并填充通孔490。导电过孔530可以包括诸如铜或钨的金属。导电过孔530的顶表面可以与种子图案520的顶表面、阻挡图案510的顶表面和分隔层400的顶表面设置在基本上相同的水平处。应当理解的是，被描述为“基本上相同”、“基本上相等”和“基本上平面”的术语可以精确地相同、精确地相等、精确地平面或处于同一水平，或者这些术语可以在例如可能由于制造工艺而发生的可接受的变化内的相同、相等、平面或处于同一水平。
如图2B和图2C中所示，布线图案253可以包括阻挡金属膜256、种子金属膜255和金属图案254。金属图案254可以具有彼此背对的第一表面254a和第二表面254b，例如，上表面和下表面。金属图案254的第一表面254a可以面对半导体基底100的第一表面101。金属图案254可以包括铜或钨。阻挡金属膜256和种子金属膜255可以插置在金属图案254与第一绝缘层211之间。例如，阻挡金属膜256可以插置在金属图案254的第一表面254a与第一绝缘层211之间以及金属图案254与通孔结构500之间。通孔结构500可以物理接触阻挡金属膜256。例如，阻挡图案510(阻挡层)可以物理地接触阻挡金属膜256。阻挡金属膜256可以进一步在金属图案254的侧表面254c上延伸，以插置在金属图案254与第二绝缘层212中的对应的一个第二绝缘层212之间。阻挡金属膜256可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种。种子金属膜255可以设置在金属图案254与阻挡金属膜256之间。在一个实施例中，种子金属膜255覆盖金属图案254的第一表面254a(最上表面)和侧表面254c，而不覆盖金属图案254的第二表面254b(最下表面)。种子金属膜255可以包括例如铜、锰、钛或它们的合金。
如图2B中所示，通孔结构500的底表面500b可以是倒圆的或倒角的。通孔结构500的底表面500b可以与阻挡图案510(阻挡层)的底表面对应。通孔结构500的底表面500b可以向下凸起。通孔结构500的底表面500b可以具有中心部分和边缘部分。在平面图中，边缘部分可以插置在中心部分与通孔结构500的侧壁500c之间。中心部分可以设置在比边缘部分低的水平处。由于通孔结构500的底表面500b是倒圆的，所以通孔结构500与布线图案253之间的接触面积可以增大。因此，通孔结构500和布线图案253可以电连接。例如，通孔结构500可以进一步延伸到种子金属膜255中，使得阻挡图案510接触种子金属膜255。作为另一示例，通孔结构500的底表面500b可以设置在阻挡金属膜256中，并且通孔结构500可以不一直延伸为接触种子金属膜255。
如图2C中所示，通孔结构500的底表面500b可以是基本上平坦的、基本上平滑的或基本上平面的。通孔结构500的底表面500b的中心部分可以设置在与底表面500b的边缘部分基本上相同的水平处。如本实施例中所示，通孔结构500接触阻挡金属膜256，而不接触种子金属膜255或金属图案254。
如图2A中所示，布线图案253可以包括多个布线图案253。出于简便，在图2B、图2C、图3B、图3G、图4C、图4E和图5B中详细示出了金属图案254、种子金属膜255和阻挡金属膜256。然而，布线图案253中的每个可以如图2B和图2C中所示包括金属图案254、种子金属膜255和阻挡金属膜256。在布线图案253中的每个中，阻挡金属膜256可以设置在金属图案254的第一表面254a上。出于简便，下面将描述单个布线图案253、阻挡金属膜256和种子金属膜255。
分隔层400可以围绕通孔结构500的侧壁500c。分隔层400可以设置为与通孔结构500相邻。与通孔结构500相邻设置的分隔层400可以与通孔结构500物理接触。分隔层400可以包括第一部分410和第二部分420。第一部分410可以设置在通孔结构500与半导体基底100之间。第二部分420可以设置在通孔结构500与蚀刻停止层300之间，可以电连接到第一部分410，并且可以朝向蚀刻停止层300的侧表面突出。分隔层400的第二部分420可以包括与第一部分410的材料相同的材料，并且可以在没有任何界面的情况下连接到第一部分410。如图2B中所示，分隔层400可以具有插置在第一表面101与第一绝缘层211之间的第二部分420。分隔层400可以不设置在第一绝缘层211中。例如，分隔层400的底表面可以设置在与蚀刻停止层300的底表面基本上相同的水平处。
分隔层400可以具有面对通孔结构500的内壁和背对内壁的外壁。如图2B中所示，分隔层400的内壁可以包括第一部分410的第一内壁410c和第二部分420的第二内壁420c。分隔层400的外壁可以包括第一部分410的第一外壁410d和第二部分420的第二外壁420d。分隔层400的第一内壁410c和第二内壁420c可以与阻挡图案510物理接触。分隔层400的第二内壁420c可以连接到第一内壁410c。分隔层400的第二部分420的第二外壁420d可以不与第一部分410的第一外壁410d对齐。分隔层400的第二部分420可以朝向蚀刻停止层300突出。例如，第二外壁420d可以相对于第一部分410的第一外壁410d向外横向突出。第二外壁420d与侧壁500c之间的第二间隙D2可以比第一外壁410d与通孔结构500的侧壁500c之间的第一间隙D1大。分隔层400可以接触蚀刻停止层300的一部分。例如，分隔层400的下部可以接触蚀刻停止层300的一部分，并且分隔层400的下部可以与第二部分420对应。
通孔结构500可以包括第一侧壁和与第一侧壁相对的第二侧壁。如图2B中所示，分隔层400可以包括第一绝缘分隔图案401和面对第一绝缘分隔图案401的第二绝缘分隔图案402。第一绝缘分隔图案401(也被描述为第一绝缘隔离图案)可以设置在通孔结构500的第一侧壁上。第二绝缘分隔图案402(也被描述为第二绝缘隔离图案)可以设置在通孔结构500的第二侧壁上。第一绝缘分隔图案401和第二绝缘分隔图案402中的每个可以包括第一部分410和第二部分420。
分隔层400可以将半导体基底100与通孔结构500电分离。可以通过分隔层400来防止并/或抑制通孔结构500的漏电流。分隔层400可以包括诸如氧化硅或氮氧化硅的绝缘材料。
通孔结构500可以与集成电路150间隔开预定的距离。例如，通孔结构500可以与掺杂区105水平地间隔开。在本公开中，“水平”可以表示与半导体基底100的第一表面101平行的方向。
如图2A中所示，可以在半导体基底100的第二表面102上进一步设置第三绝缘层910，以覆盖半导体基底100的第二表面102。通孔结构500可以设置在第三绝缘层910中。第三绝缘层910可以使通孔结构500的顶表面暴露。第三绝缘层910可以包括含碳材料，诸如旋涂碳(spin on carbon，SOC)硬掩模材料。含碳材料可以是非晶体。作为另一示例，可以省略第三绝缘层910。
如图2A中所示，导电垫(pad，或称为“焊盘”或“焊垫”)620可以设置在半导体基底100的第二表面102上，并且可以覆盖通孔结构500的顶表面和第三绝缘层910的顶表面。导电垫620可以电连接到通孔结构500。导电垫620可以通过通孔结构500和布线结构250电连接到集成电路150。导电垫620可以用作电连接到外部器件的端子。外部器件可以是例如半导体芯片、无源器件、基底或板。导电垫620可以包括诸如铜、铝、钛和/或它们的合金的金属。
端子垫260可以设置在布线层200的底表面上。端子垫260可以通过布线结构250电连接到集成电路150或通孔结构500。端子垫260可以包括诸如铜、钛或铝的金属材料。连接端子610可以进一步设置在端子垫260上。连接端子610可以电连接到端子垫260。
保护层700可以进一步设置在布线层200的底表面上。保护层700可以具有使端子垫260暴露的端子开口。保护层700可以包括绝缘材料，例如，绝缘聚合物。
图3A、图3C、图3D、图3E、图3F、图3H、图3I和图3J是用于描述根据示例实施例的制造半导体器件的方法的剖视图。图3B是图3A的区域B的放大图。图3G是图3F的区域B的放大图。在下文中，将省略重复上述说明的描述。在描述图3A时，参照图3A描述了顶表面、底表面、最下部和最上部，图3A中描述的顶表面、底表面、最下部和最上部可以与图2A至图2B及图3C至图3J中所示的顶表面、底表面、最下部和最上部不同地定向。例如，图3A将布线层200示出为在竖直方向上位于第一表面101的顶部上，而图2A将布线层200示出为在竖直方向上位于第一表面101的底部上。
参照图3A和图3B，在半导体基底100的第一表面101(上表面)上形成蚀刻停止层300和布线层200。在示例实施例中，准备具有晶体结构的半导体基底100。可以通过对半导体基底100的第一表面101注入导电杂质来形成掺杂区105。可以在半导体基底100的第一表面101上或半导体基底100中形成集成电路150。集成电路150的形成可以包括形成掺杂区105。
在半导体基底100的第一表面101上形成蚀刻停止层300，以覆盖半导体基底100的第一表面101。蚀刻停止层300可以与半导体基底100的第一表面101物理接触。
在蚀刻停止层300上形成第一绝缘层211以覆盖集成电路150。第一绝缘层211可以包括多个绝缘层。接触插塞251可以穿过第一绝缘层211，并且可以连接到集成电路150。接触插塞251还可以穿过蚀刻停止层300。可以在第一绝缘层211上形成第二绝缘层212。
如图3B中所示，可以在第二绝缘层212中形成沟槽213以使第一绝缘层211暴露。可以在沟槽213中形成阻挡金属膜256以共形地覆盖沟槽213的底部和侧壁。可以在阻挡金属膜256上形成种子金属膜255。通过使用种子金属膜255(例如，种子金属层)作为电极执行电镀工艺，可以在种子金属膜255(种子金属层)上形成金属图案254。之后，可以进一步执行阻挡金属膜256、种子金属膜255和金属图案254的图案化工艺。图案化工艺可以包括去除位于第二绝缘层212的顶表面上的阻挡金属膜256、种子金属膜255和金属图案254。因此，阻挡金属膜256、种子金属膜255和金属图案254可以设置在沟槽213中。因此，可以完成布线图案253的形成。
可以反复执行第二绝缘层212的形成和布线图案253的形成。因此，可以如图3A中所示形成多个堆叠的第二绝缘层212，并且可以在第二绝缘层212之间形成布线图案253。虽然未在图3A中示出，但是布线图案253中的每个可以包括阻挡金属膜256、种子金属膜255和金属图案254。在布线图案253中的每个中，阻挡金属膜256可以插置在半导体基底100与金属图案254之间。可以形成金属过孔252以穿透第二绝缘层212中的至少一个。可以通过例如镶嵌(damascene)工艺形成布线图案253和金属过孔252，但不限于此。在下文中，将描述单个布线图案253。
可以在最上面的第二绝缘层212上形成端子垫260以使端子垫260与布线结构250连接。可以进一步在布线层200上形成保护层700。保护层700可以使端子垫260的至少一部分暴露。
参照图3C，将半导体基底100上下翻转，使得半导体基底100的第二表面102面向上，即，可以将半导体基底100定向为使得第二表面102为上表面。之后，可以去除半导体基底100的一部分以将半导体基底100减薄。半导体基底100的减薄可以包括对半导体基底100的第二表面102执行平坦化工艺。平坦化工艺可以是例如化学机械抛光工艺。
参照图3D，在减薄的半导体基底100的第二表面102上形成第一掩模图案911和第二掩模图案920。第一掩模图案911可以覆盖半导体基底100的第二表面102。第一掩模图案911可以是硬掩模层。例如，第一掩模图案911可以包括含碳材料，诸如以旋涂碳(SOC)硬掩模材料为例。可以在第一掩模图案911上形成第二掩模图案920。例如，通过在第一掩模图案911上涂覆光致抗蚀剂材料以形成掩模层并通过对掩模层执行图案化工艺以形成第二掩模图案920，可以形成第二掩模图案920。图案化工艺可以包括曝光工艺和显影工艺。第二掩模图案920可以具有引导开口929。可以通过使用第二掩模图案920的蚀刻工艺在第一掩模图案911中形成第一开口919。第一开口919可以与引导开口929对齐，并且可以使半导体基底100的第二表面102暴露。
参照图3E，在半导体基底100中形成通孔490以使蚀刻停止层300暴露。在示例实施例中，可以对半导体基底100的被第一开口919暴露的第二表面102执行第一蚀刻工艺，以形成通孔490。例如，第一蚀刻工艺可以是各向异性的蚀刻工艺。第一蚀刻工艺可以包括例如使用含氟气体的干蚀刻工艺。在干蚀刻工艺中，蚀刻停止层300可以相对于半导体基底100具有蚀刻选择性。例如，蚀刻停止层300可以具有非常低的蚀刻速率或者可以不被蚀刻。因此，在第一蚀刻工艺完成之后，通孔490可以使蚀刻停止层300的顶表面暴露。
在第一蚀刻工艺中，可能在通孔490的侧壁上形成界面缺陷。例如，可能在半导体基底100的被通孔490暴露的侧壁100c上形成界面缺陷。
通孔490可以与集成电路150间隔开预定的距离。因此，可以防止因第一蚀刻工艺对集成电路150的损坏。
参照图3F和图3G，去除蚀刻停止层300以将通孔490延伸到蚀刻停止层300中。在示例实施例中，可以在通孔490中并对蚀刻停止层300执行第二蚀刻工艺。第二蚀刻工艺可以包括湿蚀刻工艺。例如，在第二蚀刻工艺期间可以将含铵材料用作蚀刻剂。可以通过第二蚀刻工艺来去除蚀刻停止层300。因此，通孔490可以延伸到蚀刻停止层300中。在第二蚀刻工艺中，半导体基底100和第一绝缘层211可以相对于蚀刻停止层300具有蚀刻选择性。例如，半导体基底100和第一绝缘层211可以具有非常低的蚀刻速率或者可以在第二蚀刻工艺期间不被蚀刻。通孔490可以使第一绝缘层211的顶表面暴露。
第二蚀刻工艺可以是各向同性的蚀刻工艺。可以进一步水平地去除暴露于通孔490的蚀刻停止层300，以形成凹陷部分495。凹陷部分495可以连接到通孔490。凹陷部分495可以从半导体基底100的侧壁100c朝向蚀刻停止层300凹陷。凹陷部分495可以使蚀刻停止层300的内侧表面300c暴露。凹陷部分495可以形成在第一表面101与第一绝缘层211之间。
参照图3H，在通孔490和凹陷部分495中形成分隔层400。可以通过诸如原子层沉积工艺的沉积工艺来形成分隔层400。分隔层400可以共形地覆盖通孔490的底表面和侧壁。例如，分隔层400可以共形地覆盖半导体基底100的被暴露的侧壁100c、第一绝缘层211的顶表面和第二掩模图案920的顶表面。分隔层400可以设置在凹陷部分495中。分隔层400可以填充凹陷部分495。例如，分隔层400可以覆盖蚀刻停止层300的内侧表面300c和半导体基底100的被暴露的第一表面101。
分隔层400可以包括第一部分410、第二部分420和第三部分430。第一部分410可以设置在半导体基底100的侧壁100c上。第二部分420可以设置在凹陷部分495中。第三部分430可以设置在第一绝缘层211的顶表面上，并且可以不延伸到凹陷部分495中。在平面图中，第三部分430可以被第一部分410围绕。
参照图3H和图3I，去除第一绝缘层211的一部分和第三部分430，以将通孔490延伸到第一绝缘层211中。在示例实施例中，可以对通孔490中的分隔层400执行第三蚀刻工艺。第三蚀刻工艺可以是例如各向异性的蚀刻工艺。例如，可以通过使用含氟气体的干蚀刻工艺来执行第三蚀刻工艺。可以通过第三蚀刻工艺来去除分隔层400的第三部分430和第一绝缘层211的所述一部分。第一绝缘层211的被去除的部分可以是插置在第三部分430与布线图案253中的一个布线图案253之间的部分。通孔490可以因第三蚀刻工艺而延伸到第一绝缘层211中，布线图案253可以被暴露。除非在下面的描述中另外陈述，否则布线图案253可以表示来自多个布线图案253之中的连接到通孔结构500或接触通孔结构500的一个布线图案253。
在第三蚀刻工艺期间，可以部分地蚀刻布线图案253的上部。因此，布线图案253的暴露于通孔490中的上表面253a可以凹陷。布线图案253的暴露于通孔490的上表面253a可以设置在比布线图案253的被第一绝缘层211覆盖的上表面253a低的水平处。布线图案253的凹陷的上表面253a可以是倒圆的或弯曲的。例如，布线图案253的凹陷的上表面253a可以向下凸起。在另一示例实施例中，布线图案253的暴露于通孔490的上表面253a可以是基本上平坦的。
可以通过第三蚀刻工艺进一步去除第二掩模图案920上的分隔层400以使第二掩模图案920暴露。在第三蚀刻工艺完成之后，分隔层400的第一部分410和第二部分420可以保留。
当省略蚀刻停止层300并且通过单个蚀刻工艺在半导体基底100和第一绝缘层211中形成通孔490时，会难以控制蚀刻工艺。例如，布线图案253在蚀刻工艺期间可能被损坏。或者，在分隔层400的蚀刻工艺中，分隔层400可能被损坏。在示例实施例中，可以在半导体基底100与布线图案253之间形成蚀刻停止层300，并且可以在半导体基底100与第一绝缘层211之间形成蚀刻停止层300。蚀刻停止层300可以相对于半导体基底100和第一绝缘层211具有不同的蚀刻选择性。因此，可以通过第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺形成通孔490，以使布线图案253暴露。由于通过多个蚀刻工艺来执行通孔490的形成，所以可以更精确地控制通孔490的蚀刻。因此，可以减少、抑制或防止布线图案253或分隔层的不期望的蚀刻。
参照图3J，在通孔490中并且在半导体基底100的第二表面102上形成阻挡层511、种子层521和通孔层531。在示例实施例中，可以通过沉积工艺来形成阻挡层511以共形地覆盖通孔490的内侧壁和底表面。例如，可以在布线图案253的上表面253a、第一绝缘层211的内侧壁、第一部分410的第一内壁和第二部分的第二内壁上形成阻挡层511。阻挡层511可以通过分隔层400的第二部分420与蚀刻停止层300水平地间隔开。阻挡层511可以通过分隔层400的第一部分410与半导体基底100水平地间隔开。阻挡层511可以进一步在半导体基底100的第二表面102上延伸以覆盖第二掩模图案920。可以在阻挡层511上形成种子层521。种子层521可以在通孔490中和半导体基底100的第二表面102上共形地覆盖阻挡层511。
可以在种子层521上形成通孔层531以填充通孔490。通孔层531的形成可以包括使用种子层521作为电极来执行电镀工艺。通孔层531可以在半导体基底100的第二表面102上延伸以覆盖种子层521。
返回参照图2A和图2B，可以对通孔层531执行平坦化工艺以形成通孔结构500。通孔结构500可以包括阻挡图案510、种子图案520和导电过孔530。根据实施例，平坦化工艺可以包括化学机械抛光(CMP)工艺。可以将阻挡层511、种子层521和通孔层531平坦化以分别形成阻挡图案510、种子图案520和导电过孔530。可以通过平坦化工艺去除半导体基底100的第二表面102上的阻挡层511、种子层521、通孔层531和分隔层400。通孔结构500可以设置在通孔490中。
可以通过平坦化工艺去除分隔层400的顶部、第一掩模图案911的顶部和第二掩模图案920。作为平坦化工艺的结果，剩余的第一掩模图案911可以形成第三绝缘层910。通孔结构500的顶表面可以设置在与第三绝缘层910的顶表面基本上相同的水平处。在另一示例实施例中，可以执行平坦化工艺直到使半导体基底100暴露。
如上所述，当省略蚀刻停止层300并且以单个蚀刻工艺形成通孔490时，接触电阻可能由于布线图案253的损坏而增大。或者，可能难以足够好地填充通孔490的内部以充分地形成通孔结构500。当分隔层400被过度蚀刻时，通孔结构500的至少一部分可能接触半导体基底100。因此，通孔结构500与半导体基底100之间的电分离可能不充分。
根据一些示例实施例，可以通过第一蚀刻工艺至第三蚀刻工艺形成通孔490，以防止布线图案253和分隔层400的不期望的蚀刻。因此，通孔结构500可以令人满意地填充通孔490的内部，可以改善通孔结构500与布线图案253之间的接触电阻。通孔结构500可以通过分隔层400与半导体基底100间隔开并且可以与半导体基底100电分离。可以改善半导体器件的可靠性。
可以通过过孔最后工艺来形成通孔结构500。例如，在形成集成电路150和布线层200的工艺以及减薄半导体基底100的工艺之后，可以形成通孔结构500。
可以在通孔结构500的顶表面上和第三绝缘层910上形成导电垫620以将导电垫620电连接到通孔结构500。虽然未示出，但可以进一步在第三绝缘层910上形成上钝化层。可以在端子垫260的底表面上形成连接端子610。如至此所述，可以完成半导体器件的制造。
图4A、图4B和图4D是根据发明构思的一些实施例的用于描述制造半导体器件的方法的剖视图，并且与图1的区域A的放大图对应。图4C是图4B的区域B的放大图。图4E是图4D的区域B的放大图。在下文中，将省略重复上述说明的描述。
参照图3A至图3H，可以在半导体基底100的第一表面101上形成蚀刻停止层300和布线层200。可以在半导体基底100的第二表面102上形成第一掩模图案911和第二掩模图案920。可以通过第一蚀刻工艺在半导体基底100中形成通孔490。通孔490可以通过第二蚀刻工艺延伸到蚀刻停止层300中，可以形成凹陷部分495。可以在通孔490的底部和内壁上以及在凹陷部分495中形成分隔层400。分隔层400可以在第二掩模图案920的侧壁和顶表面上延伸。
参照图4A，可以在第二掩模图案920的顶表面和侧壁上形成盖图案930以覆盖分隔层400。盖图案930可以阻挡引导开口929的一部分。盖图案930可以具有第二开口939，第二开口939可以连接到通孔490。第二开口939的宽度W20可以比半导体基底100的第二表面102上的通孔490的宽度W10窄。第二开口939可以在平面图中与通孔490的中心区域叠置。
盖图案930可以包括相对于分隔层400具有蚀刻选择性的材料。盖图案930可以包括含氮材料。盖图案930可以包括例如氮化硅、碳氮化硅和/或氮氧化硅。
参照图4B和图4C，可以对被第二开口939暴露的分隔层400执行第三蚀刻工艺。第三蚀刻工艺可以是例如各向同性的干蚀刻工艺。可以通过第三蚀刻工艺去除分隔层400的第三部分430和第一绝缘层211的部分，可以使布线图案253的顶表面暴露。在这种情况下，第三部分430和第一绝缘层211的所述部分可以与第二开口939在竖直方向上叠置。第二开口939可以不与半导体基底100的侧壁100c上的分隔层400在竖直方向上叠置。盖图案930可以防止分隔层400的第一部分410在第三蚀刻工艺期间被蚀刻。如这里所使用的，除非另外清楚地指出，否则“竖直”可以表示与垂直于半导体基底100的第一表面101的方向基本上平行的方向。通孔490可以通过第三蚀刻工艺延伸到第一绝缘层211中。
由于第二开口939具有比通孔490的宽度窄的宽度W20，所以第一绝缘层211中的通孔490的宽度可以比半导体基底100中的通孔490的宽度小。例如，如图4C中所示，第一绝缘层211中的通孔490的最大宽度W12可以比半导体基底100中的通孔490的最小宽度W11小。
如参照图3I的导电垫620的示例中所述，布线图案253的通过第三蚀刻工艺被暴露的上表面可以进一步凹陷。在另一示例实施例中，布线图案253的被通孔490暴露的顶表面可以是基本上平坦的。
参照图4D和图4E，可以去除盖图案930(参见图4B)，可以在通孔490中形成通孔结构500。通孔结构500的形成可以与参照图2A、图2B和图3J所描述的步骤相似。如参照图3J所述，通过形成阻挡层511、种子层521和通孔层531以及通过将阻挡层511、种子层521和通孔层531平坦化以分别形成阻挡图案510、种子图案520和导电过孔530，可以形成通孔结构500。在平坦化工艺期间，第一掩模图案911的上部、分隔层400的上部和第二掩模图案920可以被一起去除。在平坦化工艺之后，剩余的第一掩模图案911可以形成第三绝缘层910。
根据实施例，通孔结构500可以具有与通孔490对应的形状。如图4E中所示，第一绝缘层211中的通孔结构500的最大宽度W22可以比半导体基底100中的通孔结构500的最小宽度W21小。通孔结构500的底表面500b可以向下凸起。布线图案253的上表面可以包括与通孔结构500接触的第一上表面和与第一绝缘层211接触的第二上表面。布线图案253的第一上表面可以设置在比布线图案253的第二上表面低的水平处。通过至此描述的示例，可以制造出半导体器件。
图5A是示出根据示例实施例的半导体器件的剖视图，并且与图1的区域A的放大图对应。图5B示出了图5A的区域B的放大图。在下文中，将省略重复上述说明的描述。
参照图5A和图5B，半导体器件可以包括半导体基底100、布线层200、蚀刻停止层300、分隔层400和通孔结构500。半导体基底100、布线层200和通孔结构500可以与参照图2A至图2C描述的半导体基底100、布线层200和通孔结构500相同或相似。布线层200可以包括第一绝缘层211、第二绝缘层212和布线结构250。布线结构250可以包括接触插塞251、金属过孔252和布线图案253。布线图案253可以包括如图5B中所示的阻挡金属膜256、种子金属膜255和金属图案254。
此外，蚀刻停止层300可以设置在第一绝缘层211与最上面的第二绝缘层212之间以及第一绝缘层211与布线图案253之间。蚀刻停止层300可以与布线图案253的顶表面物理接触。例如，如图5B中所示，蚀刻停止层300可以与阻挡金属膜256(阻挡金属层)物理接触。
通孔结构500可以设置在半导体基底100、第一绝缘层211和蚀刻停止层300中。通孔结构500可以与集成电路150水平地间隔开。通孔结构500可以包括阻挡图案510、种子图案520和导电过孔530。如图5B中所示，通孔结构500的底表面500b可以是基本上平坦的。通孔结构500的底表面500b可以接触阻挡金属膜256(阻挡金属层)。通孔结构500可以不接触种子金属膜255(种子金属层)。
分隔层400可以围绕通孔结构500的侧壁。分隔层400可以插置在半导体基底100与通孔结构500之间以及第一绝缘层211与通孔结构500之间。分隔层400可以不延伸到蚀刻停止层300中。如图5B中所示，分隔层400的最下表面400b可以设置在与蚀刻停止层300的上表面的水平基本上相同的水平处或比蚀刻停止层300的上表面的水平高的水平处。分隔层400可以使蚀刻停止层300的内侧表面300c暴露。分隔层400的内壁400c和蚀刻停止层300的内侧表面300c可以与通孔结构500物理接触。分隔层400可以接触蚀刻停止层300的一部分。例如，分隔层400的下部可以接触蚀刻停止层300的一部分，分隔层400的下部可以是包括最下表面400b的部分。
图6A至图6E是用于描述根据示例实施例的制造半导体器件的方法的剖视图。在下文中，将省略重复上述说明的描述。
参照图6A，可以在半导体基底100的第一表面101上形成布线层200和蚀刻停止层300。可以通过与上面参照图2A所述的方法相似的方法来执行布线层200的形成。然而，可以在第一绝缘层211与布线图案253之间以及第一绝缘层211与第二绝缘层212之间形成蚀刻停止层300。可以对半导体基底100的第二表面102执行减薄工艺以去除半导体基底100的一部分。可以在减薄的半导体基底100的第二表面102上形成第一掩模图案911和第二掩模图案920。
参照图6B，可以对半导体基底100执行第一蚀刻工艺，使得可以在半导体基底100和第一绝缘层211中形成通孔490。在第一蚀刻工艺中，掩模图案911和920可以用作蚀刻掩模。在第一蚀刻工艺中，蚀刻停止层300可以相对于半导体基底100和第一绝缘层211具有蚀刻选择性。在第一蚀刻工艺完成之后，通孔490可以使蚀刻停止层300的顶表面暴露。
参照图6C，可以在通孔490中形成分隔层400以覆盖通孔490的底表面和侧壁。例如，分隔层400可以共形地覆盖半导体基底100的被暴露的侧壁100c、第一绝缘层211的侧壁和蚀刻停止层300的顶表面。分隔层400可以在第二掩模图案920的上表面上延伸。
参照图6D，可以执行第三蚀刻工艺以去除分隔层400的一部分。分隔层400的被去除的部分可以包括分隔层400的位于蚀刻停止层300的顶表面上的部分以及分隔层400的位于第二掩模图案920上的部分。在示例实施例中，第三蚀刻工艺可以包括各向异性的干蚀刻工艺，并且可以在与前面说明的图3I的第三蚀刻工艺的示例相似的条件下执行。在第三蚀刻工艺中，蚀刻停止层300可以相对于分隔层400具有蚀刻选择性。在第三蚀刻工艺之后，通孔490可以使蚀刻停止层300的顶表面暴露。分隔层400可以保留在半导体基底100的侧壁100c和第一绝缘层211的侧壁上。
参照图6E，可以执行第二蚀刻工艺以去除被暴露的蚀刻停止层300。第二蚀刻工艺可以包括湿蚀刻工艺。因此，通孔490可以延伸到蚀刻停止层300中。蚀刻停止层300的内侧表面300c可以暴露于通孔490。
在第二蚀刻工艺中，可以不蚀刻布线图案253。在第二蚀刻工艺之后，通孔490可以使布线图案253的上表面253a暴露。被暴露的布线图案253的上表面253a可以是基本上平坦的或基本上平面的。
返回参照图5A和图5B，可以在通孔490中形成通孔结构500。可以以与参照图2A、图2B和图3J描述的方式基本上相同的方式来执行通孔结构500的形成。如参照图3J所述，通过形成阻挡层511(阻挡膜)、种子层521(种子膜)和通孔层531(通孔膜)，然后通过将阻挡层511(阻挡膜)、种子层521(种子膜)和通孔层531平坦化以分别形成阻挡图案510、种子图案520和导电过孔530，可以形成通孔结构500。在平坦化工艺中，可以去除第一掩模图案911的上部、分隔层400的上部和第二掩模图案920。在平坦化工艺之后，剩余的第一掩模图案911可以形成第三绝缘层910。之后，可以形成导电垫620和连接端子610。通过至此描述的示例实施例，可以制造出半导体器件。
图7是示出根据示例实施例的半导体封装件的剖视图。在下文中，将省略重复上述说明的描述。
参照图7，半导体封装件1包括封装基底1000，可以包括第一半导体器件至第四半导体器件11、12、13和14，并且包括成型膜5000。封装基底1000可以包括印刷电路板或再分布层。外部端子1600可以设置在封装基底1000的底表面上。金属垫1700可以设置在封装基底1000的顶表面上。金属垫1700可以通过内部布线1800电连接到外部端子1600。
第一半导体器件至第三半导体器件11、12和13中的每个可以与图1的半导体器件相同或相似。第一半导体器件至第三半导体器件11、12和13中的至少一个可以与参照图2A至图2C描述的半导体器件、图4D和图4E的半导体器件或者图5A和图5B的半导体器件相同或相似。第一半导体器件11可以包括第一半导体基底1100、第一布线层1200、第一蚀刻停止层1300、第一分隔层1400和第一通孔结构1500。第二半导体器件12可以包括第二半导体基底2100、第二布线层2200、第二蚀刻停止层2300、第二分隔层2400和第二通孔结构2500。第三半导体器件13可以包括第三半导体基底3100、第三布线层3200、第三蚀刻停止层3300、第三分隔层3400和第三通孔结构3500。
第一半导体基底1100、第二半导体基底2100、第三半导体基底3100和第四半导体基底4100可以与图1的示例、图2A至图2C的示例、图4D和图4E的示例或者图5A和图5B的示例中描述的半导体基底100基本上相同或相似。第一布线层1200、第二布线层2200、第三布线层3200和第四布线层4200可以与图1的示例、图2A至图2C的示例、图4D和图4E的示例或者图5A和图5B的示例中描述的布线层200基本上相同或相似。第一蚀刻停止层1300、第二蚀刻停止层2300和第三蚀刻停止层3300可以与参照图1的示例、图2A至图2C的示例、图4D和图4E的示例或者图5A和图5B的示例所描述的蚀刻停止层300基本上相同或相似。第一分隔层1400、第二分隔层2400和第三分隔层3400可以与上述分隔层400基本上相同或相似。第一通孔结构1500、第二通孔结构2500和第三通孔结构3500可以与图1的示例、图2A至图2C的示例、图4D和图4E的示例或者图5A和图5B的示例中描述的通孔结构500基本上相同或相似。
第一半导体器件11可以安装在封装基底1000上。例如，第一连接端子1610可以连接到金属垫1700，第一半导体器件11可以通过第一连接端子1610电连接到外部端子1600。第一连接端子1610可以与参照图1和图2A所描述的连接端子610基本上相同或相似。
第二半导体器件12可以安装在第一半导体器件11上。第二连接端子2610可以设置在第一半导体器件11与第二半导体器件12之间。第二半导体器件12可以通过第二连接端子2610电连接到第一半导体器件11和封装基底1000。第二连接端子2610可以与参照图1和图2A所描述的连接端子610基本上相同或相似。
第三半导体器件13可以安装在第二半导体器件12上。第三连接端子3610可以插置在第二半导体器件12与第三半导体器件13之间。第三半导体器件13可以通过第三连接端子3610电连接到第一半导体器件11、第二半导体器件12或封装基底1000。第三连接端子3610可以与参照图1和图2A所描述的连接端子610基本上相同或相似。
第四半导体器件14是顶部半导体器件。第四半导体器件14可以包括第四半导体基底4100和第四布线层4200，并且可以不包括通孔结构。第四连接端子4610可以插置在第四半导体器件14与第三半导体器件13之间。第四半导体器件14可以通过第四连接端子4610电连接到第一半导体器件11、第二半导体器件12和第三半导体器件13，或者可以电连接到封装基底1000。第四连接端子4610可以与参照图1和图2A所描述的连接端子610基本上相同或相似。
半导体器件11、12、13和14的数量没有限制，而是可以比四个多或者比四个少。
成型膜5000(成型层)可以设置在封装基底1000上以覆盖第一半导体器件至第四半导体器件11、12、13和14。成型膜5000可以包括诸如环氧类成型化合物的绝缘聚合物。
根据发明构思的示例实施例，可以在半导体基底与布线图案之间形成蚀刻停止层。可以通过第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺来形成通孔，以使布线图案暴露。由于可以通过第一蚀刻工艺至第三蚀刻工艺执行通孔的形成，所以可以比传统的工艺更好地控制通孔的蚀刻。因此，能够防止并且/或者抑制布线图案和/或分隔层的不需要的蚀刻。
尽管已经参照发明构思的一些示例实施例具体示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
晶体基底，具有在竖直方向上彼此背对的第一表面和第二表面；
绝缘层，设置在晶体基底的第一表面上；
蚀刻停止层，插置在晶体基底与绝缘层之间，并接触晶体基底和绝缘层；
导电通孔结构，穿透晶体基底和绝缘层；以及
绝缘分隔层，与导电通孔结构水平相邻地设置，并具有内壁和背对内壁的外壁，内壁接触导电通孔结构，
其中，绝缘分隔层包括设置在导电通孔结构与晶体基底之间的第一部分和设置在导电通孔结构与蚀刻停止层之间的第二部分，并且
其中，第二部分的外壁相对于导电通孔结构从第一部分的外壁水平地突出。
2.根据权利要求1所述的半导体器件，其中，第一部分的外壁与导电通孔结构之间的第一间隙比第二部分的外壁与导电通孔结构之间的第二间隙小。
3.根据权利要求1所述的半导体器件，所述半导体器件还包括设置在绝缘层的底表面上的布线图案，
其中，导电通孔结构连接到布线图案。
4.根据权利要求3所述的半导体器件，其中，布线图案包括金属图案和阻挡金属膜，阻挡金属膜插置在金属图案与绝缘层之间。
5.根据权利要求1所述的半导体器件，其中，绝缘分隔层围绕导电通孔结构。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括设置在晶体基底中和/或晶体基底的第一表面上的晶体管。
7.根据权利要求1所述的半导体器件，其中，导电通孔结构的高度为10μm至100μm。
8.根据权利要求1所述的半导体器件，其中，绝缘分隔层的下表面设置在与绝缘层的上表面相同的水平处。
9.根据权利要求1所述的半导体器件，其中，蚀刻停止层包括与绝缘层的材料不同的材料。
10.一种半导体器件，所述半导体器件包括：
晶体半导体基底；
蚀刻停止层，设置在晶体半导体基底的第一表面上；
导电通孔结构，穿透晶体半导体基底和蚀刻停止层；以及
绝缘分隔层，设置在导电通孔结构与晶体半导体基底之间，
其中，绝缘分隔层的下部接触蚀刻停止层的一部分。
11.根据权利要求10所述的半导体器件，所述半导体器件还包括设置在蚀刻停止层下面的布线图案。
12.根据权利要求11所述的半导体器件，所述半导体器件还包括绝缘层，绝缘层设置在蚀刻停止层与布线图案之间，并且相对于蚀刻停止层具有蚀刻选择性，
其中，导电通孔结构穿过绝缘层。
13.根据权利要求12所述的半导体器件，其中，绝缘分隔层包括设置在导电通孔结构与晶体半导体基底之间的第一部分和设置在导电通孔结构与蚀刻停止层之间的第二部分，
其中，第二部分连接到第一部分，并且
其中，第二部分朝向蚀刻停止层的侧表面突出。
14.根据权利要求12所述的半导体器件，其中，从剖视图看，绝缘分隔层包括设置在导电通孔结构的第一侧壁上的第一绝缘隔离图案和设置在导电通孔结构的第二侧壁上的第二绝缘隔离图案，
其中，第二侧壁与第一侧壁相对，
其中，第一绝缘隔离图案和第二绝缘隔离图案均包括：第一部分，设置在导电通孔结构与晶体半导体基底之间；以及第二部分，设置在导电通孔结构与蚀刻停止层之间，并连接到第一部分，并且
其中，第一绝缘隔离图案的第二部分和第二绝缘隔离图案的第二部分朝向蚀刻停止层的相应的侧表面突出。
15.根据权利要求10所述的半导体器件，其中，导电通孔结构具有10μm至100μm的高度。
16.根据权利要求12所述的半导体器件，其中，绝缘层中的导电通孔结构的最大宽度比晶体半导体基底中的导电通孔结构的最小宽度小。
17.根据权利要求10所述的半导体器件，所述半导体器件还包括：
布线层，包括位于蚀刻停止层的底表面上的多个绝缘层和布线结构；
连接端子，设置在布线层下面；以及
导电垫，设置在导电通孔结构的上表面上，
其中，导电通孔结构电连接到连接端子。
18.一种半导体器件，所述半导体器件包括：
基底；
第一半导体器件，设置在基底上；以及
第二半导体器件，设置在第一半导体器件上，
其中，第一半导体器件包括：第一晶体半导体基底；第一蚀刻停止层，设置在第一晶体半导体基底的第一表面上；第一导电通孔结构，穿透第一晶体半导体基底和第一蚀刻停止层，并具有10μm至100μm的高度；以及第一绝缘分隔层，设置在第一导电通孔结构与第一晶体半导体基底之间，其中，第一绝缘分隔层的下部接触第一蚀刻停止层的一部分。
19.根据权利要求18所述的半导体器件，其中，第二半导体器件包括：
第二晶体半导体基底；
第二蚀刻停止层，设置在第二晶体半导体基底上；
第二导电通孔结构，穿透第二晶体半导体基底和第二蚀刻停止层，并具有10μm至100μm的高度；以及
第二绝缘分隔层，设置在第二导电通孔结构与第二晶体半导体基底之间，并且
其中，第二绝缘分隔层接触第二蚀刻停止层的一部分。
20.根据权利要求18所述的半导体器件，其中，第一绝缘分隔层包括：
第一部分，设置在第一导电通孔结构与第一晶体半导体基底之间；以及
第二部分，设置在第一导电通孔结构与第一蚀刻停止层之间，并电连接到第一部分，第二部分朝向第一蚀刻停止层的相应的侧表面突出。
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