JP2011108690A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】配線及び半導体素子等を自由に配置できない領域を減少させる。
【解決手段】半導体装置は、半導体素子3が形成されている第1面及び第1面とは反対側の第2面を有する半導体基板1と、半導体基板1の上に形成され、且つ、第1のビア7を有する層間絶縁膜と、半導体基板1内に形成され、且つ、第1のビア7と接続する第2のビア13とを有し、第1のビア7の径は、第2のビア13の径よりも小さいことを特徴とする。
【選択図】図1
Description
本発明は、ビアホールを有する半導体装置及びその製造方法に関し、特に、微細プロセスを用いる半導体装置及びその製造方法に関する。
従来、ウェハにビアホール(接続孔)を貫通して形成し、そのウェハの裏面にグランド層を形成する技術が、特許文献1等に提示されている。
そのような従来の技術について図10を参照しながら説明する。
まず、基板101の表面側に形成された第1の絶縁膜102の上に、パッド電極103、104を形成し、第1の保護膜105を形成する。次に、基板101の裏面側からエッチングを行い、ビアホールを形成する。なお、ビアホールは、パッド電極103に到達するように形成される。その後、ビアホールに第2の絶縁膜109と配線層110とを形成し、基板の裏面側に第2の保護膜111を形成し、さらに、導電端子112を形成する。
また、基板の表面の金属層とビアとの接続を安定させる技術が、特許文献2及び特許文献3等に提示されている。また、貫通ビアを形成したウェハ同士を接続する技術が特許文献4等に提示されている。
前記従来の技術においては、ビアホール内に金属を埋め込みやすくするために、基板の裏面から形成されるビアホールの開口径をある程度大きくする必要がある。そうすると、大きい開口径を有するビアホールを基板の表面側に形成された電極パッドに接続することとなる。そのため、ビアホールが形成される部分には、配線及び半導体素子等を形成することができない。
従って、大きい開口径を有するビアホールを、基板の表面側に形成された電極パッドに接続しようとすると、配線及び半導体素子等を自由に配置できる領域が減少してしまうこととなる。
そこで、本発明は、前記従来の問題に鑑み、その目的は、配線及び半導体素子等を自由に配置できない領域を減少させることにある。
前記の目的を達成するために、本発明に係る半導体装置は、半導体素子が形成されている第1面及び第1面とは反対側の第2面を有する半導体基板と、半導体基板の上に形成され、且つ、第1のビアを有する層間絶縁膜と、半導体基板内に形成され、且つ、第1のビアと接続する第2のビアとを有し、第1のビアの径は、第2のビアの径よりも小さいことを特徴とする。
本発明に係る半導体装置において、層間絶縁膜には、配線及びパッドが形成され、第1のビアは、配線又はパッドと接続していることが好ましい。
本発明に係る半導体装置において、第1のビアと第2のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも上側に形成されていることが好ましい場合がある。
本発明に係る半導体装置において、第1のビアと第2のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも下側に形成されていることが好ましい場合がある。
本発明に係る半導体装置において、第1のビアと第2のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面と実質的に同じ高さであることが好ましい場合がある。
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜と複数の配線から構成されており、複数の絶縁膜は、半導体基板と接触する第1の絶縁膜と、第1の絶縁膜よりも上層の第2の絶縁膜を含み、第1のビアは、第1の絶縁膜に形成され、複数の配線のうち、最下層に位置する配線と接続していることが好ましい。
本発明に係る半導体装置において、第1の絶縁膜は、半導体素子と接続するコンタクトを有し、第1のビアの径は、コンタクトの径と実質的に同じ大きさであることが好ましい。
本発明に係る半導体装置において、層間絶縁膜の最上部には、最上層配線が形成されており、第1のビアは、最上層配線と接続していることが好ましい。
本発明に係る半導体装置において、層間絶縁膜における第2のビアの直上には、第1のビアと重ならないような配線が形成されていることが好ましい。
本発明に係る半導体装置において、半導体基板における第2のビアの直上には、第1のビアと重ならないような半導体素子が形成されていることが好ましい。
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜から構成されており、複数の層間絶縁膜は、第1のビアと第2のビアとの接続面の近傍に形成される第1の絶縁膜と、第1の絶縁膜以外の絶縁膜である第2の絶縁膜を含み、第1の絶縁膜と第2の絶縁膜は異なる膜種の絶縁膜であることが好ましい。
本発明に係る半導体装置の製造方法は、半導体素子が形成されている第1面及び第1面とは反対側の第2面を有する半導体基板の上に、層間絶縁膜を形成する工程(a)と、層間絶縁膜に第1のビアを形成する工程(b)と、半導体基板に第2のビアを形成する工程(c)とを有し、第1のビアと第2のビアとは接続しており、第1のビアの径は、第2のビアの径よりも小さいことを特徴とする。
本発明に係る半導体装置の製造方法において、工程(b)は、工程(c)の後に行われてもよい。
本発明に係る半導体装置の製造方法において、工程(c)は、工程(b)の後に行われてもよい。
本発明に係る半導体装置の製造方法において、工程(c)において、第2のビアは、第2面側から形成されることが好ましい。
本発明に係る半導体装置の製造方法において、工程(b)において、第1のビアは、第2面側から形成されることが好ましい。
本発明に係る半導体装置によると、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となる。
本発明に係る半導体装置及びその製造方法の実施形態について図面を参照しながら説明する。また、以下に示す各図、種々の構成要素の形状、材料及び寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、他の実施形態及び変形例に記載の内容を矛盾の無い範囲において、適宜組み合わせることも可能である。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置について図1を参照しながら説明する。
本発明の第1の実施形態に係る半導体装置について図1を参照しながら説明する。
図1に示すように、半導体基板(ウェハ)1は、半導体素子3が形成されている第1面(表面側)と、第1面とは反対側の第2面(裏面側)とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
まず、半導体基板1の第1面側について説明する。半導体基板1における第1面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板1と接触する絶縁膜5には、トランジスタを構成する半導体素子3と接続するコンタクト4、及びトランジスタを構成するゲート電極2が形成されている。また、絶縁膜5の上には複数の絶縁膜が形成されており、コンタクト4と接続し、且つ、複数の配線から構成される第1の配線層8及び第1の配線層8よりも上層の複数の配線から構成される複数の第2の配線層9が形成されている。また、層間絶縁膜の最上層の絶縁膜10にはパッド11が形成されており、パッド11等の表面を保護するための絶縁膜である表面保護膜12が形成されている。
次に、半導体基板1を貫通するビアホールについて説明する。このビアホールは、後に第1のビア7が形成される第1のビアホールと、後に第2のビア13が形成される第2のビアホールとから構成されている。ここで、第1のビアホール及び第2のビアホールの側壁と半導体基板1の第2面側とには、ビアと基板等との絶縁性を保つための絶縁膜であるバリア膜14が形成されている。また、ビアホールの側壁におけるバリア膜14の上には金属膜15が形成され、第2面側にまで延びるように形成されている。
次に、半導体基板1の第2面側について説明する。半導体基板1における第2面の金属膜15の上には、半導体基板1の裏面側を保護するための絶縁膜である裏面保護膜16が形成されている。また、ビア内に形成されて金属膜15と接続するようにアンダーバンプメタル(UBM)17が形成され、ビアと電気的に接続している。
ここで、半導体基板1を貫通するビアは、径が比較的小さい第1のビア7と径が比較的大きい第2のビア13とから構成されており、第1のビア7と第2のビア13とが接続する接続面は、半導体基板1と層間絶縁膜が接触する接触面よりも高い位置にある。
また、第1のビア7と第2のビア13とが接続する接続面の近傍には、エッチングストップ層6が形成されている。エッチングストップ層6は、半導体基板1と接触する絶縁膜5よりもエッチングされにくい絶縁膜である。
本発明の第1の実施形態に係る半導体装置によると、第2のビア13よりも径が小さい第1のビア7が、第1の配線層8の直下に形成されているため、第1の配線層8よりも上層の第2の配線層9の配置の自由度が向上する効果がある。
なお、本実施形態では、第1のビア7を1個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
また、本実施形態では、第2のビア13の径は30μm〜100μm程度であるのに対し、第1のビア7の径は1μm程度であることが好ましい。また、第2のビア13の径は、第1のビア7の径と比較して約10倍〜約100倍程度であることが好ましい。このような寸法であると、第1のビア7の影響によるチップサイズのペナルティは数%以下となる。
また、本実施形態では、第2のビア13と直接接続する配線とそれと同層の配線とにおいて、第1のビア7と第2のビア13とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
次に、本発明の第1の実施形態に係る半導体装置の製造方法について、図2〜図4を参照しながら説明する。
まず、図2(a)に示すように、半導体基板1の第1面に、ソース及びドレイン等の半導体素子3を形成し、トランジスタを構成するゲート電極2を形成する。次に、半導体基板1の第1面の上に、絶縁膜5とエッチングストップ層6とを順次形成し、半導体素子3と接続するコンタクト4を形成する。ここで、エッチングストップ層6には、後にビアを形成する部分に、比較的開口が小さい第1のビアホールを形成しておく。次に、エッチングストップ層6の上に、第1の配線層8を形成し、その上に、複数の第2の配線層9を有する複数の絶縁膜を形成する。この際、第1のビアホール及びコンタクト4と接続するように、第1の配線層8は形成されている。ここで、絶縁膜5及び絶縁膜5よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜10が形成されており、絶縁膜10に、パッド11が形成される。その後、パッド11等を保護するための絶縁膜である表面保護膜12を形成し、パッド部を開口する。ここで、エッチングストップ層6は、窒化シリコン(SiN)膜又は酸化膜等の絶縁膜から形成されていることが好ましく、第1の配線層8及びその上層の第2の配線層9は、銅(Cu)等の金属材料から形成されることが好ましく、パッド11は、アルミニウム等の金属材料から形成されることが好ましい。
次に、図2(b)に示すように、半導体基板1の第1面側にサポートウェハ18を貼り付ける。
次に、図3(a)に示すように、半導体基板1の第2面側を研磨して薄くする。これは、後の工程において、第2面側からエッチングを行ってビアホールを形成する際に、ビアホールを加工するための加工深さを浅くするためである。
次に、図3(b)に示すように、半導体基板1の第2面側からエッチングストップ層6に到達するまでエッチングすることにより、比較的大きい開口径を有する第2のビアホールを形成する。その際、エッチングストップ層6に形成された第1のビアホールに絶縁膜等が埋め込まれている場合には、この絶縁膜等も除去することになる。この工程により、第2面側から第1の配線層8までが貫通されることとなる。その後、第2面側にまで延びるように、第1のビアホールと第2のビアホールとの側壁部にバリア膜14を形成する。ここで、第1のビアホール及び第2のビアホールの底部にまでバリア膜14を形成した後に、少なくとも第1のビアホールの底部に形成されたバリア膜14を除去する必要がある。その後、Cu等の金属材料からなる金属膜15をバリア膜14の上に形成し、第1のビアホールを埋め込む。ここで、金属膜15は、例えば以下のように形成される。まず、半導体基板1の第2面の全面にシード層を形成する。その後、パターニングすることにより第2のビアホールの開口部にのみCuをめっきし、その後、余分なシード層を除去することにより、金属膜15は形成可能である。次に、半導体基板1の第2面側に、半導体基板1の第2面側を保護するために、例えば樹脂系の絶縁シート等からなる絶縁膜である裏面保護膜16を金属膜15の上に形成する。その後、金属膜15と接続するようにUBM17を形成する。
なお、図3(b)においては、第2のビアホールの中心部を裏面保護膜16により埋め込んでいるが、金属膜15により埋め込んでも構わない。また、裏面保護膜16を感光性の材料とすれば、簡単にパターニングをすることが可能である。
次に、図4に示すように、サポートウェハ18を取り外すことにより、本実施形態に係る半導体装置を形成することが可能となる。
本発明の第1の実施形態に係る半導体装置の製造方法によると、第1のビアホールの開口径が第2のビアホールの開口径と比較して小さいために、アライメントが容易となる効果がある。
また、エッチングストップ層6により、第2のビアホールの加工を止めることが可能となるため、第2のビアホールを掘り込みすぎることを防止することができる効果がある。
また、第2のビア13よりも径が小さい第1のビア7が、第1の配線層8の直下に形成されているため、第1の配線層8よりも上層の第2の配線層9の配置の自由度が向上する効果がある。
なお、本実施形態では、第1のビア7を1個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
また、本実施形態では、第2のビア13の径は30μm〜100μm程度であるのに対し、第1のビア7の径は1μm程度であることが好ましい。また、第2のビア13の径は、第1のビア7の径と比較して約10倍〜約100倍程度であることが好ましい。このような寸法であると、第1のビア7の影響によるチップサイズのペナルティは数%以下となる。
また、本実施形態では、第2のビア13と直接接続する配線とそれと同層の配線とにおいて、第1のビア7と第2のビア13とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
(第1の実施形態の第1の変形例)
本発明の第1の実施形態の第1の変形例に係る半導体装置について、図5を参照しながら説明する。
本発明の第1の実施形態の第1の変形例に係る半導体装置について、図5を参照しながら説明する。
図5に示すように、第1の実施形態の第1の変形例に係る半導体装置は、第1の実施形態に係る半導体装置と比較して、第1のビア7と第2のビア13とが接続している位置が異なっている。具体的には、第1の実施形態に係る半導体装置においては、第1のビア7と第2のビア13との接続面は、半導体基板1と層間絶縁膜との接触面よりも上であったのに対し、本変形例においては、第1のビア7と第2のビア13との接続面は、半導体基板1と層間絶縁膜の接触面とほぼ同じ高さに位置している。また、本変形例においては、エッチングストップ層6を半導体基板1と接触するように形成している。
本変形例に係る半導体装置においては、第1のビア7と第2のビア13とから構成されるビア近傍において、層間絶縁膜の最下面(層間絶縁膜と半導体基板1とが接触する接触面)からの設計自由度が向上する効果がある。なお、他の効果については、第1の実施形態と同様であるので、説明を省略する。
次に、本変形例に係る半導体装置の製造方法について簡単に説明する。第1の実施形態に係る半導体装置の製造方法においては、第1のビアホールをエッチングストップ層6に形成した。それに対し、本変形例においては、コンタクト4を形成すると共に、第1のビア7を形成する点において異なる。つまり、半導体基板1の第1面に半導体素子3を形成した後に、エッチングストップ層6及びゲート電極2を形成し、その後、絶縁膜5を形成する。次に、絶縁膜5にコンタクト4を形成すると共に第1のビア7を形成する。
このようにすると、後の工程において第2のビアホールを半導体基板1に形成する場合に、エッチングストップ層6によりエッチングをストップすることが可能である。次に、第1の実施形態と同様に、バリア膜14を第2のビアホール側壁に形成する。なお、他の工程は第1の実施形態と同様であるので、説明を省略する。
以上のように、本変形例に係る半導体装置の製造方法によると、第1のビア7と第2のビア13とから構成されるビア近傍において、層間絶縁膜の最下面からの設計自由度が向上する効果がある。
さらに、第1のビア7をコンタクト4と同一工程において形成することができるため、工程を簡素化できる効果がある。そのため、第1のビア7の径は、コンタクト4の径と実質的に同じ大きさとなる。なお、他の効果については、第1の実施形態と同様であるので、説明を省略する。
(第1の実施形態の第2の変形例)
本発明の第1の実施形態の第2の変形例に係る半導体装置について図6を参照しながら説明する。
本発明の第1の実施形態の第2の変形例に係る半導体装置について図6を参照しながら説明する。
図6に示すように、本発明の第1の実施形態の第2の変形例に係る半導体装置は、第1の実施形態の第1の変形例に係る半導体装置と比較して、第1のビア7は、層間絶縁膜の最上層に位置する最上層配線にまで形成されている。具体的には、第1の実施形態の第1の変形例に係る半導体装置においては、第1のビア7は最下層の配線層である第1の配線層8と接続しているのに対し、本変形例においては、第1のビア7は最上層の配線層と接続している。
本変形例に係る半導体装置においては、第1のビア7の径が第2のビア13の径よりも小さいため、第1のビア7の近傍において、配線配置等の設計自由度が向上する効果がある。
なお、絶縁膜5の上に複数の絶縁膜及び配線層を形成した後に、第1のビア7を形成すれば、本変形例に係る半導体装置を形成することが可能である。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置について図7を参照しながら説明する。
本発明の第2の実施形態に係る半導体装置について図7を参照しながら説明する。
図7に示すように、半導体基板(ウェハ)1は、半導体素子3が形成されている第1面(表面側)と、第1面とは反対側の第2面(裏面側)とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
まず、半導体基板1の第1面側について説明する。半導体基板1における第1面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板1と接触する絶縁膜5には、トランジスタを構成する半導体素子3と接続するコンタクト4、及びトランジスタを構成するゲート電極2が形成されている。また、絶縁膜5の上には複数の絶縁膜が形成されており、コンタクト4と接続し、且つ、複数の配線から構成される第1の配線層8及び第1の配線層8よりも上層の複数の配線から構成される複数の第2の配線層9が形成されている。また、層間絶縁膜の最上層の絶縁膜10にはパッド11が形成されており、パッド11等の表面を保護するための絶縁膜である表面保護膜12が形成されている。
次に、半導体基板1を貫通するビアホールについて説明する。このビアホールは、後に第1のビア7が形成される第1のビアホールと、後に第2のビア13が形成される第2のビアホールとから構成されている。ここで、第1のビアホール及び第2のビアホールの側壁と半導体基板1の第2面側とには、ビアと基板等との絶縁性を保つためのバリア膜14が形成されている。また、ビアホールの側壁におけるバリア膜14の上には金属膜15が形成され、第2面側にまで延びるように形成されている。
次に、半導体基板1の第2面側について説明する。半導体基板1における第2面の金属膜15の上には、半導体基板1の裏面側を保護するための絶縁膜である裏面保護膜16が形成されている。また、ビア内に形成されて金属膜15と接続するようにアンダーバンプメタル(UBM)17が形成され、ビアと電気的に接続している。
ここで、半導体基板1を貫通するビアは、径が比較的小さい第1のビア7と径が比較的大きい第2のビア13とから構成されており、第1のビア7と第2のビア13とが接続する接続面は、半導体基板1と層間絶縁膜が接触する接触面よりも低い位置にある。
本発明の第2の実施形態に係る半導体装置によると、第1のビア7と第2のビア13との接続面が、半導体基板1と層間絶縁膜との接触面よりも下側に形成されているため、第2のビア13の直上において、半導体基板1内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができる効果がある。
なお、本実施形態では、第1のビア7を1個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
また、本実施形態では、第2のビア13の径は30μm〜100μm程度であるのに対し、第1のビア7の径は1μm程度であることが好ましい。また、第2のビア13の径は、第1のビア7の径と比較して約10倍〜約100倍程度であることが好ましい。このような寸法であると、第1のビア7の影響によるチップサイズのペナルティは数%以下となる。
また、本実施形態では、第2のビア13と直接接続する配線とそれと同層の配線とにおいて、第1のビア7と第2のビア13からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
次に、本発明の第2の実施形態に係る半導体装置の第1の製造方法について、図8を参照しながら説明する。
まず、図8(a)に示すように、半導体基板1の第1面に、ソース及びドレイン等の半導体素子3を形成し、トランジスタを構成するゲート電極2を形成する。次に、半導体基板1の第1面の上に、絶縁膜5を形成し、半導体素子3と接続するコンタクト4を形成する。ここで、比較的開口径が小さい第1のビアホールを、半導体基板1を掘り込むようにして形成しておく。その後に、第1のビアホールの側壁及び底部にバリア膜14Aを形成し、金属膜を埋め込むことにより第1のビア7を形成しておく。次に、絶縁膜5の上に、第1の配線層8を形成し、その上に、複数の第2の配線層9を有する複数の絶縁膜を形成する。この際、第1のビアホール及びコンタクト4と接続するように、第1の配線層8は形成されている。ここで、絶縁膜5及び絶縁膜5よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜10が形成されており、絶縁膜10に、パッド11を形成する。その後、パッド11等を保護するための絶縁膜である表面保護膜12を形成し、パッド部を開口する。ここで、第1の配線層8及びその上層の第2の配線層9は、Cu等の金属材料から形成されることが好ましく、パッド11は、アルミニウム等の金属材料から形成されることが好ましい。その後、第1の実施形態における図2(b)及び(c)に示す工程において説明したように、半導体基板1の第2面側を研磨して薄くする。
次に、図8(b)に示すように、半導体基板1の第2面側から第1のビア7にまで到達するようにエッチングすることにより、比較的大きい開口径を有する第2のビアホールを形成する。その後、第2面側にまで延びるように、第1のビア7の底部と第2のビアホールの側壁部及び底部にバリア膜14Bを形成する。ここで、第1のビア7の底部にまで形成された絶縁膜を除去する必要がある。次に、第2のビア13等を形成するが、その後の工程は、第1の実施形態と同様であるので、説明を省略する。
本発明の第2の実施形態に係る半導体装置の製造方法によると、第1のビア7と第2のビア13との接続面が、半導体基板1と層間絶縁膜の接触面よりも下側に形成されるため、第2のビア13の直上において、半導体基板1内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができるという効果がある。
なお、本実施形態では、第1のビア7を1個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
また、本実施形態では、第2のビア13の径は30μm〜100μm程度であるのに対し、第1のビア7の径は1μm程度であることが好ましい。また、第2のビア13の径は、第1のビア7の径と比較して約10倍〜約100倍程度であることが好ましい。このような寸法であると、第1のビア7の影響によるチップサイズのペナルティは数%以下となる。
また、本実施形態では、第2のビア13と直接接続する配線とそれと同層の配線とで、第1のビア7と第2のビア13からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
また、裏面からの第2のビア13と第1のビア7とのアライメントをラフにできるため、簡単に本構造を構成することができる。
次に、本発明の第2の実施形態に係る半導体装置の第2の製造方法について、図9を参照しながら説明する。
まず、図9(a)に示すように、半導体基板1の第1面に、ソース及びドレイン等の半導体素子3を形成し、トランジスタを構成するゲート電極2を形成する。次に、半導体基板1の上に、絶縁膜5を形成し、半導体素子3と接続するコンタクト4を形成する。次に、絶縁膜5の上に、第1の配線層8を形成し、その上に、複数の第2の配線層9を有する複数の絶縁膜を形成する。この際、コンタクト4と接続するように、第1の配線層8は形成されている。ここで、絶縁膜5及び絶縁膜5よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜10が形成されており、絶縁膜10に、パッド11を形成する。その後、パッド11等を保護するための絶縁膜である表面保護膜12を形成し、パッド部を開口する。第1の配線層8及びその上層の第2の配線層9は、Cu等の金属材料から形成されることが好ましく、パッド11は、アルミニウム等の金属材料から形成されることが好ましい。その後、第1の実施形態における図2(b)及び(c)に示す工程において説明したように、半導体基板1の第2面側を研磨して薄くする。その後に、半導体基板1の第2面側から半導体基板1の途中までエッチングすることにより、比較的大きい開口径を有する第2のビアホールを形成する。
次に、図9(b)に示すように、例えば、第2のビアホールの上に、裏面側からマスクパターンを形成したり、サイドウォール構造を形成したりすることにより、比較的小さい開口径を有する第1のビアホールを形成する。この工程により、第2面側から第1の配線層8までが貫通されることとなる。その後、第2面側にまで延びるように、第1のビアホールの側壁部と、第2のビアホールの側壁部及び底部とにバリア膜14を形成する。ここで、第1のビアホールの底部にまで絶縁膜を形成した後に、第1のビアホールの底部に形成された絶縁膜を除去する必要がある。その後の工程は、第1の実施形態と同様であるので、説明を省略する。
本製造方法においても、第1の製造方法と同様の効果がある。
また、本実施形態及びその変形例において、貫通ビアは、層間絶縁膜内の配線と接続することを説明したが、層間絶縁膜の上に形成されたパッドと接続しても構わない。
本発明に係る半導体装置は、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となり、特に、微細プロセスを用いる半導体装置及びその製造方法等に有用である。
1 半導体基板(ウェハ)
2 ゲート電極
3 半導体素子(ソース・ドレイン)
4 コンタクト
5 絶縁膜
6 エッチングストップ層
7 第1のビア
8 第1の配線層
9 第2の配線層
10 最上層の絶縁膜
11 パッド
12 表面保護膜
13 第2のビア
14A バリア膜
14B バリア膜
14 バリア膜
15 金属膜
16 裏面保護膜
17 アンダーバンプメタル(UBM)
18 サポートウェハ
2 ゲート電極
3 半導体素子(ソース・ドレイン)
4 コンタクト
5 絶縁膜
6 エッチングストップ層
7 第1のビア
8 第1の配線層
9 第2の配線層
10 最上層の絶縁膜
11 パッド
12 表面保護膜
13 第2のビア
14A バリア膜
14B バリア膜
14 バリア膜
15 金属膜
16 裏面保護膜
17 アンダーバンプメタル(UBM)
18 サポートウェハ
Claims (16)
- 半導体素子が形成されている第1面及び前記第1面とは反対側の第2面を有する半導体基板と、
前記半導体基板の上に形成され、且つ、第1のビアを有する層間絶縁膜と、
前記半導体基板内に形成され、且つ、前記第1のビアと接続する第2のビアとを有し、
前記第1のビアの径は、前記第2のビアの径よりも小さいことを特徴とする半導体装置。 - 前記層間絶縁膜には、配線及びパッドが形成され、
前記第1のビアは、前記配線又は前記パッドと接続していることを特徴とする請求項1に記載の半導体装置。 - 前記第1のビアと前記第2のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも上側に形成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1のビアと前記第2のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも下側に形成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1のビアと前記第2のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面と実質的に同じ高さであることを特徴とする請求項1又は2に記載の半導体装置。
- 前記層間絶縁膜は、複数の絶縁膜と複数の配線とから構成されており、
前記複数の絶縁膜は、前記半導体基板と接触する第1の絶縁膜と、前記第1の絶縁膜よりも上層の第2の絶縁膜とを含み、
前記第1のビアは、前記第1の絶縁膜に形成され、前記複数の配線のうち、最下層に位置する配線と接続していることを特徴とする請求項5に記載の半導体装置。 - 前記第1の絶縁膜は、前記半導体素子と接続するコンタクトを有し、
前記第1のビアの径は、前記コンタクトの径と実質的に同じ大きさであることを特徴とする請求項6に記載の半導体装置。 - 前記層間絶縁膜の最上部には、最上層配線が形成されており、
前記第1のビアは、前記最上層配線と接続していることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。 - 前記層間絶縁膜における前記第2のビアの直上には、前記第1のビアと重ならないような配線が形成されていることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
- 前記半導体基板における前記第2のビアの直上には、前記第1のビアと重ならないような半導体素子が形成されていることを特徴とする請求項1、2及び4のいずれか1項に記載の半導体装置。
- 前記層間絶縁膜は、複数の絶縁膜から構成されており、
前記複数の層間絶縁膜は、前記第1のビアと前記第2のビアとの接続面の近傍に形成される第1の絶縁膜と、前記第1の絶縁膜以外の絶縁膜である第2の絶縁膜とを含み、
前記第1の絶縁膜と前記第2の絶縁膜とは、異なる膜種の絶縁膜であることを特徴とする請求項1、2、3及び5のいずれか1項に記載の半導体装置。 - 半導体素子が形成されている第1面及び前記第1面とは反対側の第2面を有する半導体基板の上に、層間絶縁膜を形成する工程(a)と、
前記層間絶縁膜に第1のビアを形成する工程(b)と、
前記半導体基板に第2のビアを形成する工程(c)とを有し、
前記第1のビアと前記第2のビアとは接続しており、
前記第1のビアの径は、前記第2のビアの径よりも小さいことを特徴とする半導体装置の製造方法。 - 前記工程(b)は、前記工程(c)の後に行われることを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記工程(c)は、前記工程(b)の後に行われることを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記工程(c)において、前記第2のビアは、前記第2面から形成されることを特徴とする請求項12〜14のいずれか1項に記載の半導体装置の製造方法。
- 前記工程(b)において、前記第1のビアは、前記第2面から形成されることを特徴とする請求項12〜15のいずれか1項に記載の半導体装置の製造方法。
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JP2009259237A JP2011108690A (ja) | 2009-11-12 | 2009-11-12 | 半導体装置及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2015527733A (ja) * | 2012-07-09 | 2015-09-17 | クアルコム,インコーポレイテッド | 集積回路のウェハ裏面の層からの基板貫通ビアの統合 |
KR20180015668A (ko) | 2015-06-01 | 2018-02-13 | 아지노모토 가부시키가이샤 | 알킬아민 유도체의 제조 방법 및 이의 제조 중간체 |
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2009
- 2009-11-12 JP JP2009259237A patent/JP2011108690A/ja active Pending
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