TWI573233B - 半導體結構與其形成方法 - Google Patents

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Description

半導體結構與其形成方法
本發明係關於半導體結構與其形成方法，更特別關於焊墊與其形成方法。
現有的積體電路(IC)具有數以百萬計的主動元件如電晶體與電容。首先，形成個別元件於基板上，再內連線上述元件以形成功能電路。一般內連線結構包含橫向內連線如金屬線路，與垂直內連線如通孔插塞。形成於內連線結構頂部上的焊墊，將露出每一晶片的表面。藉由電性連接焊墊，可讓晶片連接至封裝基板或另一晶粒。
本發明一實施例提供一種半導體結構，包括：基板；焊墊位於基板上，焊墊具有接合區，與外圍區圍繞接合區；以及鈍化層位於基板與焊墊之外圍區上，鈍化層具有開口於其中，且開口露出焊墊之接合區，其中鈍化層之上表面與接合區之表面之間的第一垂直距離，係鈍化層之下表面與外圍區之上表面之間的第二垂直距離之30%至40%。
本發明一實施例提供一種半導體結構的形成方法，包括：形成墊層結構於基板上；形成鈍化層於墊層結構上，墊層結構之厚度係定義為鈍化層的下表面與墊層結構的上表面之間的距離，且鈍化層具有開口於其中，開口露出墊層結構之至少部份的上表面；以及移除開口露出的部份墊 層結構，以形成凹陷於墊層結構中，且鈍化層的上表面與凹陷的表面之間的垂直距離為墊層結構之厚度的30%至40%。
本發明一實施例提供一種半導體結構的形成方法，包括：形成墊層結構於基板上；形成鈍化層於墊層結構上，且墊層結構之厚度定義為鈍化層的下表面與墊層結構的上表面之間的距離；以及移除部份鈍化層以定義開口，開口露出墊層結構之至少部份的上表面，其中鈍化層的上表面與墊層結構的上表面之間的垂直距離，係墊層結構之厚度的30%至40%。
可以理解的是，本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述元件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。可以理解的是，下述圖式中的多種元件並非依比例繪示，僅用以方便說明而已。
此外，某一元件「位於另一元件上」、「連接至另一元件」、或「耦合至另一元件」可以是某一元件直接位於另一元件上、直接連接至另一元件、或直接耦合至另一元件，或者兩元件間隔有其他元件。空間性的相對用語如「較下方」、「較上方」、「水平」、「垂直」、「位於...其上」、「位於...其下」、「上」、「下」、「頂部」、「底部」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。可以理解的是，空間性的相對用語可 延伸至以其他方向使用之元件。
第1圖係本發明一或多個實施例中，半導體元件100的部份剖視圖。半導體元件100具有基板110、位於基板110上的構件層120、位於構件層120上的內連線結構130、位於內連線結構130上的鈍化層142與144、及位於內連線結構130上且被鈍化層142與144圍繞的焊墊150與160。
在某些實施例中，基板110包含半導體元素如結晶、多晶、或非晶結構的矽或鍺，半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及或銻化銦，半導體合金如SiGe、GAAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，或上述之組合。在至少一實施例中，基板110為具有漸變式組成的SiGe半導體合金基板，其中某一位置之Si/Ge的某一組成比例漸變至另一位置之Si/Ge的另一組成比例。在另一實施例中，SiGe合金層係形成於矽基板上。在又一實施例中，SiGe基板具有應力。在其他實施例中，半導體基板110為絕緣層上矽(SOI)。在某些實施例中，半導體基板110包含掺雜的磊晶層或埋層。在其他實施例中，半導體化合物基板具有多層結構，或基板包含多層的半導體化合物結構。
構件層120包含絕緣結構如淺溝槽絕緣(STI)結構121，以及被被STI結構121分隔的掺雜井區122。構件層120亦包含主動元件如金氧半場效電晶體(MOS電晶體)123於掺雜井區122中，及被動構件如多晶矽電阻124於STI結構121上。此外，構件層120包含的導電柱126可將主動元件及/或被動構件連接至內連線結構130。介電層 128位於主動元件與被動構件上，並圍繞導電柱126。
在某些實施例中，導電柱126之材料包含鎢、銅、鋁、或上述之組合。在某些實施例中，介電層128包含介電常數小於氧化矽的材料(亦稱之為低介電常數材料)，比如磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、或沉積金屬前的介電層(PMD)。
內連線結構130包含層層堆疊的導電通孔插塞132與導電線路134，具有再佈線結構135與136之再佈線層，及多個介電層138。上述介電層138位於構件層120上，並填入導電通孔插塞132、導電線路134、與再佈線結構135與136之間。導電通孔插塞132、導電線路134、與再佈線結構135與136，係用以電性連接構件層120中的主動元件及/或被動構件，並將其連接至焊墊150與160。
在某些實施例中，再佈線結構135與136之厚度大於內連線結構130中的其他導電線路之厚度。在至少一實施例中，再佈線結構135與136的材料不同於導電線路134與導電通孔插塞132的材料。在某些實施例中，介電層138包含低介電常數材料。
鈍化層142與144係用以保護內連線結構130、構件層120、與基板110，避免其直接曝露於損害半導體元件100的參數如濕氣及/或化學品。在某些實施例中，鈍化層142與144包含氧化物及/或氮化矽。在至少一實施例中，可省略鈍化層142。
在某些實施例中，焊墊150與160亦稱為墊層結構。焊墊150與160包含阻障層152與162，及墊體154與164 位於對應的阻障層152與162上。阻障層152與162係用以避免電性遷移，或避免墊體154與164之金屬原子擴散至內連線結構130、構件層120、及/或基板110中。在某些實施例中，可省略阻障層152與162。在某些實施例中，墊體154與164為多層結構。在某些實施例中，墊體154與164包含銅、鋁、或銅鋁合金。第1圖中的焊墊150與160的結構有些微差異。在至少一實施例中，只有與焊墊150或160中的一者相似之焊墊得以實施於單一半導體元件(如半導體元件100)中。
打線接合或凸塊製程中，在相鄰的焊墊(比如焊墊150與160)之間架橋及/或改變墊層開口(如第2A圖中的開口231a與231b)的側壁形狀，都會增加相鄰焊墊的短路風險。藉由增加開口側壁的高度，可降低相鄰焊墊的短路風險，不過這種作法會讓焊墊之間的距離縮短。
第2A圖係一或多個實施例中，半導體元件200之焊墊210與220的上視圖。在某些實施例中，半導體元件200即第1圖所示之半導體元件100。焊墊210與220延著橫線方向L對齊，且鈍化層230覆蓋部份焊墊210與220。在某些實施例中，鈍化層230包含第1圖中的鈍化層142與144。雖然第2A圖中只有兩個焊墊210與220，但某些實施例之半導體元件200包含的焊墊數目大於二。
焊墊210與220之橫向間距D，其定義為焊墊210與220之中心之間的距離。在某些實施例中，橫向間距D介於35μm至180μm之間。焊墊210具有接合區212，與圍繞接合區212的外圍區214。鈍化層230位於焊墊210之 外圍區214上，且具有開口231a以露出接合區212。焊間220亦具有接合區222，與圍繞接合區222的外圍區224。鈍化層230亦覆蓋焊墊220之外圍區224，且具有開口231b以露出接合區222。
沿著橫線方向L，焊墊210具有墊寬度Wpad，定義於鈍化層230中且露出接合區212的開口具有開口寬度Wopen，且外圍區214具有外圍寬度Wp。上述不同寬度之間的關係式為Wpad=Wopen+2×Wp。在某些實施例中，墊寬度Wpad介於30μm至90μm之間，開口寬度Wopen介於28μm至88μm之間，且外圍寬度Wp介於1.0μm至32μm之間。
第2B圖係沿著第2A圖之線段A的剖視圖，其半導體元件200之焊墊240即第2A圖所示之焊墊210。為了說明清楚，第2B圖省略了第1圖中的基板110、構件層120、與內連線結構130。鈍化層230包含第一鈍化層232於內練線結構130(見第1圖)上，與第二鈍化層234於第一鈍化層232之上表面237上。第一鈍化層232具有第一開口(如第4B圖所示之開口443)，且第二鈍化層234具有第二開口(如第4F圖所示之開口449)於第一開口上。第一與第二開口將露出再佈線結構135(見第1圖)之部份上表面。
焊墊240包含阻障層242與其上的墊體244。阻障層242沿著定義於第一鈍化層232中的第一開口側壁形成，並露出再佈線結構135(見第1圖)的上表面。第一鈍化層232圍繞部份墊體244，而第二鈍化層234亦圍繞部份墊體244。在某些實施例中，可省略阻障層242。焊墊240之較下方部份與第一鈍化層232大致等高，而焊墊240之較上 方部份與第二鈍化層234大致等高。沿著橫線方向L，焊墊240之較上方部份的寬度與墊寬度Wpad相同，而焊墊240之較下方部份的寬度Wbottom小於墊寬度Wpad。在某些實施例中，焊墊240之較下方部份的寬度Wbottom約為墊寬度Wpad之80%至95%。
焊墊240具有第一垂直距離T1，其定義為第二鈍化層234之上表面236與焊墊240之接合區表面246之間的距離。焊墊240具有第二垂直距離T2，其定義為第一鈍化層232之上表面237與焊墊240之外圍區表面247之間的距離。接合區表面246低於外圍區表面247。在某些實施例中，第一垂直距離T1為第二垂直距離T2的30%至40%。
第2C圖係沿著第2A圖之線段A的剖視圖，其半導體元件200之焊墊250即第2A圖所示之焊墊210。為了說明清楚，第2C圖省略了第1圖中的基板110、構件層120、與內連線結構130。
與第2B圖之結構相較，第2C圖之焊墊250包含阻障層252與其上的墊體254。第一鈍化層232圍繞墊體254之較下方部份，而第二鈍化層234圍繞墊體254之較上方部份。第二鈍化層234亦覆蓋焊墊250其上表面的邊緣部份，且焊墊250之接合部份具有平整的上表面256。
焊墊250具有第三垂直距離T3，其定義為第二鈍化層234之上表面236與焊墊250之上表面256之間的距離。焊墊250具有第四垂直距離T4，其定義為第一鈍化層232之上表面237與焊墊250之上表面256之間的距離。在某些實施例中，第三垂直距離T3為第四垂直距離T4之30% 至40%。
與第一垂直距離T1小於30%之第二垂直距離T2(或第三垂直距離T3小於30%之第四垂直距離T4)的焊墊相較，第2B及2C圖中的實施例其焊墊開口中的接線具有較佳持久度。上述焊墊開口係定義於鈍化層230中，並露出接合區212與222。此外，第2B及2C圖的實施例在打線接合製程或凸塊製程中，較不易損傷相鄰焊墊(如焊墊210與220)之間的墊層橋接，及/或使焊墊開口之側壁變形。如此一來，第2B及2C圖所示的某些實施例其橫線間距D，小於第一垂直距離T1小於30%之第二垂直距離T2(或第三垂直距離T3小於30%之第四垂直距離T4)的焊墊。
第3圖係一或多個實施例中，製作第2B圖中的焊墊240之方法300的流程圖。第4A至4F圖係具有焊墊450(見第4F圖)之半導體元件400的製程剖視圖。焊墊450可為第2B圖所示之焊墊240，及第1圖所示之焊墊150。
如第4A圖所示，半導體元件400具有基板410、位於基板410上的構件層420、及位於構件層420上的內連線結構430。內連線結構430包含再佈線結構435於其最上層。基板410、構件層420、內連線結構430、及再佈線結構435，與第1圖所示之基板110、構件層120、內連線結構130、及再佈線結構135相同或類似。如此一來，將不再重複解釋基板410、構件層420、內連線結構430、及再佈線結構435。
如第3及4B圖所示，步驟310形成第一鈍化層442於基板410、構件層420、及內連線結構430上。第一鈍化 層442之形成方法可為化學氣相沉積法(CVD)或物理氣相沉積法(PVD)。在某些實施例中，第一鈍化層442包含氧化矽、氮化矽、或二氧化鈦。在至少一實施例中，第一鈍化層442之厚度介於0.6μm至1.2μm之間。
如第3圖所示，步驟320移除部份第一鈍化層442以定義開口443(見第4B圖)。開口443露出部份再佈線結構435。在某些實施例中，開口443之形成步驟包含先形成圖案化遮罩層於第一鈍化層442上，接著進行乾蝕刻製程或濕蝕刻製程，移除圖案化遮罩未保護的部份第一鈍化層442。在形成開口443後，以灰化製程移除圖案化遮罩層。在至少一實施例中，可省略第一鈍化層442，即省略步驟310與320。
如第3及4C圖所示，步驟330形成阻障層452與導電層454於內連線結構430與第一鈍化層442上。阻障層452與導電層454填入開口443中，並電性連接至再佈線結構435。
首先，沿著第一鈍化層442之上表面與側壁444及再佈線結構435露出的部份上表面436，沉積阻障層452。在某些實施例中，阻障層452之形成方法可為CVD製程、PVD製程、或電漿增強式CVD(PECVD)製程。在至少一實施例中，阻障層452包含鎢、鉭、氮化鉭、氮化鈦、或上述之組合。在某些實施例中，可省略阻障層452。在某些實施例中，導電層454之形成方法可為CVD製程、PVD製程、鑲嵌製程、電化學電鍍沉積、或離子束沉積。在某些實施例中，導電層454包含銅、鋁、銅鋁合金、或鈦鋁合金。
如第3及4D圖所示，步驟330進一步圖案化阻障層452與導電層454以形成焊墊450。上述步驟使阻障層452形成圖案化阻障層452’，並使導電層454形成墊體454’。
如第3及4E圖所示，步驟340形成第二鈍化層446於第一阻障層442及焊墊450上。第二鈍化層446之形成方法可為CVD製程或PVD製程。在某些實施例中，第二鈍化層446包含氧化矽、氮化矽、或二氧化鈦。在至少一實施例中，第二鈍化層446之厚度(量測點並非由焊墊450上起算)介於0.8μm至2.5μm之間。如第4E圖所示，為了使焊墊結構類似第2B圖所示之實施例，需移除虛線區域460。
如第3及4F圖所示，步驟350移除部份的第二鈍化層446以定義開口449(位於第4E圖中的虛線區域460較上方的部份)。
接著如第3圖所示，步驟360形成凹陷(位於第4E圖中的虛線區域460較下方的部份)於焊墊450中。在某些實施例中，凹陷的形成方法包含形成圖案化遮罩層於焊墊450及第二鈍化層446上，且圖案化遮罩之開口露出部份焊墊。接著進行蝕刻製程於開口露出的部份焊墊450上。在某些實施例中，蝕刻製程係於一段預定時間進行濕蝕刻製程或乾蝕刻製程。
如第3及4F圖所示，步驟350與360移除虛線區域460。在某些實施例中，移除虛線區域460的方法可為單一蝕刻製程，因此步驟350與360合併為單一步驟。
如第2B圖之說明，第一鈍化層442上的焊墊450厚度 定義，為外圍區中第一鈍化層442之上表面448與焊墊450之上表面457之間的距離。第二鈍化層446的上表面447與凹陷(即接合區)表面456之間的垂直距離，為上述焊墊450厚度的30%至40%。
第5圖係一或多個實施例中，製作第2C圖中的焊墊250之方法500的流程圖。第6A至6B圖係具有焊墊450’(見第6B圖)之半導體元件400’的製程剖視圖。焊墊450’可為第2C圖所示之焊墊250，及第1圖所示之焊墊160。
第5圖所示之步驟510、520、及530，係各自對應第3圖中的步驟310、320、及330。如此一來，將不重複關於步驟510至530之敘述。同樣地，第6A至6B圖中的半導體元件與第4A至4F圖中的半導體元件400之間的差異，係出現於步驟530後(見第4D圖)。如此一來，第6A圖之結構係接續第4D圖所示之結構，製作半導體元件400’。
如第5及6A圖所示，步驟540形成第二鈍化層446於第一鈍化層442及焊墊450上。如第6A圖所示，為了使焊墊結構與第2C圖所示之實施例類似，需移除第二鈍化層446之虛線區域470。
如第5及6B圖所示，步驟550移除部份第二鈍化層，以定義開口472。如第2C圖之說明，第一鈍化層442上的焊墊450厚度定義，為第一鈍化層442之上表面448與焊墊450之上表面458之間的距離。第二鈍化層446的上表面447與焊墊450之上表面458之間的垂直距離，為上述焊墊450厚度的30%至40%。
在本發明某些實施例中，半導體結構包括：基板，位於基板上的焊墊，以及位於基板與焊墊之外圍區上的鈍化層。焊墊具有接合區，與圍繞接合區的外圍區。鈍化層具有開口於其中，且開口露出焊墊之接合區。鈍化層之上表面與接合區之表面之間的第一垂直距離，係鈍化層之下表面與外圍區之上表面之間的第二垂直距離之30%至40%。
在本發明某些實施例中，半導體結構的形成方法包括形成墊層結構於基板上。鈍化層係形成於墊層結構上，且墊層結構之厚度係定義為鈍化層的下表面與墊層結構的上表面之間的距離。移除部份鈍化層以定義開口，且開口露出墊層結構之至少部份的上表面。移除開口露出的部份墊層結構，以形成凹陷於墊層結構中。鈍化層的上表面與凹陷的表面之間的垂直距離為墊層結構之厚度的30%至40%。
在本發明某些實施例中，半導體結構的形成方法包括：形成墊層結構於基板上。形成鈍化層於墊層結構上，且墊層結構之厚度定義為鈍化層的下表面與墊層結構的上表面之間的距離。鈍化層具有開口於其中，且開口露出墊層結構之至少部份的上表面。鈍化層的上表面與墊層結構的上表面之間的垂直距離，係墊層結構之厚度的30%至40%。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
D‧‧‧橫向間距
L‧‧‧橫線方向
T1‧‧‧第一垂直距離
T2‧‧‧第二垂直距離
T3‧‧‧第三垂直距離
T4‧‧‧第四垂直距離
Wbottom‧‧‧焊墊之較下方部份的寬度
Wopen‧‧‧開口寬度
Wp‧‧‧外圍寬度
Wpad‧‧‧墊寬度
100、200、400、400’‧‧‧半導體元件
110、410‧‧‧基板
120、420‧‧‧構件層
121‧‧‧STI結構
122‧‧‧掺雜井區
123‧‧‧金氧半場效電晶體
124‧‧‧多晶矽電阻
130、430‧‧‧內連線結構
132‧‧‧導電通孔插塞
134‧‧‧導電線路
135、136、435‧‧‧再佈線結構
138‧‧‧介電層
142、144、230‧‧‧鈍化層
150、160、210、220、240、250、450、450’‧‧‧焊墊
152、162、242、252、452‧‧‧阻障層
154、164、244、254、454’‧‧‧墊體
212、222‧‧‧接合區
214、224‧‧‧外圍區
231a、231b、443、449、472‧‧‧開口
232、432、442‧‧‧第一鈍化層
234、446‧‧‧第二鈍化層
236、447‧‧‧第二鈍化層的上表面
237、448‧‧‧第一鈍化層的上表面
246‧‧‧接合區表面
247、457‧‧‧焊墊於外圍區表面
256、458‧‧‧焊墊表面
300、500‧‧‧方法
310、320、330、340、350、360、510、520、530、540、550‧‧‧步驟
436‧‧‧再佈線結構露出的部份上表面
444‧‧‧第一鈍化層之側壁
452’‧‧‧圖案化阻障層
454‧‧‧導電層
456‧‧‧凹陷表面
460、470‧‧‧虛線區域
第1圖係本發明一或多個實施例中，半導體元件之部份剖視圖；第2A圖係本發明一或多個實施例中，半導體元件之兩個焊墊的上視圖；第2B及2C圖係沿著第2A圖之橫線A的剖視圖；第3圖係製作第2B圖中的焊墊之流程圖；第4A至4F圖係本發明一或多個實施例中，具有焊墊之半導體元件的製程剖視圖；第5圖係製作第2c圖中的焊墊之流程圖；以及第6A至6B圖係本發明一或多個實施例中，具有焊墊之半導體元件的製程剖視圖。
T1‧‧‧第一垂直距離
T4‧‧‧第四垂直距離
200‧‧‧半導體元件
230‧‧‧鈍化層
232‧‧‧第一鈍化層
234‧‧‧第二鈍化層
236‧‧‧第二鈍化層的上表面
237‧‧‧第一鈍化層的上表面
250‧‧‧焊墊
252‧‧‧阻障層
254‧‧‧墊體
256‧‧‧焊墊表面

Claims (10)

  1. 一種半導體結構，包括：一基板；一焊墊位於該基板上，該焊墊具有一接合區，與一外圍區圍繞該接合區；以及一鈍化層位於該基板與該焊墊之該外圍區上，該鈍化層的所有上表面均高於該焊墊，該鈍化層具有一開口於其中，且該開口露出該焊墊之該接合區，其中該鈍化層之上表面與該接合區之表面之間的一第一垂直距離，係該鈍化層之下表面與該外圍區之上表面之間的一第二垂直距離之30%至40%。
  2. 如申請專利範圍第1項所述之半導體結構，其中該外圍區之上表面高於該接合區之表面。
  3. 如申請專利範圍第1項所述之半導體結構，其中該接合區之表面與該外圍區之上表面等高。
  4. 一種半導體結構的形成方法，包括：形成一墊層結構於一基板上；形成一鈍化層於該墊層結構上，該墊層結構之厚度係定義為該鈍化層的下表面與該墊層結構的上表面之間的距離，該鈍化層的所有上表面均高於該墊層結構，且該鈍化層具有一開口於其中，該開口露出該墊層結構之至少部份的上表面；以及移除該開口露出的部份該墊層結構，以形成一凹陷於該墊層結構中，且該鈍化層的上表面與該凹陷的表面之間的垂直距離為該墊層結構之厚度的30%至40%。
  5. 如申請專利範圍第4項所述之半導體結構的形成方法，更包括：在形成該墊層結構前，先形成另一鈍化層於該基板上；以及移除部份的該另一鈍化層以定義另一開口於該另一鈍化層中。
  6. 如申請專利範圍第5項所述之半導體結構的形成方法，其中形成該墊層結構之步驟更包括：將一導電層填入該另一開口，並使該導電層覆蓋該另一鈍化層；以及圖案化該導電層以形成該墊層結構。
  7. 如申請專利範圍第4項所述之半導體結構的形成方法，其中形成該凹陷之步驟包括：形成一圖案化遮罩於該墊層結構與該鈍化層上，該圖案化遮罩之該開口露出部份該墊層結構；以及進行蝕刻製程，於該開口露出之部份該墊層結構上。
  8. 一種半導體結構的形成方法，包括：形成一墊層結構於一基板上，其中該墊層結構具有一接合區，與一外圍區圍繞該接合區；形成一鈍化層於該墊層結構上，該鈍化層的所有上表面均高於該墊層結構，且該墊層結構之厚度定義為該鈍化層的下表面與該墊層結構之該外圍區的上表面之間的距離；以及移除部份該鈍化層以定義一開口，該開口露出該墊層結構之該接合區的上表面； 其中該鈍化層的上表面與該墊層結構之該接合區的上表面之間的垂直距離，係該墊層結構之厚度的30%至40%。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，更包括：在形成該墊層結構前，先形成另一鈍化層於該基板上；以及移除部份該另一鈍化層以定義另一開口於該另一鈍化層中。
  10. 如申請專利範圍第9項所述之半導體結構的形成方法，其中形成該墊層結構之步驟包括：將一導電層填入該另一開口，並使該導電層覆蓋該另一鈍化層；以及圖案化該導電層以形成該墊層結構。
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