KR101883379B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에 복수 개로 형성되며, 집적 회로부에 신호를 제공하도록 구성된 신호 라인들(signal lines); 및 상기 기판 상에서 상기 집적 회로부에 전원을 제공하도록 구성되며, 제1 파워 라인과 상기 제1 파워 라인 상에 형성된 제2 파워 라인의 적층 구조물로 형성된 적어도 하나의 파워 라인(power line)을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 파워 라인을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 높아지고 소비 전력이 감소함에 따라 파워 라인과 신호 라인 등과 같은 배선 라인의 선폭(line width) 또한 감소한다. 그러나, 파워 라인의 단면적이 감소하여, 반도체 장치에 필요한 양의 전류를 공급하지 못할 수 있으므로 반도체 장치의 동작 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 동작 신뢰성이 우수한 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 신뢰성이 우수한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치에 따르면, 기판 상에 복수 개로 형성되며, 집적 회로부에 신호를 제공하도록 구성된 신호 라인들(signal lines); 및 상기 기판 상에서 상기 집적 회로부에 전원을 제공하도록 구성되며, 제1 파워 라인과 상기 제1 파워 라인 상에 형성된 제2 파워 라인의 적층 구조물로 형성된 적어도 하나의 파워 라인(power line)을 포함한다.
예시적인 실시예들에 있어서, 상기 파워 라인의 높이는 상기 신호 라인들의 높이보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 파워 라인의 높이는 상기 신호 라인들의 높이와 실질적으로 동일하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인은 상기 제1 파워 라인의 폭보다 작거나 같은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인의 하부면 전체가 상기 제1 파워 라인과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 신호 라인들 및 상기 제1 및 제2 파워 라인들의 측벽들을 덮는 층간 절연막이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인은 상기 층간 절연막의 상면과 동일한 레벨의 상면을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판 상에 형성된 복수의 신호 라인들; 상기 기판 상에서 제1 방향으로 연장하며, 상기 복수의 신호 라인들의 상면과 동일한 레벨의 상면을 갖는 제1 파워 라인; 상기 제1 파워 라인 상에서 상기 제1 방향으로 연장하는 제2 파워 라인; 및 상기 기판 상에 형성되고, 상기 복수의 신호 라인들의 상면들과 동일한 레벨의 상면을 갖는 하부 패드를 포함한다.
예시적인 실시예들에 있어서, 상기 하부 패드 상에 형성되며, 상기 제2 파워 라인의 상면과 동일한 레벨의 상면을 갖는 상부 패드가 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인은 상기 상부 패드와 동일한 물질로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 파워 라인 및 상기 제2 파워 라인 사이에 형성되는 제3 파워 라인을 더 포함하고, 상기 제3 파워 라인은 상기 제1 및 제2 파워 라인들 각각의 폭보다 작은 폭을 갖는 라인 형상으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 신호 라인을 덮고 상기 제1 및 제2 파워 라인들의 측벽들을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 하부 패드와 전기적으로 연결되는 패드 플러그; 및 상기 층간 절연막 상에 형성되며, 상기 패드 플러그와 전기적으로 연결되는 재배선 라인이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인의 상면이 상기 패드 플러그의 상면과 동일한 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인의 상면이 상기 재배선 라인 상면과 동일한 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 파워 라인은 상기 패드 플러그 및 상기 재배선 라인과 동일한 물질로 형성될 수 있다.
본 발명에 따른 반도체 장치는 파워 라인이 제1 파워 라인 및 제2 파워 라인의 적층 구조로 형성된다. 따라서, 파워 라인의 단면적이 증가하여 배선 저항이 감소할 수 있고, 반도체 장치에 필요한 양의 전류를 공급할 수 있으므로 반도체 장치의 동작 신뢰성을 향상시킬 수 있다. 또한, 파워 라인의 폭을 감소시켜 파워 라인 형성 영역의 면적을 감소시킴에 따라 신호 라인 형성 영역의 면적을 더 확보할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도를 나타낸다.
도 2는 도 1의 반도체 장치의 I-I' 선을 따라 자른 단면도를 나타낸다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이고, 도 5b 및 도 5c는 도 5a의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이고, 도 6b 및 도 6e는 도 6a의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도를 나타낸다. 도 2는 도 1의 반도체 장치의 I-I' 선을 따라 자른 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 기판(110) 상에 집적 회로부(도시되지 않음)가 형성되고, 상기 집적 회로부를 커버하는 제1 층간 절연막(120)이 기판(110) 상에 형성될 수 있다. 상기 집적 회로부는 반도체 장치의 종류에 따라 디램(DRAM) 메모리 소자, 플래시 메모리 소자, 로직 소자, 아날로그 소자 등일 수 있다. 또한, 제1 층간 절연막(120)의 내부에 다수의 배선 패턴들(도시되지 않음) 및 다수의 절연층들(도시되지 않음)이 형성될 수도 있다.
제1 층간 절연막(120) 상에는 상기 집적 회로부와 전기적으로 연결되는 신호 라인들(134)이 형성될 수 있다. 신호 라인들(134)은 상기 집적 회로부에 입출력 신호를 전달하도록 구성될 수 있다. 예를 들어, 신호 라인들(134)은 비트 라인(도시되지 않음)을 통해 상기 집적 회로부에 전기적으로 연결될 수 있다. 도 1에 도시된 레이아웃은 예시적인 신호 라인들(134)의 배열을 나타낸 것이며, 신호 라인들(134)은 반도체 장치의 종류 및 설계에 따라 다양한 패턴을 가지며 형성될 수 있다. 신호 라인들(134)은 소정의 폭을 갖는 라인 형상을 가지며 복수 개로 형성될 수 있다. 예를 들어, 신호 라인(134)의 선폭은 약 20 nm 내지 약 100 nm의 범위로 형성될 수 있으나, 신호 라인(134)의 선폭이 이에 한정되는 것은 아니다.
제1 층간 절연막(120) 상에 상기 집적 회로부와 전기적으로 연결되는 파워 라인(166)이 형성될 수 있다. 파워 라인(166)은 상기 집적 회로부에 전원 소스를 공급하도록 구성될 수 있다. 파워 라인(166)은 제1 층간 절연막(120) 상에 순차적으로 적층된 하부 파워 라인(136) 및 상부 파워 라인(156)을 포함할 수 있다.
하부 파워 라인(136)은 소정의 폭을 갖는 라인 형상으로 제1 층간 절연막(120) 상에 적어도 하나 형성될 수 있다. 하부 파워 라인(136)은 수백 nm 내지 수 마이크로미터 범위의 제1 폭(W1)을 가질 수 있고, 하부 파워 라인(136)의 높이는 신호 라인(134)의 높이와 유사하게 형성될 수 있다.
상부 파워 라인(156)은 소정의 폭을 갖는 라인 형상을 가지며 하부 파워 라인(136) 상에 형성될 수 있다. 상부 파워 라인(156)은 수백 nm 내지 수 마이크로미터 범위의 제2 폭(W2)을 가질 수 있고, 제2 폭(W2)은 제1 폭(W1)보다 실질적으로 같거나 작게 형성될 수 있다. 예를 들어, 하부 파워 라인(136)이 약 1 ㎛의 제1 폭(W1)을 가지며 제1 층간 절연막(120) 상에서 일 방향으로 연장될 때, 상부 파워 라인(156)은 제1 폭(W1)보다 작은 제2 폭(W2)을 가지며 하부 파워 라인(136) 상에서 상기 일 방향으로 연장될 수 있다. 따라서, 상부 파워 라인(156)의 바닥면 전체가 하부 파워 라인(136)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 하부 파워 라인(136)의 상면이 신호 라인(134)의 상면과 동일 평면 상에 위치하고, 상부 파워 라인(156)의 상면은 신호 라인(134)의 상면보다 높이 형성될 수 있다. 한편, 파워 라인(166)의 저항이 작을수록 전압 강하(IR drop)가 감소하므로 반도체 장치의 구동에 필요한 전력이 감소될 수 있다. 파워 라인(166)은 단면적 감소에 의한 저항 감소를 방지하기 위하여 신호 라인(134)보다 큰 폭 및 높이를 가지도록 형성될 수 있다.
제1 층간 절연막(120) 상에 신호 라인(134) 및 파워 라인(166)의 측벽을 덮는 제2 층간 절연막(140)이 형성될 수 있다. 제2 층간 절연막(140)의 상면은 파워 라인(166)의 상면과 동일 평면 상에 형성될 수 있고, 제2 층간 절연막(140)은 신호 라인(134)의 상면을 완전히 덮을 수 있다.
제2 층간 절연막(140) 및 파워 라인(166) 상에 패시베이션층(170)이 형성될 수 있다.
본 발명에 따른 반도체 장치(100)는 하부 파워 라인(136) 및 상부 파워 라인(156)의 적층 구조로 형성된 파워 라인(166)을 구비하며, 파워 라인(166)의 높이는 신호 라인(134)의 높이보다 높게 형성될 수 있다. 따라서, 파워 라인을 하나의 층으로 구성된 메탈 라인으로 형성하는 경우와 비교할 때 파워 라인(166)의 단면적이 증가하여 파워 라인(166)의 저항이 감소할 수 있다. 또한, 하부 파워 라인(136)의 하부 면 전체가 상부 파워 라인(156)과 접촉하므로, 파워 라인을 2 층의 메탈 라인들이 비아를 통해 연결되도록 형성하는 경우와 비교할 때 파워 라인(166)의 접촉 저항이 감소할 수 있다. 따라서, 반도체 장치(100)에 필요한 충분한 양의 전류를 공급할 수 있으므로 반도체 장치(100)의 동작 신뢰성을 향상시킬 수 있다. 또한, 파워 라인(166)의 폭을 감소시켜 파워 라인(166) 형성 영역의 면적을 감소시킴에 따라 신호 라인(134) 형성 영역의 면적을 더 확보할 수 있다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 장치(100)(도 2)의 제조 방법을 나타내는 단면도들이다. 도 1 및 도 2에서와 동일한 부호는 동일 부재를 나타내며, 이들에 대한 중복 설명은 생략한다.
도 3a를 참조하면, 기판(110) 상에 집적 회로부(도시되지 않음)가 형성된 제1 층간 절연막(120)을 형성할 수 있다.
이후, 제1 층간 절연막(120) 상에 도전층(도시되지 않음)을 형성하고, 상기 도전층 상에 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 도전층을 패터닝함으로써 제1 층간 절연막(120) 상에 신호 라인(134) 및 하부 파워 라인(136)을 형성할 수 있다. 상기 도전층은 알루미늄, 구리, 텅스텐, 티타늄, 루테늄, 탄탈륨 등의 금속 물질 또는 이들의 조합을 사용하여 형성할 수 있다. 신호 라인(134) 및 하부 파워 라인(136)은 각각 상기 집적 회로부와 전기적으로 연결되며, 소정의 폭을 갖는 라인 형상으로 형성될 수 있다. 예를 들어, 신호 라인(134)은 약 20 내지 100 nm의 폭을 갖는 복수 개의 라인들로 형성되고, 하부 파워 라인(136)은 약 수백 nm 내지 수 마이크로미터의 제1 폭(W1)을 갖는 적어도 하나의 라인으로 형성될 수 있다.
도 3b를 참조하면, 제1 층간 절연막(120) 상에 신호 라인(134) 및 하부 파워 라인(136)을 덮는 제2 층간 절연막(140)을 형성할 수 있다. 제2 층간 절연막(140)은 신호 라인(134)을 충분히 덮도록 소정의 두께로 형성될 수 있다. 예를 들어, 제2 층간 절연막(140)의 높이(H2)는 하부 파워 라인(136)의 높이(H1)의 약 1.5 배 내지 약 10배로 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(140)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등을 사용하여 화학 기상 증착(chemical vapor deposition) 공정, 원자층 증착(atomic layer deposition) 공정 등을 사용하여 형성될 수 있다.
도 3c를 참조하면, 제2 층간 절연막(140)에 하부 파워 라인(136) 상면을 노출하는 개구(141)를 형성할 수 있다. 개구(141)는 소정의 폭을 가지며 하부 파워 라인(136)의 연장 방향을 따라 연장하도록 형성할 수 있다. 예를 들어, 개구(141)는 일 방향으로 연장하는 트렌치(trench) 형상으로 형성될 수 있다. 개구(141)는 하부 파워 라인(136)의 제1 폭(W1)보다 작거나 동일한 제2 폭(W2)을 가지도록 형성될 수 있다.
개구(141)를 형성하기 위한 포토리소그래피 공정에서, 패터닝될 개구(141)의 최소 선폭이 수백 nm 내지 수 마이크로미터에 해당한다. 상기 공정에서의 최소 선폭은 신호 라인(134)을 패터닝하기 위한 공정에서의 패터닝을 위한 최소 선폭에 비하여 상당히 크다. 따라서, 개구(141)를 형성하기 위하여 고해상도의 포토리소그래피 장비를 사용할 필요가 없다.
도 3d를 참조하면, 개구(141)를 채우는 도전층(156a)을 형성할 수 있다. 예시적인 실시예들에 있어서, 도전층(156a)은 하부 파워 라인(136)와 동일한 물질을 사용하여 형성할 수도 있고, 하부 파워 라인(136)와 상이한 물질을 사용하여 형성할 수도 있다. 예를 들어, 도전층(156a)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 루테늄 또는 이들의 조합을 사용하여 형성할 수 있다.
도전층(156a)의 종류에 따라, 도전층(156a)을 형성하기 전에 배리어막(도시되지 않음)을 더 형성할 수도 있다. 예를 들어, 도전층(156a)이 구리를 포함하는 경우, 개구(141)의 측벽 및 하부 파워 라인(136) 상에 상기 배리어막을 소정 두께로 형성한 후, 상기 배리어막 상에 도전층(156a)을 형성하여 개구(141) 내부를 채울 수 있다. 상기 배리어막은 도전층(156a) 내부에 포함된 물질이 제1 및 제2 층간 절연막들(120, 140) 내부로 확산하는 것을 방지하는 기능을 할 수 있다.
다시 도 2를 참조하면, 제2 층간 절연막(140) 상면이 노출될 때까지 도전층(도 3d의 156a)을 평탄화함으로써 개구(141) 내에 상부 파워 라인(156)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing, CMP) 공정, 에치백(etch-back) 공정 등을 사용하여 수행될 수 있다.
하부 파워 라인(136) 및 상부 파워 라인(156)의 적층 구조물을 파워 라인(166)으로 지칭할 수 있다.
예시적인 실시예들에 있어서, 상부 파워 라인(156)은 하부 파워 라인(136) 상부에 적층되어 라인 형상으로 연장되도록 형성될 수 있다. 도 2에는 상부 파워 라인(156)이 제2 폭(W2)이 하부 파워 라인(136)의 제1 폭(W1)보다 약간 작게 형성된 것으로 도시되었으나, 이와는 달리 상부 파워 라인(156)이 제2 폭(W2)이 하부 파워 라인(136)의 제1 폭(W1)과 동일하게 형성될 수도 있다. 예시적인 실시예들에 있어서, 상부 파워 라인(156)의 높이는 하부 파워 라인(136)의 높이의 약 0.5 배 내지 약 9배일 수 있다. 상부 파워 라인(156)의 높이가 크게 형성될수록, 파워 라인(166)의 단면적이 증가할 수 있다. 상부 파워 라인(156)의 높이가 큰 경우, 파워 라인(166)의 단면적은 동일하게 유지하면서 하부 파워 라인(136)의 폭이 감소될 수 있다. 따라서, 상부 파워 라인(156) 형성 영역의 면적을 축소시키고 신호 라인(134) 형성 영역의 면적을 확보할 수 있다.
이후, 제2 층간 절연막(140) 및 상부 파워 라인(156) 상에 패시베이션층(170)을 형성한다.
본 발명에 따르면, 파워 라인(166)을 하부 파워 라인(136) 및 상부 파워 라인(156)의 적층 구조로 형성하여 파워 라인(166)의 저항을 감소시킬 수 있고, 파워 라인(166)의 형성 영역의 면적이 작아짐에 따라 신호 라인(134)을 형성할 수 있는 면적이 증가하여, 신호 라인(134)의 개수를 증가시킬 수 있다. 또한, 상부 파워 라인(156)의 형성을 위한 패터닝 공정 시에는 패터닝 최소 선폭이 크므로 고해상도의 포토리소그래피 장치의 사용이 필요하지 않아 공정 비용을 줄일 수 있다.
또한, 본 발명에 따른 반도체 장치(100)는 비아가 없더라도 적층 구조의 파워 라인(166)을 형성할 수 있다. 비교예에 있어서, 비아를 사용하여 하부 및 상부 파워 라인들이 적층된 구조의 파워 라인을 형성하는 경우에, 하부 파워 라인을 덮는 층간 절연막에 콘택 홀을 형성한다. 이후, 상기 콘택 홀 내에 도전 물질을 매립한 후, 상기 도전 물질을 평탄화하여 상기 콘택 홀 내에 비아를 형성한다. 이후 상부 파워 라인을 증착하고 패터닝하는 공정을 수행하여 적층 구조의 파워 라인을 형성하게 된다. 즉, 비아를 형성하기 위한 콘택 홀 형성 및 도전 물질의 매립 공정이 요구되므로 제조 공정이 복잡하다. 또한, 적은 비아 단면적에 의해 파워 라인 전체의 저항이 증가하므로 반도체 장치의 동작 신뢰성이 우수하지 못할 수 있다. 그러나, 본 발명에 따르면 상기 비아의 형성 공정을 생략할 수 있어 제조 공정을 단순화할 수 있다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치(200)(도 4d)의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 기판(210) 상에 집적 회로부(도시되지 않음)가 형성되고, 상기 집적 회로부를 덮는 제1 층간 절연막(220)이 기판(210) 상에 형성될 수 있다.
제1 층간 절연막(220) 상에 제1 식각 저지막(232) 및 제2 층간 절연막(234)이 순차적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 식각 저지막(232)은 제2 층간 절연막(234)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제2 층간 절연막(234)은 실리콘 산화물을 사용하여 형성할 수 있고, 제1 식각 저지막(232)은 실리콘 질화물을 사용하여 형성할 수 있다.
제2 층간 절연막(234)에 제1 개구들(235)을 형성할 수 있다. 예를 들어, 제1 개구들(235)에 의하여 제1 식각 저지막(232)의 상면 부분들이 노출될 때까지 제2 층간 절연막(234)을 식각할 수 있다.
이후, 제1 식각 저지막(232)을 선택적으로 식각하여 제1 개구들(235)에 의해 노출된 제1 식각 저지막(232) 부분들을 제거할 수 있다.
도 4b를 참조하면, 제1 개구들(235)의 측벽들 및 제1 개구들(235)의 바닥부에 노출된 제1 층간 절연막(220) 상에 제1 배리어막(barrier layer)(240)를 형성할 수 있다. 예를 들어, 제1 배리어막(240)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 루테늄 질화물 또는 이들의 조합을 사용하여 형성할 수 있다. 제1 배리어막(240)은 후속 공정에서 제1 개구들(235) 내에 형성될 금속 물질이 제1 및 제2 층간 절연막들(220, 234) 내부로 확산하는 것을 방지하는 확산 방지막(diffusion barrier layer)으로 작용할 수 있다.
이후, 제1 개구들(235)의 내벽들 상에 형성된 제1 배리어막(240) 상에 도전 물질을 매립하여, 제1 개구들(235) 내에 하부 배선 라인들(242)을 형성한다. 하부 배선 라인(242)의 선폭 및 형상 등의 설계는 그 상부에 형성될 접속 패드(도 4d의 282), 파워 라인(도 4d의 286) 및 신호 라인(도 4c의 264)의 설계에 따라 달라질 수 있다. 예를 들어, 상부에 신호 라인(264)이 형성되는 하부 배선 라인(242)은 상부에 파워 라인(286)이 형성되는 하부 배선 라인(242)보다 선폭이 작게 형성될 수 있다. 상기 도전 물질은 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 이들의 조합을 사용하여 형성할 수 있다.
도 4c를 참조하면, 하부 배선 라인들(242) 및 제2 층간 절연막(234) 상에 제3 층간 절연막(236)을 형성하고, 제3 층간 절연막(236) 내에 제2 개구들(237)을 형성하여 하부 배선 라인들(242)의 상면들을 노출시킬 수 있다. 예시적인 실시예들에 있어서, 제2 개구들(237)은 원기둥 또는 다각형 기둥 형상으로 형성될 수 있다.
제2 개구들(237)을 매립하는 도전층(도시되지 않음)을 형성한 후, 제3 층간 절연막(236)의 상면이 노출될 때까지 상기 도전층 상부에 평탄화 공정을 수행할 수 있다. 이에 따라, 제2 개구들(237) 내에 하부 플러그들(244)을 형성할 수 있다.
하부 플러그들(244) 및 제3 층간 절연막(236) 상에 제2 식각 저지막(252) 및 제4 층간 절연막(254)을 순차적으로 형성할 수 있다. 이후, 제4 층간 절연막(254)과 제2 식각 저지막(252)을 순차적으로 식각하여 하부 플러그들(244)의 상면을 노출하는 제3 개구 내지 제5 개구들(255, 257, 259)을 형성할 수 있다. 제3 내지 제5 개구들(255, 257, 259)의 바닥부 및 측벽들 상에 제2 배리어막(260)을 형성할 수 있다.
이후, 제3 내지 제5 개구들(255, 257, 259) 내부를 채우는 도전 물질을 제4 층간 절연막(254) 상에 형성하고, 제4 층간 절연막(254)의 상면이 노출될 때까지 상기 도전 물질을 평탄화하여 제3 내지 제5 개구들(255, 257, 259) 내에 각각 하부 패드(262), 신호 라인(264) 및 하부 파워 라인(266)을 형성할 수 있다.
도 4d를 참조하면, 하부 패드(262) 및 하부 파워 라인(266) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 하부 패드(262) 및 하부 파워 라인(266) 상에 각각 상부 패드(272) 및 상부 파워 라인(276)을 형성할 수 있다. 이에 따라, 하부 파워 라인(266) 및 상부 파워 라인(276)의 적층 구조물이 상기 반도체 장치의 파워 라인(286)으로 기능할 수 있고, 상부 패드(272) 및 하부 패드(262)가 상기 반도체 장치의 전기적 접속을 위한 접속 패드(282)로 기능할 수 있다. 만약 하부 패드(262)가 연성이 큰 물질을 포함하는 경우, 하부 패드(262) 상에 솔더 볼 또는 본딩 와이어를 접합하는 과정에서 접합 특성이 나쁠 수 있다. 따라서, 연성이 작은 물질을 포함하는 상부 패드(272)를 하부 패드(262) 상에 형성하여 접속 패드(282)의 접합 특성이 향상될 수 있다. 예를 들어, 하부 패드(262)가 구리 등의 물질을 포함하는 경우, 상부 패드(272)는 알루미늄, 티타늄, 탄탈륨, 또는 이들의 조합을 사용하여 형성될 수 있다.
이후, 상부 파워 라인(276) 및 신호 라인(264)들을 덮고, 상부 패드(272)의 에지 부분을 덮는 패시베이션층(290)을 형성할 수 있다.
본 발명에 따른 반도체 장치(200)의 제조 방법은, 접속 패드(282)의 상부 패드(272) 형성 공정에서 상부 파워 라인(276)을 동시에 형성할 수 있으므로, 파워 라인(286)의 제조 공정을 단순화할 수 있다.
도 5a는 예시적인 실시예들에 따른 반도체 장치(300)를 나타내는 평면도이고, 도 5b 및 도 5c는 상기 반도체 장치(300)의 제조 방법을 나타내는 단면도들이다. 도 5c에는 도 5a의 II-II' 선을 따라 자른 단면을 도시한다. 상기 반도체 장치(300)는 파워 라인(386)이 제1 내지 제3 파워 라인들(366, 368, 376)의 적층 구조물로 형성되는 것을 제외하면, 도 4a 내지 도 4d를 참조로 설명한 반도체 장치(200)와 유사하다.
도 5b를 참조하면, 우선 도 4a 내지 도 4c를 참조로 설명한 공정들을 수행하여 기판(310) 상에 제1 내지 제4 층간 절연막들(320, 334, 336, 354) 및 하부 배선 라인(342), 하부 플러그들(344), 하부 패드(362), 신호 라인(364) 및 제1 파워 라인(366)(도 4c의 하부 파워 라인(266)에 대응됨)을 형성한다.
이후, 하부 패드(362), 신호 라인(364) 및 제1 파워 라인(366) 및 제4 층간 절연막(354) 상에 제5 층간 절연막(356)을 형성한다.
각각 하부 패드(362) 및 제1 파워 라인(366)을 노출하는 제6 개구(357) 및 제7 개구(359)를 제5 층간 절연막(356)에 형성한다. 도 5b에는 하나의 제6 개구(357)가 형성된 것이 도시되었지만, 이와는 달리 하나의 하부 패드(362) 상에 복수의 제6 개구들(357)이 형성되어 하부 패드(362)의 복수의 상면들을 노출할 수도 있다. 제6 개구(357)는 원형, 타원형 또는 사각형 등의 수평 방향 단면을 갖도록 형성할 수 있다. 제1 파워 라인(366)을 노출하는 제7 개구(359)는 제1 파워 라인(366)의 연장 방향으로 연장하는 트렌치 형상으로 형성할 수 있다. 이 때, 제7 개구(359)의 폭은 제1 파워 라인(366)의 폭보다 작게 형성할 수 있다. 예를 들어, 제7 개구(359)의 폭은 제6 개구(357)의 폭과 유사하게 형성될 수 있다.
도 5c를 참조하면, 제6 개구(357) 및 제7 개구(359)를 채우는 도전층(도시되지 않음)을 제5 층간 절연막(356) 상에 형성하고, 상기 도전층의 상부를 평탄화하여 제6 개구(357) 및 제7 개구(359) 내에 각각 패드 플러그(358) 및 제2 파워 라인(368)을 형성할 수 있다.
이후, 제5 층간 절연막(356) 상에 도전층(도시되지 않음)을 형성하고, 상기 도전층을 패터닝하여, 패드 플러그(358) 및 제2 파워 라인(368)과 각각 전기적으로 연결되는 상부 패드(372) 및 제3 파워 라인(376)을 형성한다. 예시적인 실시예들에 있어서, 하부 패드(362)는 구리를 포함하는 물질을 사용하여 형성할 수 있고, 상부 패드(372)는 알루미늄을 포함하는 물질을 사용하여 형성할 수 있다.
제2 파워 라인(368)은 제1 파워 라인(366)의 폭보다 작은 폭을 가지며, 제2 파워 라인(368)의 하부면 전체가 제1 파워 라인(366)과 접촉할 수 있다. 제2 파워 라인(368) 상에 제3 파워 라인(376)이 형성될 수 있다. 이 때, 제3 파워 라인(376)의 폭은 제2 파워 라인(368)의 폭보다 클 수 있다. 이에 따라 제2 파워 라인(368)의 상부면 전체가 제3 파워 라인(376)과 접촉할 수 있다. 제1 내지 제3 파워 라인들(366, 368, 376)은 파워 라인(386)으로 지칭될 수 있다.
이후, 제5 층간 절연막(356) 상에 제3 파워 라인(376) 및 상부 패드(372)의 에지 부분을 커버하는 패시베이션층(390)을 형성할 수 있다.
본 발명에 따르면, 파워 라인(386)은 제1 파워 라인(366)과 제3 파워 라인(376)이 라인 형상의 제2 파워 라인(368)을 통해 전기적으로 연결된다. 따라서, 비아를 통해 하부 파워 라인과 상부 파워 라인이 연결되는 경우에 비하여 제1 내지 제3 파워 라인들(366, 368, 376) 사이의 접촉 면적이 커질 수 있고, 파워 라인(386)의 저항을 감소시킬 수 있다. 상기 반도체 장치(300)는 동작 신뢰성이 향상될 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치(400)를 나타내는 평면도이고, 도 6b 및 도 6e는 상기 반도체 장치(400)의 제조 방법을 나타내는 단면도들이다. 도 6e에는 도 6a의 III-III' 선을 따라 자른 단면을 도시한다.
도 6b를 참조하면, 기판(410) 상에 집적 회로부(도시되지 않음)가 형성되고, 상기 집적 회로부를 덮는 제1 층간 절연막(420)이 기판(410) 상에 형성될 수 있다. 제1 층간 절연막(420) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 접속 패드(432), 신호 라인(434) 및 제1 파워 라인(436)을 형성할 수 있다.
이후, 접속 패드(432), 신호 라인(434) 및 제1 파워 라인(436)을 덮는 제2 층간 절연막(440)이 제1 층간 절연막(420) 상에 형성될 수 있다. 제2 층간 절연막(440)은 실리콘 질화물, 폴리이미드 등의 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연막(440)의 높이는 신호 라인(434)의 높이의 약 1.5 배 내지 약 10 배로 형성할 수 있으나, 이에 한정되는 것은 아니다.
이후, 제2 층간 절연막(440)에 접속 패드(432) 및 제1 파워 라인(436)의 상면들을 노출하는 제1 개구(441) 및 제2 개구(443)를 각각 형성할 수 있다. 제1 개구(441)는 원기둥 형상 또는 다각형 기둥 형상을 갖도록 형성될 수 있다. 접속 패드(432)를 노출하는 제1 개구(441)는 한 개로 형성될 수도 있고, 복수 개로 형성될 수도 있다.
제2 개구(443)는 제1 파워 라인(436)의 연장 방향으로 연장하는 트렌치 형상으로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 개구(443)의 폭은 제1 파워 라인(436)의 폭보다 작게 형성될 수 있거나, 또는 제1 파워 라인(436)의 폭과 동일하게 형성될 수도 있다.
도 6c를 참조하면, 제1 개구(441) 및 제2 개구(443)를 채우는 도전층(도시되지 않음)을 제2 층간 절연막(440) 상에 형성할 수 있다. 이후, 제2 층간 절연막(440) 상면이 노출될 때까지 상기 도전층을 평탄화할 수 있다. 따라서, 제1 개구(441) 내부에 접속 패드(432)와 전기적으로 연결되는 비아(452)가 형성될 수 있고, 제2 개구(443) 내부에 제1 파워 라인(436)과 전기적으로 연결되는 제2 파워 라인(456)이 형성될 수 있다.
제2 파워 라인(456)과 제1 파워 라인(436)은 반도체 장치(400)의 파워 라인(466)으로 지칭될 수 있다. 제2 파워 라인(456)의 상면은 비아(452)의 상면과 동일한 레벨 상에 위치할 수 있다. 제2 파워 라인(456)은 제1 파워 라인(436)과 동일하거나 작은 폭을 가지며 제1 파워 라인(436)의 연장 방향으로 연장할 수 있다. 제2 파워 라인(456)의 바닥면 전체가 제1 파워 라인(436)에 접촉하도록 형성될 수 있다. 제1 파워 라인(436)과 제2 파워 라인(456)의 접촉 면적이 증가하므로, 접촉 면적 감소에 의한 파워 라인(466)의 저항 감소 발생이 방지될 수 있다.
도 6d를 참조하면, 제2 층간 절연막(440) 상에 재배선층(도시되지 않음)을 형성하고, 상기 재배선층을 패터닝하여 비아(452)와 전기적으로 연결되는 재배선 라인(460)을 형성할 수 있다.
재배선 라인(460)은 예를 들면, 반도체 장치(400)의 에지 부분에 형성된 접속 패드(432)를 반도체 장치의 중심 부분으로 재위치시키기 위하여 사용되거나, 반도체 장치(400)의 센터 부분에 형성된 접속 패드(432)를 반도체 장치의 에지 부분으로 재위치시키기 위하여 사용될 수 있다. 또한, 재배선 라인(460)은 반도체 장치(400)에 형성된 인접한 접속 패드들(432) 사이의 간격 또는 면적을 조절하기 위하여 사용될 수 있다. 예를 들어, 인접한 접속 패드들(432) 사이의 간격이 좁을 때, 접속 패드들(432)에 연결되는 재배선 라인(460) 및 재배선 패드(즉, 패시베이션층(470)에 의해 커버되지 않은 재배선 라인(460) 부분)를 형성하여 상기 재배선 패드 사이의 간격을 증가시키거나 상기 재배선 패드의 면적을 확대시킬 수 있다.
예시적인 실시예들에 있어서, 재배선 라인(460)은 반도체 장치(400)의 설계에 따라 다양한 패턴을 갖는 라인 형상으로 형성될 수 있고, 후속 공정에서 상기 재배선 패드가 형성될 재배선 라인(460) 부분은 패드 형상을 가지도록 넓은 폭을 갖도록 형성될 수 있다.
도 6e를 참조하면, 재배선 라인(460), 제2 파워 라인(456) 및 제2 층간 절연막(440) 상에 재배선 라인(460)의 상면 일부를 노출하는 패시베이션층(470)을 형성할 수 있다. 예를 들면, 재배선 라인(460) 및 제2 층간 절연막(440) 전면을 덮는 감광성 물질을 포함하는 패시베이션층(470)을 형성한 후, 포토 공정을 수행하여 상기 재배선 패드가 형성될 영역의 재배선 라인(460) 상부의 패시베이션층(470)을 제거할 수 있다. 이와는 달리, 패시베이션층(470)은 실리콘 질화물 또는 실리콘 산화물 등의 절연 물질로 형성될 수 있고, 포토 식각 공정을 사용하여 상기 재배선 패드가 형성될 영역의 패시베이션층(470) 부분을 제거할 수도 있다. 전술한 바와 같이, 노출된 재배선 라인(460) 부분은 상기 재배선 패드로 정의될 수 있다.
본 발명에 따르면, 재배선 라인(460)을 형성하기 위한 비아(452)의 형성 공정에서 제2 파워 라인(466)을 동시에 형성할 수 있다. 즉, 파워 라인(466)을 재배선 라인(460)의 상면과 동일한 높이까지 형성함에 따라 별도의 공정 없이도 파워 라인(466)의 수직 방향 높이를 증가시킬 수 있다. 따라서, 파워 라인(466)의 저항을 감소시키고 신호 라인(434) 형성 영역의 면적을 충분히 확보할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(400a)의 제조 방법을 나타내는 단면도이다. 상기 반도체 장치(400a)는 제3 파워 라인(460a)이 더 형성되는 것을 제외하면, 도 6a 내지 도 6e를 참조로 설명한 반도체 장치(400)와 유사하다.
도 7을 참조하면, 우선 도 6a 내지 도 6c를 참조로 설명한 공정들을 수행한다. 이후, 재배선층(도시되지 않음)을 패터닝하여 재배선 라인(460)을 형성하는 공정에서, 제2 파워 라인(456) 상부에 형성된 상기 재배선층 부분을 제2 파워 라인(456)과 동일한 폭을 가지는 라인 형상으로 패터닝하여 제3 파워 라인(460a)을 형성할 수 있다. 제1 내지 제3 파워 라인들(436, 456, 460a)은 파워 라인(466)으로 작용할 수 있다. 파워 라인(466)의 높이가 크게 형성될수록 파워 라인(466)의 저항이 감소하고 반도체 장치(400a)의 동작 신뢰성이 향상될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 장치 110: 기판
120: 제1 층간 절연막 134: 신호 라인
136: 하부 파워 라인 140: 제2 층간 절연막
141: 개구 156a: 도전층
156: 상부 파워 라인 166: 파워 라인
170: 패시베이션층

Claims (10)

  1. 기판 상에 복수 개로 형성되며, 집적 회로부에 신호를 제공하도록 구성된 신호 라인들(signal lines); 및
    상기 기판 상에서 상기 집적 회로부에 전원을 제공하도록 구성되며, 제1 파워 라인과 상기 제1 파워 라인 상에 형성된 제2 파워 라인의 적층 구조물로 형성된 적어도 하나의 파워 라인(power line)을 포함하며,
    상기 제2 파워 라인의 하부면이 상기 제1 파워 라인의 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 파워 라인의 높이는 상기 신호 라인들의 높이보다 크게 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 파워 라인의 높이는 상기 신호 라인들의 높이와 실질적으로 동일하게 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 파워 라인은 상기 제1 파워 라인의 폭보다 작거나 같은 폭을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2 파워 라인의 상기 하부면 전체가 상기 제1 파워 라인의 상기 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 기판 상에 상기 신호 라인들 및 상기 제1 및 제2 파워 라인들의 측벽들을 덮는 층간 절연막을 더 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 파워 라인은 상기 층간 절연막의 상면과 동일한 레벨의 상면을 갖는 것을 특징으로 하는 반도체 장치.
  8. 기판 상에 형성된 복수의 신호 라인들;
    상기 기판 상에서 제1 방향으로 연장하며, 상기 복수의 신호 라인들의 상면과 동일한 레벨의 상면을 갖는 제1 파워 라인;
    상기 제1 파워 라인 상에서 상기 제1 방향으로 연장하는 제2 파워 라인; 및
    상기 기판 상에 형성되고, 상기 복수의 신호 라인들의 상면들과 동일한 레벨의 상면을 갖는 하부 패드를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 하부 패드 상에 형성되며, 상기 제2 파워 라인의 상면과 동일한 레벨의 상면을 갖는 상부 패드를 더 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제2 파워 라인은 상기 상부 패드와 동일한 물질로 형성되는 것을 특징으로 하는 반도체 장치.
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