TW202111765A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202111765A
TW202111765A TW109103628A TW109103628A TW202111765A TW 202111765 A TW202111765 A TW 202111765A TW 109103628 A TW109103628 A TW 109103628A TW 109103628 A TW109103628 A TW 109103628A TW 202111765 A TW202111765 A TW 202111765A
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
electrode
electrode portion
semiconductor device
Prior art date
Application number
TW109103628A
Other languages
English (en)
Other versions
TWI754891B (zh
Inventor
新居雅人
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202111765A publication Critical patent/TW202111765A/zh
Application granted granted Critical
Publication of TWI754891B publication Critical patent/TWI754891B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02135—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02145—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施形態是提供一種可確保各晶圓間的接合強度及導通性之半導體裝置。實施形態的半導體裝置是具有：第1晶圓、第1配線層、第1絕緣層、第1電極、第2晶圓、第2配線層、第2絕緣層、第2電極及第1層。第1電極是具有第1面、第2面、第3面及第4面。第2電極是具有第5面、第6面、第7面、第2側面及第8面。第1層是被設在第4面與第1絕緣層之中包圍第4面的部分之間，從第3面離開至第1方向而設。

Description

半導體裝置
本發明的實施形態是有關半導體裝置。 [關聯申請案] 本申請案是享有以日本專利申請案2019-164496號(出願日：2019年9月10日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
以晶圓級(Wafer-level)個別製作具有各種機能的積體電路，然後將晶圓彼此間貼合而作為1個的晶片之構成被提案，作為半導體裝置。
本發明所欲解決的課題在於提供一種可確保各晶圓間的接合強度及導通性之半導體裝置。
實施形態的半導體裝置是具有：第1晶圓、第1配線層、第1絕緣層、第1電極、第2晶圓、第2配線層、第2絕緣層、第2電極及第1層。第1配線層是被設在第1晶圓。第1絕緣層是相對於第1配線層，被設在第1方向的一方。第1電極是被設在第1絕緣層內，具有：與第1配線層連接的第1面、與第1面離開至第1方向的一方而位置的第2面、相對於第1面，比第2面更離開至第1方向的一方而位置的第3面、從第1面朝向第2面的第1側面、及從第2面朝向第3面的第4面。第2配線層是被設在第2晶圓。第2絕緣層是相對於第2配線層，被設在第1方向的另一方。第2電極是被設在第2絕緣層內，具有：與第2配線層連接的第5面、與第5面離開至第1方向的另一方而位置的第6面、相對於第5面，比第6面更離開至第1方向的另一方而位置，與第3面連接的第7面、從第5面朝向第6面的第2側面、及從第6面朝向第7面的第8面。第1層是被設在第4面與第1絕緣層之中包圍第4面的部分之間，從第3面離開至第1方向而設。
以下，參照圖面說明實施形態的半導體裝置。
在以下的説明中，對於具有相同或類似機能的構成附上相同的符號。而且，該等構成的重複的説明是有省略的情況。圖面是模式的或概念性者，各部分的厚度與寬度的關係、部分間的大小的比率等是不限於一定與現實者相同。
在本說明書所謂「連接」是不被限定於物理性連接的情況，亦包含電性連接的情況。亦即所謂「連接」是不被限定於2個的構件直接接觸的情況，亦包含在2個的構件之間介入別的構件的情況。另一方面，所欲「接觸」是意思直接地接觸。在本說明書中所謂「重疊」及「面對」是不被限定於2個的構件直接地相向，亦包含在2個的構件之間介入別的構件的情況。又，所謂「重疊」及「面對」是亦包含2個的構件的各者一部分彼此間重疊或面對的情況等。又，所謂「厚度」是方便說明者，亦可改稱為「尺寸」。而且，所謂「相向」是意思2個的構件的至少一部分互相重疊。亦即，所謂「相向」是不被限定於2個的構件全體地互相重疊，亦包含2個的構件的一部分彼此錯開互相重疊的情況。
並且先定義有關X方向、Y方向、Z方向。X方向是與後述的第1模組10及第2模組11的表面大致平行的方向之中，一方向(參照圖1)。Y方向(第2方向)是與第1模組10及第2模組11的表面大致平行的方向之中，交叉於X方向(例如大致正交)的方向。Z方向是與第1模組10及第2模組11的表面大致正交的方向，交叉於X方向及Y方向(例如大致正交)的方向。+Z方向(第1方向)是從第2模組11朝向第1模組10的方向(參照圖1)。-Z方向是與+Z方向相反方向。不區別+Z方向與-Z方向時是簡稱為「Z方向」。在本說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。但，該等表現是方便說明者，不是規定重力方向者。
圖1是表示實施形態的半導體裝置1的擴大剖面圖。 如圖1所示般，半導體裝置1是例如記憶裝置。半導體裝置1是第1模組10及第2模組11會被層疊於Z方向而構成。
第1模組10是例如CMOS(Complementary MOS)模組。第1模組10是構成1個以上的CMOS電路。具體而言，第1模組10是具備：第1絕緣膜20、第1配線層(第1訊號層)21及第1連接層22。
第1絕緣膜20是例如藉由矽氧化物(SiO)等所形成。第1絕緣膜20是亦可構成第1模組10的第1晶圓的一部分。在本實施形態中，所謂第1晶圓是只要為設有第1配線層21的構件即可，不限於第1模組10的基材本身，亦可為除了基材以外還包含層疊有CMOS電路的構件的層疊體。又，第1晶圓是亦可含基材或不含。
第1配線層21是例如在X方向或Y方向取間隔而複數設置。第1配線層21是藉由第1絕緣膜24來區劃。
第1連接層22是具備：第1底層40、第1層間絕緣層(第1絕緣層，絕緣層)41、第1絕緣層(第3層)42及第1焊墊(pad)部43。 第1底層40是被設在第1模組10的上方(+Z方向，第1方向的一方)。第1底層40是例如藉由氮添加碳化矽(SiCN)等所形成。
第1層間絕緣層41是被設在第1底層40上。第1層間絕緣層41的厚度(Z方向的厚度)是比第1底層40更厚。在本實施形態中，第1層間絕緣層41是例如藉由矽氧化物(SiO)等所形成。
在第1連接層22是形成有將第1連接層22貫通於Z方向的第1凹部48。第1凹部48是由Z方向來看的平面視中互相重疊於任一的第1配線層21。另外，第1凹部48的平面視形狀是矩形狀或圓形狀、多角形狀等，可適當變更。第1凹部48是形成隨著朝向下方(-Z方向，第1方向的另一方)而平面視外形逐漸縮小的階梯形狀。具體而言，第1凹部48是具備第1焊墊凹部50及第1導通孔51。
第1焊墊凹部50是形成隨著朝向下方而平面視外形逐漸縮小的錐(taper)狀。第1焊墊凹部50的上端是到達第1層間絕緣層41的上端。第1焊墊凹部50的下端是位於第1層間絕緣層41內。第1導通孔51是在第1焊墊凹部50中，從平面視的中央部延伸至下方。第1導通孔51是形成隨著朝向下方而平面視外形逐漸縮小的錐狀。第1導通孔51是將第1層間絕緣層41及第1底層40貫通於Z方向。第1導通孔51的下端是到達至第1底層40的下面。亦即，上述的第1配線層21是經由第1導通孔51的下端來連接至第1凹部48內的第1焊墊部43。
第1絕緣層42是仿效第1凹部48的內面而形成，且在第1焊墊部43與第1配線層21之間也被形成。第1絕緣層42是具有作為抑制往第1焊墊部43的周圍之第1焊墊部43的擴散等的位障金屬(barrier metal)的機能。在本實施形態中，第1絕緣層42是例如藉由鉭(Ta)或氮化鉭(TaN)等所形成。
第1焊墊部43是被埋設於第1凹部48內。具體而言，第1焊墊部43是具備第1層(第1導電層)62及第1電極63。第1層62是在第1凹部48內，仿效第1絕緣層61的內面而形成。在本實施形態中，第1層62的膜厚(沿著第1凹部48的內面的法線方向的厚度)是比第1絕緣層42的膜厚更厚。但，第1層62的膜厚是亦可比第1絕緣層42的膜厚薄。第1層62是具有導電性，且藉由蝕刻速率比第1電極63低的材料所形成。作為如此的材料，在本實施形態是適用含有鈦(Ti)的材料。另外，第1層62是亦可藉由具有絕緣性的材料所形成。此情況是在第1配線層23與第1電極63之間不介入第1層62為理想。
第1層62的上端是位於比第1層間絕緣層41的上端更下方。因此，在第1凹部48內，在第1凹部48的內面(第1絕緣層61的內面)與第1層62的上端之間是形成有收容部65。收容部65的內面是朝向上方及第1凹部48的內側。另外，以沿著第1層62的內面而延伸的假想線L1、沿著第1層間絕緣層41的上端而延伸的假想線L2、第1層62的上端及第1絕緣層61的內面所包圍的部分成為收容部65的容積S。
在本實施形態中，收容部65是在第1凹部48的全周以一樣的深度形成於Z方向。在本實施形態中，收容部65的深度是比第1層62的膜厚更深。但，收容部65是在第1凹部48的周圍，只要至少形成於一部分即可。又，收容部65的Z方向的深度是亦可未被一樣地形成。
第1電極63是被設在第1凹部48內。具體而言，第1電極63是具備：第1電極部(第1部分)71、第2電極部(第2部分)72及第3電極部(第2部分)73。 第1電極部71是在第1導通孔51的內側仿效第1層62的內面形狀而埋入。第1電極部71的周圍是被第1底層40及第1層間絕緣層41包圍。第1電極部71的下端面(第1面)71a是經由第1絕緣層42及第1層62來電性連接至第1配線層21。第1電極部71之中，在Y方向對向的側面(第1側面)71b是延伸於隨著朝向上方而彼此離開的方向。因此，在第1電極部71的XY平面的剖面積是隨著朝向上方而逐漸擴大。
第2電極部72是在第1焊墊凹部50的內側仿效第1層62的內面形狀而埋入。第2電極部72的周圍是被第1層間絕緣層41包圍。第2電極部72是一體設在第1電極部71上。第2電極部72的下端面72a(第2面：與第1電極部71的境界部分)是被電性連接至第1電極部71的上端。第2電極部72的下端面72a是相對於第1電極部71的下端面71a離開至上方，且從第1電極部71的上端突出至外周側。第2電極部72的Y方向的最小長度(第2長度)D2是比第1電極部71的Y方向的最大長度(第1長度)D1長。另外，第2電極部72的最小長度D2是第2電極部72的下端面72a的長度，為第1層62的內面彼此間的間隔。第1電極部71的最大長度D1是第1電極部71的上端的Y方向的長度。
第2電極部72之中，在Y方向對向的側面(第4面)72b是延伸於隨著朝向上方而彼此離開的方向。因此，第2電極部72的剖面積是隨著朝向上方而逐漸擴大。在第2電極部72的XY平面的剖面積是比第1電極部71更大。在本實施形態中，第2電極部72的最大剖面積是第1電極部71的最大剖面積的3倍以上為理想。
第3電極部73是在第1焊墊凹部50的內側，一體設在第2電極部72上。第3電極部73的上面(第3面、第1區域)73b的Y方向的長度是比第2電極部72的下端面72a的Y方向的長度長。另外，在本實施形態中，說明有關第1電極63的第3面為第3電極部73的上面73b的情況。此情況，所謂上面73b是亦可為例如包含通過第1模組10與第2模組11的境界部分出現於與Z方向正交的剖面的一線部分的面，又，所謂第1電極63的第3面是亦可設為第3電極部73之中，在Z方向的任意的位置與Z方向正交的面。
第3電極部73的Y方向的最小長度(第3長度)D3是比第2電極部72的Y方向的最大長度D2長。在第3電極部73中，在Y方向對向的側面73a是延伸於隨著朝向上方而彼此離開的方向。因此，在本實施形態中，第3電極部73的最小長度是在第3電極部73的下端的Y方向的長度。在第3電極部73的XY平面的剖面積是比第2電極部72更大。具體而言，第3電極部73的剖面積是隨著朝向上方而逐漸擴大。
第3電極部73之中，比第2電極部72更突出至外周側的部分是構成位於第1層62上的突出部74。在本實施形態中，突出部74是被形成於第3電極部73的全周。突出部74是無間隙被埋入至上述的收容部65內。因此，在第1層62的上端與第3電極部73的上面73b之間設有第1電極63的一部分。
如此，上述的第1絕緣層42是延伸於第1電極部71的下端面71a與第1配線層21之間、第1電極部71的側面71b與第1層間絕緣層41之間、第2電極部72的下端面72a與第1層間絕緣層41之間、第2電極部72的側面72b與第1層間絕緣層41之間、第3電極部73的側面73a與第1層間絕緣層41之間。另一方面，上述的第1層62是延伸於第1電極部71的下端面71a與第1配線層21之間、第1電極部71的側面71b與第1層間絕緣層41之間、第2電極部72的下端面72a與第1層間絕緣層41之間、第2電極部72的側面72b與第1層間絕緣層41之間。此情況，第1層62之中，位於第2電極部72的側面72b與第1層間絕緣層41之間的部分會構成第1部分(第1導電層)62a。第1層62之中，位於第2電極部72的下端面72a與第1層間絕緣層41之間的部分會構成第2部分(第3導電層)62b。又，第1層62之中，位於第1電極部71的側面71b與第1層間絕緣層41之間的部分會構成第3部分(第4導電層)62c。
因此，XY平面之中，通過第3電極部73的平面是在第3電極部73與第1絕緣層61之間不介入第1層62。另一方面，XY平面之中，通過第1電極部71的平面是在第1電極部71與第1絕緣層61之間介入第1層62。
第2模組11是例如單元模組。第2模組11是具備藉由上述的CMOS電路來充放電的複數的記憶格等。例如，第2模組11是具備第2絕緣膜100、第2配線層101及第2連接層102。
第2絕緣膜100是例如藉由矽氧化物(SiO)等所形成。第2絕緣膜100是亦可構成第2模組11的第2晶圓的一部分。另外，在本實施形態中，所謂第2晶圓是只要為設有第2配線層101的構件即可，不限於第2模組11的基材本身，亦可為除了基材以外還包含層疊有記憶格的構件的層疊體。又，第2晶圓是亦可含基材或不含。
第2配線層101是例如在X方向或Y方向取間隔而複數設置。各第2配線層101是藉由第2絕緣膜100來區劃。
第2連接層102是位於上述的第2絕緣膜100的下方。第2連接層102是被接合於上述的第1連接層22，而連接第1模組10及第2模組11彼此間。第2連接層102是與第1連接層22同樣，具備：第2底層110、第2層間絕緣層(第2絕緣層)111、第2絕緣層112及第2焊墊部113。第2連接層102是相對於XY平面，與上述的第1連接層22形成上下對稱。在以下的説明中，有關與上述的第1連接層22同樣的構成是省略適當説明。
在第2連接層101是形成有將第2連接層101貫通於Z方向的第2凹部120。第2凹部120是對於上述的第1凹部48相向於Z方向。
第2凹部120之中，第2焊墊凹部130是形成隨著朝向上方而平面視外形逐漸縮小的錐狀。第2焊墊凹部130的上端是位於第2層間絕緣層103內。第2焊墊凹部130的下端是到達第2層間絕緣層103的下面。第2凹部120之中，第2導通孔131是在第2焊墊凹部130中，從平面視的中央部延伸至上方。第2導通孔131是形成隨著朝向上方而平面視外形逐漸縮小的錐狀。第2導通孔131是將第2層間絕緣層111及第2底層110貫通於Z方向。第2導通孔131的上端是到達至第2底層110的上面。亦即，上述的第2配線層102是經由第2導通孔131的上端來連接至第2凹部120內的第2焊墊部113。
第2絕緣層112是仿效第2凹部120的內面而形成，且在第2焊墊部113與第2配線層102之間也被形成。第2焊墊部113是被埋設於第2凹部120內。具體而言，第2焊墊部113是具備第2層(第2導電層)142及第2電極(電極)143。第2層142是在第2凹部120內，仿效第2絕緣層112的內面而形成。第2層142是具有導電性，且藉由蝕刻速率比第2電極143低的材料所形成。
第2層142的下端是位於比第2層間絕緣層111的下面更上方。因此，在第2凹部120內，在第2凹部120的內面(第2絕緣層112的內面)與第2層142的下端之間是形成有收容部149。收容部149的內面是朝向下方及第2凹部120的內側。
第2電極143是被設在第2凹部120內。具體而言，第2電極143是具備：第4電極部150、第5電極部(第3部分)151及第6電極部(第4部分)152。第4電極部150是在第2焊墊凹部130的內側，被設在第3電極部73上。第4電極部150的下面(第7面)150b的Y方向的長度是比第5電極部151的上端面151b的Y方向的長度長。另外，在本實施形態中，說明有關第2電極143的第7面為第4電極部150的下面150b的情況。此情況，所謂下面150b是亦可為例如包含通過第1模組10與第2模組11的境界部分出現於與Z方向正交的剖面的一線部分的面，又，所謂第2電極143的第7面是亦可設為第4電極部150之中，在Z方向的任意的位置與Z方向正交的面。
第4電極部150的Y方向的最小長度D4是比第2電極部72的最大長度D2長。在第4電極部150的XY平面的剖面積是比第2電極部72更大。在本實施形態中，第4電極部150之中，在Y方向對向的側面150a是延伸於隨著朝向下方而彼此離開的方向。在圖示的例子中，第4電極部150的剖面積是隨著朝向下方而逐漸擴大。
第4電極部150之中，位於第2層142的下方的部分是構成比第2層142的內面更突出至外周側的突出部154。在本實施形態中，突出部154是被形成於第4電極部150的全周。突出部154是無間隙被埋入至上述的收容部149內。
第5電極部151是在第2焊墊凹部130的內側仿效第2層142的內面形狀而埋入。第5電極部151的周圍是被第2層間絕緣層111包圍。第5電極部151是一體設在第4電極部150上。第5電極部151的下端是被電性連接至第4電極部150的上端。在第5電極部151的XY平面的剖面積是比第4電極部150更小。第5電極部151的Y方向的最小長度(第4長度)D5是比第4電極部150的最大長度D4長。另外，第5電極部151的最小長度D5是第5電極部151的上端面(第6面)151b的長度，為第2層142的內面彼此間的間隔。在YZ平面，第5電極部151之中，在Y方向對向的側面(第8面)151a是延伸於隨著朝向下方而彼此離開的方向。因此，第5電極部151的剖面積是隨著朝向下方而逐漸擴大。
第6電極部152是在第2導通孔131的內側仿效第2層142的內面形狀而埋入。第6電極部152的周圍是被第2底層110及第2層間絕緣層111包圍。第6電極部152的上端面(第5面)152a是經由第2絕緣層112及第2層142來電性連接至第2配線層102。第6電極部152之中，在Y方向對向的側面(第2側面)152b是延伸於隨著朝向下方而彼此離開的方向。第5電極部151的Y方向的最小長度D4是比第6電極部152的Y方向的最大長度(第5長度)D5長。因此，在第6電極部152的XY平面的剖面積是隨著朝向下方而逐漸擴大。
如此，上述的第2絕緣層112是延伸於第6電極部152的上端面152a與第2配線層101之間、第6電極部152的側面152b與第2層間絕緣層111之間、第5電極部151的上端面151b與第2層間絕緣層111之間、第5電極部151的側面151a與第2層間絕緣層111之間、第4電極部150的側面150a與第2層間絕緣層111之間。另一方面，上述的第2層142是延伸於第6電極部152的上端面152a與第2配線層101之間、第6電極部152的側面152b與第2層間絕緣層111之間、第5電極部151的上端面151b與第2層間絕緣層111之間、第5電極部151的側面151a與第2層間絕緣層111之間。此情況，第2層142之中，位於第5電極部151的側面151a與第2層間絕緣層111之間的部分會構成第4部分(第2導電層)142a。第2層142之中，位於第5電極部151的上端面151b與第2層間絕緣層111之間的部分會構成第5部分142b。又，第2層142之中，位於第6電極部152的側面152b與第2層間絕緣層111之間的部分會構成第6部分142c。
在本實施形態中，XY平面之中，通過第4電極部150的平面是僅第2絕緣層112及第4電極部150位於第2焊墊凹部130內。另一方面，XY平面之中，通過第5電極部151的平面是第2絕緣層112、第2層142及第5電極部151位置。
第1模組10與第2模組11是經由第1連接層22及第2連接層102來彼此連接。具體而言，層間絕緣層41，111是在Z方向互相接合。各焊墊部43，113是在Z方向互相對向的狀態下接合第3電極部73及第4電極部150彼此間。
在本實施形態中，上述的突出部74是第3電極部73之中，在第1焊墊部43及第2焊墊部113的接合時，超出至外周側的多餘部分。又，上述的突出部154是第4電極部150之中，在第1焊墊部43及第2焊墊部113的接合時，超出至外周側的多餘部分。
其次，說明有關上述的半導體裝置1的製造方法。在以下的説明中，主要說明有關第1連接層22的製造工程、及第1模組10和第2模組11的層疊工程。
圖2~圖11是用以說明半導體裝置1的製造工程的工程圖。如圖2所示般，在形成有第1配線層21的第1絕緣膜20上依序層疊第1底層40及第1層間絕緣層41(第1成膜工程)。第1底層40及第1層間絕緣層41是例如藉由CVD (Chemical Vapor Deposition)法或濺射法等所形成。
接著，對於第1底層40及第1層間絕緣層41形成第1焊墊部43。在本實施形態中，例如藉由雙鑲嵌(Dual Damascene)法來形成第1焊墊部43。首先，如圖3所示般，對於第1底層40及第1層間絕緣層41形成第1導通孔51(參照圖1)(導通孔形成工程)。具體而言，首先，將下層抗蝕膜200、SOG(Spin ON Glass)層201及上層抗蝕膜202依序成膜於第1層間絕緣層41上(所謂的SMAP(Stacked Mask Process)製程)。接著，藉由對於上層抗蝕膜202進行曝光及顯像，將對應於第1導通孔51的開口202a形成於上層抗蝕膜202。然後，經由開口202a來使SOG膜201藉由蝕刻等而圖案化，藉此將對應於第1導通孔51的開口201a形成於SOG膜201。其次，經由開口201a來使下層抗蝕膜200藉由蝕刻等而圖案化，藉此將對應於第1導通孔51的開口200a形成於下層抗蝕膜200。
接著，如圖4所示般，以上述的下層抗蝕膜200作為遮罩，蝕刻第1底層40及第1層間絕緣層41(蝕刻工程)。蝕刻工程是例如藉由RIE(Reactive Ion Etching)來進行。藉此，形成上述的第1導通孔51。另外，蝕刻工程的終了後，藉由灰化來剝離下層抗蝕膜200。
其次，如圖5所示般，在第1層間絕緣層41形成第1焊墊凹部50(參照圖1)(焊墊凹部形成工程)。具體而言，與上述的導通孔形成工程同樣，將下層抗蝕膜205、SOG膜206及上層抗蝕膜207成膜之後，以上層的開口部(例如開口部206a或開口部207a)作為遮罩，將下層圖案化。藉此，在下層抗蝕膜205是形成有對應於第1焊墊凹部50的開口205a。
接著，如圖6所示般，以下層抗蝕膜205作為遮罩，蝕刻第1層間絕緣層41(蝕刻工程)。蝕刻工程是例如藉由RIE來進行。藉此，形成上述的第1焊墊凹部50。接著，蝕刻工程的終了後，藉此灰化來剝離下層抗蝕膜205。藉此，形成第1凹部48。
其次，如圖7所示般，在第1凹部48的內面上及第1層間絕緣層41上依序將第1絕緣層61、第1層62、晶種層210成膜(第2成膜工程)。晶種層210是作為之後進行的電鍍的電極膜機能者，藉由與第1電極63(參照圖1)的構成材料(例如含有銅(Cu)的材料等)相同材料所形成。另外，第1絕緣層61、第1層62、晶種層210是例如藉由CVD法或濺射法等所成膜。
其次，如圖8所示般，在第1凹部48內形成電鍍層211(第1電極形成工程)。具體而言，對於被形成至上述的晶種層210的第1模組10，以晶種層210作為電極膜，實施電鍍。於是，電鍍層211會被析出於晶種層210上。然後，對於第2模組11進行退火處理之後，使電鍍層211藉由CMP(Chemical Mechanical Polishing)等來平坦化(後處理工程)。
接著，如圖9所示般，在電鍍層211上，藉由無電解電鍍等來形成隆起部212。隆起部212是與電鍍層211同樣地藉由銅(Cu)等來形成。隆起部212是對於第1層間絕緣層41的上面隆起至上方。然後，藉由晶種層210、電鍍層211及隆起部212來形成第1電極63的中間體。另外，隆起部212是亦可藉由無電解電鍍以外的方法來形成。
其次，如圖10所示般，在第1凹部48內形成收容部65(收容部形成工程)。具體而言，對於第1模組10實施濕蝕刻。在本實施形態中，蝕刻劑是使用第1層62的蝕刻速率比第1電極63(晶種層210或電鍍層211、隆起部212)的蝕刻速率大者。此種的蝕刻劑是例如使用鹼系。
在收容部形成工程中，一旦實施濕蝕刻，則相較於第1電極63，第1層62會被積極地蝕刻。藉此，在第1凹部48內是形成有朝向上方及第1凹部48的內側且被第1絕緣層61、第1層62及第1電極63包圍的收容部65。
另外，有關第2模組10也藉由與上述的第1連接層22的形成方法同樣的方法來形成第2連接層101。
接著，如圖11所示般，將第1模組10及第2模組11彼此間接合(接合工程)。具體而言，對於經過電漿處理或水洗處理等的前處理的模組10，11，在使焊墊部43，113彼此間對向的狀態下，進行退火處理。退火處理是例如以250℃~400℃的溫度，1小時程度，進行熱處理。然後，使第1模組10及第2模組11彼此接近，將第1模組10及第2模組11彼此間壓接。藉此，在第1模組10及第2模組11中，層間絕緣層41，101彼此間會被接合(共有結合)，且各焊墊部43，113的電極63，143彼此間會被接合(金屬接合)。然後，將第1模組10及第2模組11回到常溫，完成接合工程。
可是，上述的接合工程之後，一旦第1模組10及第2模組11的溫度降低，則主要電極63，143會收縮。此情況，假如對於第1凹部48及第2凹部120的容積，若電極63，143的體積不足，則藉由伴隨電極63，143的收縮之應力遷移(stress migration)，有可能在第1凹部48內或第2凹部120內產生孔隙(void)。特別是一旦在導通孔51，131產生孔隙，則有能產生開放不良等，導通的可靠度降低。 另一方面，假如在使電極63，143從各層間絕緣層41，111隆起的狀態下，使第1模組10及第2模組11彼此間接合時，電極63，143之中藉由壓接而被擴張的部分會介入於層間絕緣層41，111間。藉此，層間絕緣層41，111彼此間的接合面積會降低，有可能無法取得所望的接合強度。
在本實施形態中，在將第1模組10及第2模組11貼合之前的狀態中，在各焊墊部43，113形成有隆起部212。因此，在上述的接合工程中，使第1模組10及第2模組11彼此間壓接時，邊隆起部212彼此間被擴張，邊第1模組10及第2模組11彼此間接近。
在此，隆起部212之中，被擴張的部分是被收容於收容部65，149內。藉此，抑制隆起部212之中，被擴張的部分從第1凹部48及第2凹部120超出之後，可在第1凹部48及第2凹部120內形成所望量的電極63，143。
如此，在本實施形態中，設為第1焊墊部43的突出部74會介入於第1層62與第2焊墊部113之間的構成。若根據此構成，則藉由在第1焊墊部43與第2焊墊部113的貼合前使第1層62的上方開放作為收容部65，可將在第1焊墊部43之中貼合時被擴張的多餘部分作為突出部74收容於收容部65內。亦即，在第1焊墊部43與第2焊墊部113的貼合前的狀態，使第1電極63比第1層間絕緣層41的上面更隆起，因此可確保貼合後的第1電極63的體積。藉此，可抑制貼合後的第1電極63的收縮所造成的孔隙的產生，抑制開放不良等。又，由於可抑制被擴張的第1電極63超出至層間絕緣層41，111間，因此可確保層間絕緣層41，111彼此間的接合強度。又，藉由形成突出部74，可確保焊墊部43，113間的接合面積。藉此，可抑制伴隨第1層62的形成之第1焊墊部43的高電阻化。其結果，在本實施形態的半導體裝置1中，可確保各模組10，11間的接合強度及良好的導通性。而且，藉由調整收容部65的容積S及隆起部212的體積，亦可調整在收縮時產生的接合強度。
在本實施形態中，設為第1層62仿效第1凹部48的內面而形成的構成。若根據此構成，則可仿效第1凹部48的內面來將第1絕緣層61、第1層62及第1電極63依序成膜。藉此，可謀求製造效率的提升。並且，可使朝向外周側而被擴張的第1電極63在到達層間絕緣層41，111之前收容於收容部65內。藉此，可有效地抑制往層間絕緣層41，111之第1電極63的超出。
在本實施形態中，設為第1層層62的膜厚比收容部65的深度更薄的構成。若根據此構成，則在確保與Z方向正交的第1電極63的剖面積之後，可容易確保收容部65的容積。其結果，可抑制伴隨第1層62的形成之第1焊墊部43的高電阻化。
在本實施形態中，由於第1層62具有導電性，因此相較於藉由絕緣材料來形成第1層62的情況，可抑制第1焊墊部43的高電阻化。又，第1層62設為藉由蝕刻速率比第1電極63高的材料所形成的構成。若根據此構成，則將第1層62及第1電極63成膜之後，一併進行蝕刻，藉此可在第1層62的上方形成收容部65。藉此，可抑制伴隨第1層62的追加之製造效率的降低。
在本實施形態中，在接合工程中，藉由將第1焊墊部43及第2焊墊部113彼此間推壓，設為邊將電極63，143的一部分擴張至收容部65，邊接合第1焊墊部43及第2焊墊部113彼此間、以及第1層間絕緣層41及第2層間絕緣層111彼此間的構成。若根據此構成，則藉由在接合工程之前預先形成收容部65，在接合工程中，邊隆起部212彼此間被擴張，邊第1模組10及第2模組11彼此間接近。隆起部212之中，被擴張的部分是被收容於收容部65內。藉此，抑制隆起部212之中，被擴張的部分從第1凹部48及第2凹部120超出之後，可在第1凹部48及第2凹部120內形成所望量的電極63，143。
另外，在上述的實施形態中，說明有關焊墊部43，113彼此間全體互相重疊的構成，但不限於此構成。例如圖12所示般，焊墊部43，113彼此間是只要至少一部分平面視互相重疊即可。在上述的實施形態中，說明有關將焊墊部43，113形成上下對稱的情況，但不限於此。例如圖13所示般，第1層62及第2層142的深度是亦可在各焊墊部43，113間不同。在上述的實施形態中，說明有關各焊墊部43，113分別具有第1層62及第2層142的構成，但不限於此構成。例如圖14所示般，只要至少第1焊墊部43具有第1層62即可。
在上述的實施形態中，說明有關焊墊凹部50，130被形成錐狀的構成，但不限於此構成。例如圖15所示般，焊墊凹部50，130是亦可在Z方向的全體平面視外形為一樣。在上述的實施形態中，說明有關凹部48，120的內面為平滑面的情況，但不限於此。例如圖16所示般，凹部48，120的內面亦可為凹凸面。
在上述的實施形態中，說明有關第1層62仿效第1凹部48的內面而形成的構成，但不限於此構成。第1層62是只要比第1層間絕緣層41的上面更凹陷，便可形成於第1凹部48內的任意的位置。此情況，亦可為第1層62在第1凹部48內的平面視的中央部棒狀地延伸於Z方向的構成。又，只要收容部65的容積S與隆起部212的體積被設定成同等程度，收容部65的尺寸便可適當變更。在上述的實施形態中，說明有關凹部48，120的雙方將連接層22，102貫通於Z方向的構成，但不限於此構成。凹部48，120是只要至少第1焊墊部43及第2焊墊部113彼此間接合的構成，亦可為不貫通連接層22，102的構成。
若根據以上説明的至少一個的實施形態，則具有第1配線層、第1絕緣層、第1電極、第2晶圓、第2配線層、第2絕緣層、第2電極及第1層。第1配線層是被設在第1晶圓。第1絕緣層是相對於第1配線層，被設在第1方向的一方。第1電極是被設在第1絕緣層內，具有：與第1配線層連接的第1面、與第1面離開至第1方向的一方而位置的第2面、相對於第1面，比第2面更離開至第1方向的一方而位置的第3面、從第1面朝向第2面的第1側面、及從第2面朝向第3面的第4面。第2配線層是被設在第2晶圓。第2絕緣層是相對於第2配線層，被設在第1方向的另一方。第2電極是被設在第2絕緣層內，具有：與第2配線層連接的第5面、與第5面離開至第1方向的另一方而位置的第6面、相對於第5面，比第6面更離開至第1方向的另一方而位置，與第3面連接的第7面、從第5面朝向第6面的第2側面、及從第6面朝向第7面的第8面。第1層是被設在第4面與第1絕緣層之中包圍第4面的部分之間，從第3面離開至第1方向而設。若根據如此的構成，則在確保各基板間的接合強度之後，具有良好的導通性。
以下，附記有關幾個的半導體裝置。 [1].一種半導體裝置，係具備： 第1絕緣層，其係形成有凹陷於第1方向的第1凹部； 第1焊墊部，其係被設在前述第1凹部內，具有第1導體； 第2絕緣層，其係形成有相對於前述第1凹部，在前述第1方向相向的第2凹部，且相對於前述第1絕緣層，被層疊於前述第1方向；及 第2焊墊部，其係具有：在前述第2凹部內延伸於前述第1方向的主部、及具有從前述主部的靠近前述第1焊墊部的端部突出至與前述第1方向交叉的第2方向的突出部之第2導體、以及在前述第1方向，相對於前述突出部，被設在前述第1焊墊部的相反側的介入層。 [2].如[1]記載的半導體裝置，其中，前述介入層，係仿效前述第2凹部的內面而設， 前述介入層之中，在前述第1方向靠近前述第1焊墊部的端緣，係相對於前述第2凹部的開口端，在前述第1方向被設在與前述第1焊墊部相反側。 [3].如[2]記載的半導體裝置，其中，前述第2凹部的內面的法線方向的前述介入層的膜厚，係比從前述第2凹部的靠近前述第1焊墊部的端緣到前述介入層的靠近前述第1焊墊部的端緣為止的在前述第1方向的距離薄。 [3].如[2]記載的半導體裝置，其中，前述第2焊墊部，係在前述第2凹部的內面與前述介入層之間具有金屬層。 [4].如[2]記載的半導體裝置，其中，前述第2焊墊部，係具備： 導電部，其係包含前述第2導體和前述介入層；及 金屬層，其係被設在前述導電部與前述第2凹部的內面之間。 [5].如[4]記載的半導體裝置，其中，前述金屬層，係延伸至比前述介入層更靠近前述第1焊墊部。 [6].如[4]記載的半導體裝置，其中，前述金屬層，係含鉭或氮化鉭。 [7].如[1]記載的半導體裝置，其中，前述第2導體，係被形成於前述第2凹部的開口面全體。 [8].如[1]記載的半導體裝置，其中，前述第2導體係含銅。 [9].如[1]記載的半導體裝置，其中，前述介入層，係藉由具有導電性，且蝕刻速率比前述第2導體高的材料所形成。 [10].如[1]記載的半導體裝置，其中，前述介入層係含鈦。 [11].如[1]記載的半導體裝置，其中，前述第1導體，係具有：在前述第1凹部內延伸於前述第1方向的主部、從前述主部的靠近前述第2焊墊部的端部突出至前述第2方向的突出部， 前述第1焊墊部，係具有介入層，其係在前述第1方向，相對於前述第1導體的前述突出部，被設在前述第2焊墊部的相反側。
雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等的實施形態是可以其他的各種的形態實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是含在發明的範圍或主旨，且含在申請專利範圍記載的發明及其均等的範圍。
1:半導體裝置 21:第1配線層(第1訊號層) 41:第1層間絕緣層(第1絕緣層、絕緣層) 42:第1絕緣層(第3層) 62:第1層(第1導電層) 62a:第1部分(第1導電層) 62b:第2部分(第3導電層) 62c:第3部分(第4導電層) 63:第1電極 71:第1電極部(第1部分) 71a:下端面(第1面) 71b:側面(第1側面) 72:第2電極部(第2部分) 72a:下端面(第2面) 72b:側面(第4面) 73:第3電極部(第2部分) 73a:側面(第4面、第2區域) 73b:上面(第3面、第1區域) 101:第2配線層 111:第2層間絕緣層(第2絕緣層) 143:第2電極(電極) 150:第4電極部 150b:下面(第7面) 151:第5電極部(第3部分) 151a:側面(第8面) 151b:上端面(第6面) 152:第6電極部(第4部分) 152a:上端面(第5面) 152b:側面(第2側面)
[圖1]是表示實施形態的半導體裝置的擴大剖面圖。 [圖2]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖3]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖4]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖5]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖6]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖7]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖8]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖9]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖10]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖11]是用以說明實施形態的半導體裝置的製造工程的工程圖。 [圖12]是對應於實施形態的變形例的圖1的擴大剖面圖。 [圖13]是對應於實施形態的變形例的圖1的擴大剖面圖。 [圖14是對應於實施形態的變形例的圖1的擴大剖面圖。 [圖15]是對應於實施形態的變形例的圖1的擴大剖面圖。 [圖16]是對應於實施形態的變形例的圖1的擴大剖面圖。
20:第1絕緣膜
21:第1配線層(第1訊號層)
40:第1底層
41:第1層間絕緣層(第1絕緣層、絕緣層)
200:下層抗蝕膜
200a:開口
201:SOG膜
201a:開口
202:上層抗蝕膜
202a:開口

Claims (21)

  1. 一種半導體裝置，其特徵係具有： 第1晶圓； 第1配線層，其係被設在前述第1晶圓； 第1絕緣層，其係相對於前述第1配線層，被設在第1方向的一方； 第1電極，其係被設在前述第1絕緣層內，具有：與前述第1配線層連接的第1面、與前述第1面離開至前述第1方向的一方而位置的第2面、相對於前述第1面，比前述第2面更離開至前述第1方向的一方而位置的第3面、從前述第1面朝向前述第2面的第1側面、及從前述第2面朝向第3面的第4面； 第2晶圓； 第2配線層，其係被設在前述第2晶圓； 第2絕緣層，其係相對於前述第2配線層，被設在前述第1方向的另一方； 第2電極，其係被設在前述第2絕緣層內，具有：與前述第2配線層連接的第5面、與前述第5面離開至前述第1方向的另一方而位置的第6面、相對於前述第5面，比前述第6面更離開至前述第1方向的另一方而位置，與前述第3面連接的第7面、從前述第5面朝向前述第6面的第2側面、及從前述第6面朝向前述第7面的第8面；及 第1層，其係被設在前述第4面與前述第1絕緣層之中包圍前述第4面的部分之間，從前述第3面離開至前述第1方向而設。
  2. 如請求項1之半導體裝置，其中，具有第2層，其係被設在前述第8面與前述第2絕緣層之中包圍前述第8面的部分之間，從前述第7面離開而設。
  3. 如請求項1之半導體裝置，其中，前述第3面，係在與前述第1方向交叉的第2方向，比前述第2面長。
  4. 如請求項1之半導體裝置，其中，前述第1層，係更延伸於： 前述第2面與前述第1絕緣層之中相對於前述第2面位於前述第1方向的另一方的部分之間； 前述第1側面與前述第1絕緣層之中包圍前述第1側面的部分之間；及 前述第1面與前述第1配線層之間， 前述第1面係經由前述第1層來與前述第1配線層連接。
  5. 如請求項1之半導體裝置，其中，前述第1電極係由導電體所構成， 在前述第1電極的前述第4面上設有前述第1層。
  6. 如請求項1之半導體裝置，其中，在前述第1層與前述第3面之間設有前述第1電極的一部分。
  7. 如請求項2之半導體裝置，其中，前述第1層及前述第2層係含有鈦。
  8. 如請求項1之半導體裝置，其中，前述第1電極及前述第2電極係含有銅。
  9. 如請求項1之半導體裝置，其中，在前述第1層與包圍前述第4面的前述第1絕緣層之間係設有第3層。
  10. 一種半導體裝置，其特徵係具有： 第1晶圓； 第1配線層，其係被設在前述第1晶圓； 第1絕緣層，其係被設在前述第1配線層上方；及 電極，其係包含第1部分、第2部分及第3部分， 該第1部分，係被設在前述第1絕緣層內，與前述第1配線層連接，在平行於前述第1晶圓的表面的第1方向具有第1長度， 該第2部分，係被設在前述第1絕緣層內，與前述第1部分為一體性，在前述第1方向具有比前述第1長度大的第2長度、及在前述第1方向具有比前述第2長度大的第3長度， 該第3部分，係在前述第1絕緣層上，被設在設有第2配線層的第2晶圓下方的第2絕緣層內，與前述第2部分連接，在前述第1方向具有比前述第3長度小的第4長度。
  11. 如請求項10之半導體裝置，其中，前述電極，係更包含第4部分，其係被設在前述第2絕緣層內，與前述第2配線層連接，與前述第3部分為一體性，在前述第1方向具有比前述第4長度小的第5長度。
  12. 如請求項10之半導體裝置，其中，在前述第1絕緣層與前述電極的前述第2部分之間設有第1層，在前述第2絕緣層與前述電極的前述第3部分之間更設有第2層， 在切斷前述第1配線層、前述第1絕緣層、前述第2絕緣層、前述第2配線層、前述第1部分、前述第2部分、前述第3部分的剖面中， 前述第2長度，係在前述第1絕緣層與前述第2部分的2條的境界線出現的2個的前述第1層之間的長度， 前述第4長度，係在前述第2絕緣層與前述第3部分的2條的境界線出現的前述第2層之間的長度。
  13. 如請求項12之半導體裝置，其中，前述第1層及前述第2層係含有鈦。
  14. 如請求項10之半導體裝置，其中，前述電極係含有銅。
  15. 一種半導體裝置，其特徵係具備： 第1晶圓，其係設有第1訊號線； 絕緣層，其係被設在前述第1訊號線上； 第2晶圓，其係被設在前述絕緣層上，設有第2訊號線； 第1電極部，其係在前述第1訊號線上，被前述絕緣層包圍而設，電性連接至前述第1訊號線； 第2電極部，其係在前述第1電極部上，被前述絕緣層包圍而設，連接至前述第1電極部，在與前述第1晶圓及前述第2晶圓的層疊方向交叉的交叉方向，具有比前述第1電極部的剖面積大的剖面積； 第1導電層，其係被設在前述第2電極部與前述絕緣層之中包圍前述第2電極部的部分之間； 第3電極部，其係在前述第2電極部上及前述第1導電層上，被前述絕緣層包圍而設，連接至前述第2電極部，在前述交叉方向具有比前述第2電極部的剖面積大的剖面積； 第4電極部，其係在前述第3電極部上，被前述絕緣層包圍而設，連接至前述第3電極部，在前述交叉方向具有比前述第2電極部的剖面積大的剖面積； 第5電極部，其係在前述第4電極部上，被前述絕緣層包圍而設，連接至前述第4電極部，在前述交叉方向具有比前述第4電極部小的剖面積； 第2導電層，其係被設在前述第5電極部與前述絕緣層之中包圍前述第5電極部的部分之間，被設在前述第4電極部上；及 第6電極部，其係在前述第5電極部上，被前述絕緣層包圍而設，連接至前述第5電極部，電性連接至前述第2訊號線，在前前述交叉方向具有比前述第5電極部的剖面積小的剖面積。
  16. 如請求項15之半導體裝置，其中，前述第2電極部的剖面積，係越離開前述第1電極部，越增加。
  17. 如請求項15之半導體裝置，其中，前述第3電極部，係具有：連接前述第4電極部的第1區域、及與前述絕緣層對向的第2區域。
  18. 如請求項15之半導體裝置，其中，沿著前述交叉方向的前述第2電極部的剖面積，係比前述第1電極部的最大的剖面積還3倍以上。
  19. 如請求項15之半導體裝置，其中，更具備： 第3導電層，其係被設在前述第2電極部與前述絕緣層之中位於下方的部分之間，連接至前述第1導電層；及 第4導電層，其係被設在前述第1電極部與前述絕緣層之中包圍前述第1電極部的部分之間，連接至前述第3導電層與前述第1訊號線。
  20. 如請求項15之半導體裝置，其中，前述第1導電層及前述第2導電層係含有鈦。
  21. 如請求項15之半導體裝置，其中，前述第1電極部、前述第2電極部、前述第3電極部、前述第4電極部、前述第5電極部、及前述第6電極部係含有銅。
TW109103628A 2019-09-10 2020-02-06 半導體裝置 TWI754891B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-164496 2019-09-10
JP2019164496A JP2021044347A (ja) 2019-09-10 2019-09-10 半導体装置

Publications (2)

Publication Number Publication Date
TW202111765A true TW202111765A (zh) 2021-03-16
TWI754891B TWI754891B (zh) 2022-02-11

Family

ID=74850180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103628A TWI754891B (zh) 2019-09-10 2020-02-06 半導體裝置

Country Status (4)

Country Link
US (1) US11127711B2 (zh)
JP (1) JP2021044347A (zh)
CN (1) CN112563241B (zh)
TW (1) TWI754891B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787952B (zh) * 2021-03-19 2022-12-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430761B2 (en) * 2020-02-18 2022-08-30 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249620A (ja) 2002-02-22 2003-09-05 Toray Eng Co Ltd 半導体の接合方法およびその方法により作成された積層半導体
JP2005019696A (ja) * 2003-06-26 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
US7897431B2 (en) * 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
JP5407660B2 (ja) 2009-08-26 2014-02-05 ソニー株式会社 半導体装置の製造方法
US8785923B2 (en) * 2011-04-29 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105938825B (zh) * 2011-05-24 2019-04-05 索尼公司 半导体图像接收装置
JP2014011248A (ja) * 2012-06-28 2014-01-20 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP6259737B2 (ja) * 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
KR102275705B1 (ko) * 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
WO2016139794A1 (ja) * 2015-03-05 2016-09-09 オリンパス株式会社 半導体装置および半導体装置の製造方法
JP2016181531A (ja) 2015-03-23 2016-10-13 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
JP6799843B2 (ja) * 2016-04-22 2020-12-16 国立大学法人茨城大学 Ｒｕ成膜方法、Ｒｕ成膜装置
JP6655469B2 (ja) * 2016-05-17 2020-02-26 ローム株式会社 半導体装置およびその製造方法
JP2018073851A (ja) * 2016-10-24 2018-05-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、及び、固体撮像装置
CN108122823B (zh) * 2016-11-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 晶圆键合方法及晶圆键合结构
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN110476228B (zh) * 2017-04-04 2024-01-16 索尼半导体解决方案公司 半导体装置、制造半导体装置的方法和电子设备
US10692826B2 (en) * 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
JP2019114595A (ja) * 2017-12-21 2019-07-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787952B (zh) * 2021-03-19 2022-12-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法

Also Published As

Publication number Publication date
US20210074675A1 (en) 2021-03-11
US11127711B2 (en) 2021-09-21
TWI754891B (zh) 2022-02-11
CN112563241B (zh) 2023-08-29
JP2021044347A (ja) 2021-03-18
CN112563241A (zh) 2021-03-26

Similar Documents

Publication Publication Date Title
TWI525776B (zh) 最佳化之環型銅直通基板穿孔
TWI411084B (zh) 半導體元件與其形成方法
JP4439976B2 (ja) 半導体装置およびその製造方法
US7994048B2 (en) Method of manufacturing a through electrode
JP5271985B2 (ja) 集積回路構造
JP6212720B2 (ja) 半導体装置及びその製造方法
US7528068B2 (en) Method for manufacturing semiconductor device
TWI588962B (zh) 半導體裝置及其製造方法
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
US20170186704A1 (en) Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region
US20130321680A1 (en) Manufacturing method for semiconductor device and semiconductor device
US8658529B2 (en) Method for manufacturing semiconductor device
CN109390305B (zh) 一种键合晶圆及其制备方法
TWI732269B (zh) 用於改善接合性的墊結構及其形成方法
WO2011056374A2 (en) Coaxial through-silicon via
JP2010080897A (ja) 半導体装置及びその製造方法
KR20190021127A (ko) 반도체 소자
JP2003282573A (ja) 半導体装置のボンディングパッド構造とその製造法
KR101883379B1 (ko) 반도체 장치
JP4847072B2 (ja) 半導体集積回路装置およびその製造方法
TWI754891B (zh) 半導體裝置
TW202215630A (zh) 使用混合接合之影像感測器中的金屬佈線
KR20230145955A (ko) 금속 상에 랜딩되는 배면 또는 전면 기판 관통 비아(tsv)
TWI705527B (zh) 形成積體電路結構之方法、積體電路裝置、和積體電路結構
JP5589907B2 (ja) 半導体装置、電子デバイス及び電子デバイスの製造方法