JP6212720B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関する。
近年の電子機器の高機能化及び高性能化に伴い、電子機器に用いられる半導体デバイスの高性能化及び高集積化を図るための様々な検討が行われている。なかでも複数の半導体チップを積層した３次元積層半導体装置が注目されている。３次元積層半導体装置においては、積層する２つ以上の半導体チップを電気的に接続することが重要である。
複数の半導体チップの新たな接合技術として、図５に示すように、積層する２つの半導体チップ３１０、３２０を直接に接合する直接接合技術が検討されている（例えば、特許文献１を参照）。第１半導体チップ３１０は、主面上に形成された複数のトランジスタ３１２を有する第１基板本体３１１と、複数のトランジスタ３１２を覆うように形成される第１配線層３１３と、プラグを含む第１接続層３１４とから構成されている。第１配線層３１３から第１接続層３１４にわたって、前述のプラグを含む第１シールリング３０２ａが配置されている。同様に、第２半導体チップ３２０は、主面上に形成された複数のトランジスタ３２２を有する第２基板本体３２１と、複数のトランジスタ３２２を覆うように形成される第２配線層３２３と、プラグを含む第２接続層３２４とから構成されている。第２配線層３２３から第２接続層３２４にわたって、前述のプラグを含む第２シールリング３０２ｂが配置されている。
２つの半導体チップ３１０、３２０を直接接合する方法として、例えば、各半導体チップ３１０、３２０の接合面３０１を清浄化してダングリングボンドを形成し、形成したダングリングボンド同士を共有結合させる方法、同種の金属同士を金属結合させる方法、又は接合面３０１にアミノ基（ＮＨｘ）又は水酸基（ＯＨ）等を設けて水素結合させる方法等が検討されている。直接接合では、接合後に、バンプを介した溶融接合法よりも低い温度の熱処理で脱水反応を生じさせて、共有結合を得ることが可能である。
また、半導体チップを直接接合する場合は、室温で接合することができる。このため、溶融接合と比べて電極同士のピッチを縮小することが可能となり、半導体チップの微細化に貢献する。この技術は、直接接合、常温接合又はダイレクトボンディング等の名称で呼ばれている。本明細書では、直接接合と称し、「直接接合」と記載された場合には、金属同士の間は金属結合が形成されており、絶縁膜同士の間は共有結合が形成されていることを意味する。
ところで、回路部が形成されたウエハを個々のチップに切り分けるダイシング時に発生するクラックが回路部へ伝播することを防ぐため、通常、図５に示すように、半導体チップ３１０、３２０には、それぞれの回路部の下部から上部まで貫通する、それぞれ金属からなる第１シールリング３０２ａと第２シールリング３０２ｂとが直接接合されてなるシールリング３０２によって回路部を囲む構造が採られる。また、シールリング３０２は、ダイシング後に、チップの側面から水分等が回路部に浸入することを防ぐ役割も持つ。
特に、直接接合を用いた３次元積層半導体装置の場合は、接合されるそれぞれのシリコン基板に形成された金属シールリング同士を接合界面で直接接合することにより、２つのシリコン基板同士を繋ぐように連続して形成されるシールリングを設ける構造が提案されている（例えば、特許文献２の特に図９、図１０及び図１１を参照）。
米国公開特許２００５／０１６１７９５号明細書 特開２０１２−２０４４４３号公報
しかしながら、直接接合によって積層された複数の半導体チップ同士の間で連続する金属シールリングを安定して形成することは困難である。
なぜなら、直接接合によって半導体チップ同士を接続するには、接合されるシリコン基板の表面は、例えば表面粗さＲａが２ｎｍ未満であるような、極めて平坦な表面とする必要がある。この状態を実現するには、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法が用いられる。絶縁膜と金属膜とが併存する表面に対してＣＭＰを行うと、絶縁膜の表面に対して金属膜の表面が下方に凹む形状になることが知られている。これはディッシングと呼ばれており、銅（Ｃｕ）等の金属膜を研磨する際に、化学的研磨成分の効果を強くしてＣＭＰを行う必要があるため、配線が選択的に研磨されてしまうことが主な原因である。
また、研磨パッドがたわみながら配線部を選択的に研磨するため、ディッシングは、パッドがたわみやすい、幅が広い配線ほど深くなる傾向にある。一般に、シールリングは相対的に幅が広い金属膜（例えば＞１μｍ）で構成されるため、深いディッシングが形成される。これに対し、絶縁膜のみを研磨する際には、Ｃｕ研磨のように被研磨材料を酸化させてから研磨する必要がないため、化学的研磨成分の効果を弱くしてＣＭＰすることが可能であり、結果としてディッシングは起こらない。
また、直接接合における金属膜同士の接合は、分子間力を利用して室温で絶縁膜同士を接合した後、熱処理を行うことで実現される。銅（Ｃｕ）又はアルミニウム（Ａｌ）等の配線に用いられる金属膜は酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）又は炭窒化シリコン膜（ＳｉＣＮｘ）等の絶縁膜よりも高い線膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）を持つため、熱処理によって、金属膜は、絶縁膜中に形成された配線溝内で相対的に膨張する。
ディッシングが浅い場合には、金属膜は熱膨張によって、ディッシングで凹んだ部分を回復し、金属膜同士は完全に接合することが可能である。しかし、ディッシングが深い場合には、熱膨張でもディッシングで凹んだ部分を回復できず、金属結合部には、金属が接合されない空間領域、すなわちボイド（ｖｏｉｄ）が残存することになる。
シールリングではクラック耐性を確保するために、金属結合部にボイドが生じない金属結合が求められるが、従来技術によれば、上記の理由により、金属結合部にボイドが生じないシールリングを形成することは困難である。
そこで、本開示は、上記の問題に鑑み、直接接合で積層された複数の半導体チップ同士の間で連続するシールリングを安定して形成でき、信頼性が高いシールリングを形成できるようにすることを目的とする。
上記の目的を達成するため、本開示は、半導体装置を、複数の半導体チップにそれぞれ形成されたシールリングにおける少なくとも接合部に絶縁性部材を用いる構成とする。
具体的に、本開示に係る半導体装置の一態様は、第１基板本体を有し、第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、第２基板本体の第２主面上に第２素子が形成された第２基板を有し、第１基板と第２基板が第１主面と第２主面を互いに対向させて接合された半導体装置である。第１基板は、第１主面上の最上層として設けられた絶縁膜である第１表面膜と、第１表面膜の第１開口部に配置された第１電極と、第１表面膜の第２開口部に配置された絶縁膜である第２表面膜と、第２表面膜の下に設けられた第１シールリングとを有している。第２基板は、第２主面上の最上層として設けられた絶縁膜である第３表面膜と、第３表面膜の第３開口部に配置された第２電極と、第３表面膜の第４開口部に配置された絶縁膜である第４表面膜と、第４表面膜の下に設けられた第２シールリングとを有している。第１電極と第２電極とは、互いに対向するように配置されて直接接合し、第１表面膜と第３表面膜とは、互いに対向するように配置されて直接接合し、第２表面膜と第４表面膜とは、互いに対向するように配置されて直接接合されている。第２表面膜の底面は、第１シールリングと直接に接続し、第４表面膜の底面は、第２シールリングと直接に接続している。第１シールリング、第２表面膜、第４表面膜及び第２シールリングによって構成されるシールリングは、第１基板及び第２基板の間で連続している。
本開示に係る半導体装置の製造方法の一態様は、第１基板本体を有し、第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、第２基板本体の第２主面上に第２素子が形成された第２基板を備え、第１基板と第２基板が、第１主面と第２主面を互いに対向させて接合された半導体装置の製造方法であって、第１主面上に第１シールリングを含む第１配線層を形成し、且つ、第２主面上に第２シールリングを含む第２配線層を形成する工程（ａ）と、第１主面上の最上層として絶縁膜である第１表面膜を形成し、且つ、第２主面の最上層として絶縁膜である第２表面膜を形成する工程（ｂ）と、第１表面膜における第１シールリングの上方に第１開口部を設け、第１開口部に第１シールリングと直接に接続される絶縁膜である第３表面膜を形成し、且つ、第２表面膜における第２シールリングの上方に第２開口部を設け、第２開口部に第２シールリングと直接に接続される絶縁膜である第４表面膜を形成する工程（ｃ）と、第１表面膜の所定の領域に第３開口部を設け、第３開口部に第１導電膜を配置して第１電極を形成し、且つ、第２表面膜の所定の領域に第４開口部を設け、第４開口部に第２導電膜を配置して第２電極を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１表面膜と第２表面膜とが対向し、第３表面膜と第４表面膜とが対向し、第１電極と第２電極とが対向するように、第１基板と第２基板とを接合する工程（ｅ）とを備えている。工程（ｅ）において、第１基板において、第１表面膜、第３表面膜及び第１電極の各表面が面一となるように平坦化し、且つ、第２基板において、第２表面膜、第４表面膜及び第２電極の各表面が面一となるように平坦化し、その後、第１主面と第２主面とを対向させて第１基板と第２基板を直接接合する。
本開示に係る半導体装置の製造方法の他の態様は、第１基板本体を有し、第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、第２基板本体の第２主面上に第２素子が形成された第２基板を備え、第１基板と第２基板が、第１主面と第２主面を互いに対向させて接合された半導体装置の製造方法であって、第１主面上に第１シールリングを含む第１配線層を形成し、且つ、第２主面上に第２シールリングを含む第２配線層を形成する工程（ａ）と、第１主面上の最上層として絶縁膜である第１表面膜を形成し、且つ、第２主面上の最上層として絶縁膜である第２表面膜を形成する工程（ｂ）と、第１表面膜における第１シールリングの上方に第１開口部を設けると共に第１表面膜の所定の領域に、平面視において短辺方向の開口幅が第１開口部よりも大きい第２開口部を設け、且つ、第２表面膜における第２シールリングの上方に第３開口部を設けると共に第２表面膜の所定の領域に、平面視において短辺方向の開口幅が第３開口部よりも大きい第４開口部を設ける工程（ｃ）と、工程（ｃ）よりも後に、第１表面膜の上に第１絶縁膜を第１開口部に形成すると共に第２開口部の底面上から側面上に沿うように形成し、第１絶縁膜をエッチバックすることにより、第１開口部に配置された第３表面膜と第２開口部の側面上にのみ配置された第４表面膜とを形成し、且つ、第２表面膜の上に第２絶縁膜を第３開口部に形成すると共に第４開口部の底面上から側面上に沿うように形成し、第２絶縁膜をエッチバックすることにより、第３開口部に配置された第５表面膜と第４開口部の側面上にのみ配置された第６表面膜とを形成する工程（ｄ）と、工程（ｄ）よりも後に、第１表面膜の上に第１導電膜を配置して、第２開口部に第１電極を形成し、且つ、第２表面膜上に第２導電膜を配置して、第４開口部に第２電極を形成する工程（ｅ）と、工程（ｅ）よりも後に、第１表面膜と第２表面膜とが対向し、第３表面膜と第５表面膜とが対向し、第４表面膜と第６表面膜とが対向し、第１電極と第２電極とが対向するように、第１基板と第２基板とを接合する工程（ｆ）とを備えている。工程（ｆ）において、第１基板において、第１表面膜、第３表面膜、第４表面膜及び第１電極の各表面が面一となるように平坦化し、第２基板において、第２表面膜、第５表面膜、第６表面膜及び第２電極の各表面が面一となるように平坦化し、その後、第１主面と第２主面とを対向させて第１基板と第２基板を直接接合する。
本開示の半導体装置及びその製造方法によれば、直接接合で積層された複数の半導体チップ同士の間で連続するシールリングを安定して形成することができ、信頼性が高いシールリングを備えた３次元積層半導体装置を得ることができる。
図１は、第１の実施形態に係る半導体装置を示す模式的な断面図である。 図２Ａは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｂは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｃは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｄは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｅは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｆは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｇは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２Ｈは、第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図３は、本開示の第２の実施形態に係る半導体装置を示す模式的な断面図である。 図４Ａは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｂは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｃは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｄは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｅは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４Ｆは、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図５は、従来例に係る半導体装置を示す断面図である。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置ついて、図１を参照しながら説明する。
図１に示すように、第１の実施形態に係る半導体装置は、それぞれが半導体チップである第１基板１０１と第２基板１０２とが積層された３次元積層半導体装置である。
第１基板１０１は、シリコン等からなる第１基板本体１１１と、第１基板本体１１１の主面上に設けられた第１配線層１１２と、第１配線層１１２の上に設けられた第１表面層１１３とを有している。第２基板１０２は、シリコン等からなる第２基板本体１２１と、第２基板本体１２１の主面上に設けられた第２配線層１２２と、第２配線層１２２の上に設けられた第２表面層１２３とを有している。なお、図１においては、第１配線層１１２及び第２配線層１２２は、それぞれ３層の層間絶縁膜と２層の配線を図示しているが、これに限定されず、例えば４層以上の層間絶縁膜及び３層以上の配線を備えていても構わない。
第１基板１０１の第１表面層１１３は、絶縁膜である第１表面膜１３１及び第２表面膜１３２と、導電膜である第１電極１３３とを有している。第２基板１０２の第２表面層１２３は、絶縁膜である第３表面膜１４１及び第４表面膜１４２と、導電膜である第２電極１４３とを有している。
第１基板１０１と第２基板１０２とは、第１表面層１１３と第２表面層１２３とが互いに対向して接するように直接接合されている。ここで、互いに対向する第１表面膜１３１と第３表面膜１４１、及び第２表面膜１３２と第４表面膜１４２とは、それぞれ共有結合により一体化している。また、第２表面膜１３２及び第４表面膜１４２は、それぞれ後述する第１シールリング１３７及び第２シールリング１４７と切れ目なく、すなわちボイドがなく直接に接続されており、第１基板本体１１１と第２基板本体１２１との対向する主面同士の間の領域を貫通するシールリング１５０の一部として機能する。すなわち、シールリング１５０は、第１シールリング１３７、第２表面膜１３２、第４表面膜１４２、第２シールリング１４７を含み、それらがボイドが生じない程度に連続するように形成されている。また、シールリング１５０が連続するとは、積層される第１基板１０１及び第２基板１０２に跨って形成されるシールリング１５０が、接合される第２表面膜１３２及び第４表面膜１４２の互いの接合界面が密着するように形成されることをいう。
なお、図１においては、シールリング１５０は、接合された第１基板１０１及び第２基板１０２の左端部と右端部とに１本ずつ配置しているが、これに限られず、それぞれ複数本形成してもよい。また、第１電極１３３と第２電極１４３とは、金属結合により一体化しており、電気的に導通している。
なお、図１には記載していないが、直接接合時に第１基板１０１と第２基板１０２とのアライメントがずれることによって、第１表面膜１３１の一部と第４表面膜１４２の一部とが、また、第３表面膜１４１の一部と第２表面膜１３２の一部とが直接に接合されることもあるが、多少のアライメントずれは、半導体装置としての動作、信頼性に特に問題はない。
第１基板本体１１１には、複数のトランジスタ１１５を含む回路素子が設けられている。第１配線層１１２は、絶縁膜である第１層間膜１３４、複数の第１導電膜１３５及び複数のコンタクトプラグ１３６を含む。第１導電膜１３５は、配線、パッド及びビアプラグ（ｖｉａｐｌｕｇ）等を構成する。上記したように、第１層間膜１３４及び第１導電膜１３５は、それぞれ複数の膜の組み合わせとすることができる。第１導電膜１３５は、コンタクトプラグ１３６を介してトランジスタ１１５等と接続されていると共に、第１電極１３３と接続されている。
さらに、第１導電膜１３５の一部とコンタクトプラグ１３６の一部とは、回路素子を囲む第１シールリング１３７の一部を形成している。但し、第１シールリング１３７の上には、絶縁性の第２表面膜１３２が直接形成されており、第１電極１３３及びトランジスタ１１５とは電気的に接続されていない。
第２基板本体１２１には、複数のトランジスタ１２５を含む回路素子が設けられている。第２配線層１２２は、絶縁膜である第２層間膜１４４、複数の第２導電膜１４５及び複数のコンタクトプラグ１４６を含む。第２導電膜１４５は、配線、パッド及びビアプラグ等を構成する。上記したように、第２層間膜１４４及び第２導電膜１４５は、それぞれ複数の膜の組み合わせとすることができる。第２導電膜１４５は、コンタクトプラグ１４６を介してトランジスタ１２５等と接続されていると共に、第２電極１４３と接続されている。
さらに、第２導電膜１４５の一部とコンタクトプラグ１４６の一部とは、回路素子を囲む第２シールリング１４７の一部を形成している。但し、第２シールリング１４７の上には、絶縁性の第４表面膜１４２が直接形成されており、第２電極１４３及びトランジスタ１２５とは電気的に接続されていない。
また、第１表面膜１３１、及び第３表面膜１４１は、それぞれが積層膜から形成されていてもよい。
第１層間膜１３４及び第２層間膜１４４は、例えば酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭素含有窒化シリコン（ＳｉＣｘＮｙ）、炭素含有酸化シリコン（ＳｉＣｘＯｙ）又はメチルシロキサン（ＳｉＯｘ（ＣＨ３）ｙ）等から形成すればよい。第１導電膜１３５及び第２導電膜１４５は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）又は銀（Ａｇ）等の低抵抗の金属から形成すればよい。第１導電膜１３５と第１層間膜１３４との間、及び第２導電膜１４５と第２層間膜１４４との間に、タンタル（Ｔａ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、マンガン（Ｍｎ）若しくはジルコニウム（Ｚｒ）等の高融点金属又はこれらの窒化物からなる拡散防止層を設けてもよい。拡散防止層を設けることにより、導電膜を構成する金属材料の層間膜への拡散を防止すると共に、導電膜と層間膜との密着性を向上することができる。
第１層間膜１３４と第２層間膜１４４とは同一の材料で構成してもよく、また、互いに異なる材料で構成してもよい。また、第１層間膜１３４と第２層間膜１４４とをそれぞれ積層膜により構成する場合は、それぞれの膜は同一の材料で構成してもよく、異なる材料からなる膜が混在してもよい。また、第１導電膜１３５と第２導電膜１４５とは、同一の材料で構成してもよく、互いに異なる材料で構成してもよい。また、第１導電膜１３５と第２導電膜１４５とを積層膜により構成する場合は、それぞれの膜は同一の材料で構成してもよく、異なる材料からなる膜が混在してもよい。
第１表面層１１３に含まれる第１表面膜１３１、及び第２表面層１２３に含まれる第３表面膜１４１は、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＣｘＮｙ若しくはＳｉＯｘＮｙ等のシリコン化合物、又はベンゾシクロブテン（ＢＣＢ）、ポリベンザオキサゾール（ＰＢＯ）若しくはポリイミド（ＰＩ）等の有機膜から形成すればよい。第２表面膜１３２及び第４表面膜１４２は、例えばＳｉＮｘ又はＳｉＣｘＮｙ等のシリコン化合物から形成すればよい。
但し、シールリング１５０のクラック伝播防止効果を考慮すると、第２表面膜１３２及び第４表面膜１４２は、それぞれ第１表面膜１３１及び第３表面膜１４１よりも高いヤング率を有していることが望ましい。また、シールリング１５０の水分浸入防止効果を考慮すると、耐透水性を有していることが望ましい。例えば、第１表面膜１３１と第３表面膜１４１とをＳｉＯｘによって構成し、第２表面膜１３２と第４表面膜１４２とをＳｉＮｘによって構成する組み合わせとすれば、クラック伝播防止効果及び水分浸入防止効果を合わせて得ることができる。
また、第１表面膜１３１及び第３表面膜１４１の厚さは、共に０．１μｍ以上且つ１０μｍ以下程度とすればよい。
なお、第１表面膜１３１と第３表面膜１４１とは同一の材料で構成してもよく、互いに異なる材料で構成してもよい。また、第２表面膜１３２と第４表面膜１４２とは同一の材料で構成することが好ましく、また、平面視における溝の幅は１μｍ以上且つ１０μｍ以下としてもよい。
第１表面層１１３に含まれる第１電極１３３と、第２表面層１２３に含まれる第２電極１４３とは、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）又はタングステン（Ｗ）等から形成すればよい。また、平面視において、第１電極１３３の第１表面膜１３１から露出する部分の短辺方向の幅と、第２電極１４３の第３表面膜１４１から露出する部分の短辺方向の幅とを共に０．１μｍ以上且つ１μｍ以下程度とすれば、直接接合時に欠陥なく接合することが可能である。なお、第１電極１３３と第２電極１４３とは、ボイドの発生を抑えることができれば、１μｍ以上の幅を有していてもよい。
また、第１電極１３３と第１表面膜１３１との間、及び第２電極１４３と第３表面膜１４１との間に、タンタル、チタン、コバルト、マンガン若しくはジルコニウム等の高融点金属又はこれらの窒化物からなる拡散防止層を設けてもよい。拡散防止層の膜厚は１００ｎｍ以下とすればよい。拡散防止層を設けることにより、導電膜を構成する金属材料の層間膜への拡散を防止すると共に、導電膜と層間膜との密着性を向上させることができる。
第１電極１３３と第２電極１４３とは同一の材料で構成してもよく、互いに異なる材料で構成してもよい。
第２基板１０２は、第２基板本体１２１の主面と反対側の面（裏面）に設けられた保護膜１５１を有している。保護膜１５１は、例えばＳｉＯｘ、ＳｉＮｘ若しくはＳｉＯｘＮｙ等のシリコン化合物又はベンゾシクロブテン（ＢＣＢ）、ポリベンザオキサゾール（ＰＢＯ）若しくはポリイミド（ＰＩ）等の有機膜から形成すればよい。保護膜１５１の膜厚は０．１μｍ以上且つ１０μｍ以下程度とすればよい。
保護膜１５１の上には、アルミニウム等からなる電極パッド１５２が設けられている。電極パッド１５２は、第２基板本体１２１を貫通する貫通電極１５３により、第２配線層１２２に設けられた第２導電膜１４５と接続されている。貫通電極１５３は、直径が１μｍ以上且つ２００μｍ以下程度で、アスペクト比の値を１〜２０程度とすればよい。貫通電極１５３は、銅、タングステン又はポリシリコン等により形成することができる。
（製造方法）
以下、第１の実施形態に係る半導体装置の製造方法について、図２Ａ〜図２Ｈを参照しながら説明する。
まず、図２Ａに示すように、主面上にトランジスタ１１５等の複数の素子を有する第１基板本体１１１を準備する。
次に、図２Ｂに示すように、第１基板本体１１１の主面上に第１層間膜１３４、コンタクトプラグ１３６及び第１導電膜１３５等を有する第１配線層１１２を形成する。第１配線層１１２の形成は、例えば以下のようにすることができる。まず、各トランジスタ１１５を覆う１層目の層間膜を形成する。その後、形成した層間膜の所定の位置にコンタクトホールを形成し、導電膜を埋め込むことにより、コンタクトプラグ１３６を形成する。続いて、１層目の層間膜の上に２層目の層間膜を形成し、形成した層間膜の所定の位置に配線溝を形成する。続いて、形成した配線溝に導電膜を埋め込むことにより、配線を形成する。続いて、３層目の層間膜を形成し、形成した層間膜の所定の位置にパッド用溝部及びビアホールを形成する。パッド用溝部及びビアホールに第１導電膜１３５を埋め込むことにより、パッド及び配線とパッドとを接続するビアを形成する。第１シールリング１３７は、上記の工程によって同時に形成される。この製造工程を繰り返すことによって、さらに多層の配線を含む第１配線層１１２とすることも可能である。
次に、図２Ｃに示すように、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又は塗布法等により、第１配線層１１２の上に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣｘＮｙ又はＳｉＯｘＮｙ等からなる第１表面膜１３１を形成する。その後、リソグラフィ及びエッチングを用いて、第１表面膜１３１における第１シールリング１３７の上側部分に該第１シールリング１３７を露出する第１開口部を形成する。続いて、ＣＶＤ法により、開口部にＳｉＮｘ又はＳｉＣｘＮｙ等からなる第２表面膜１３２を埋め込む。その後、第１表面膜１３１と第２表面膜１３２との選択比の値が小さい条件で、ＣＭＰ法等により平坦化を行って、第１表面層１１３を形成する。
次に、図２Ｄに示すように、第１表面膜１３１に導電膜である複数の第１電極１３３を形成する。各第１電極１３３は、ダマシン（ｄａｍａｓｃｅｎｅ）法、セミアクティブ法、又はアルミニウム配線形成用の積み上げ成膜法等の配線形成方法を用いて形成すればよい。ダマシン法を用いる場合には、リソグラフィ及びエッチングを用いて、第１表面膜１３１の所定の位置に、第１導電膜１３５であるパッドを露出する開口部を形成する。続いて、物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、開口部にタンタル（Ｔａ）又は窒化タンタル（ＴａＮ）等からなる拡散バリア膜と、銅（Ｃｕ）めっきシード層とを順次形成する。続いて、めっき法を用いて開口部に銅膜を埋込む。この後、ＣＭＰ法等により銅膜の不要部分を除去して、第１電極１３３を形成する。これにより、各第１電極１３３の表面は、第１表面膜１３１から露出した状態となる。このとき、銅膜の不要部分を除去する際に、第１表面膜１３１の表面を平坦化すればよい。また、例えば、第１表面膜１３１における１μｍ２当たりの算術平均粗さ（Ｒａ）は、１ｎｍ以下とすればよい。また、ＣＭＰにより発生する第１電極１３３のディッシングの大きさは、１００ｎｍ以下にすることが好ましい。
次に、図２Ｅに示すように、第２基板１０２を準備する。第２基板１０２は、第１基板１０１と同様にして、シリコン等からなる第２基板本体１２１の上に、トランジスタ１２５等の複数の素子と、第２層間膜１４４及び第２導電膜１４５を含む第２配線層１２２と、第３表面膜１４１並びに第４表面膜１４２及び第２電極１４３を含む第２表面層１２３とを形成すればよい。第２基板１０２の第２電極１４３は、第１基板１０１の第１電極１３３に対向する位置に形成する。第２電極１４３の表面は、第３表面膜１４１から露出した状態とする。第２基板１０２の第４表面膜１４２は、第１基板１０１の第２表面膜１３２に対向する位置に形成する。第２表面層１２３の表面も、第１表面層１１３と同様に平坦化すればよい。
次に、図２Ｆに示すように、第１基板１０１と第２基板１０２とを第１表面層１１３と第２表面層１２３とを対向させて直接接合により貼り合わせる。第１基板１０１と第２基板１０２との直接接合は以下のようにすることができる。まず、第１表面層１１３及び第２表面層１２３の各表面を表面処理する。表面処理として、まず洗浄を行い、第１表面層１１３及び第２表面層１２３の表面から炭素系の付着物及び反応物等を除去すればよい。洗浄は、アンモニア−過酸化水素（ＡＰＭ：ａｍｍｏｎｉｕｍ ｈｙｄｒｏｇｅｎ-ｐｅｒｏｘｉｄｅ ｍｉｘｔｕｒｅ）を用いたウエット洗浄とすることができる。また、プラズマ、イオン又はオゾン等を用いたドライ洗浄とすることもできる。
続いて、例えば、第１表面層１１３及び第２表面層１２３の各表面に、酸素プラズマの照射等を行い、第１表面膜１３１、第２表面膜１３２、第３表面膜１４１及び第４表面膜１４２のダングリングボンドを水酸基（ＯＨ）により終端させる。但し、酸素プラズマ等による処理は必須ではなく、例えば第１表面膜１３１、第２表面膜１３２、第３表面膜１４１及び第４表面膜１４２にそれぞれダングリングボンドを形成し、大気中に保持することにより、水酸基（ＯＨ）により、ダングリングボンドを終端することも可能である。
第１表面層１１３及び第２表面層１２３を表面処理した後、第１表面層１１３と第２表面層１２３とを直接接触させる。これにより、第１表面膜１３１と第３表面膜１４１、第２表面膜１３２と第４表面膜１４２との間に水分子を介した水素結合が生じ、水素結合による静電的引力（引力的相互作用）により、最初に接触した界面から周囲に接合が自然に拡がる。対向する電極同士においては、同種金属からなる清浄表面同士を接触させるため、理想的には第１電極１３３と第２電極１４３との間に金属結合が形成される。第１表面層１１３及び第２表面層１２３は、全体として上に凸の形状となっていれば、第１基板１０１と第２基板１０２との直接接合を容易に行うことができる。
この後、例えば、４００℃以下の温度で熱処理を行えばよい。なお、直接接合の後の熱処理は、既に形成されている結合を強化する目的で行われる。このため、チップ接合時のチップ間のアライメントには影響しない。
第１電極１３３及び第２電極１４３は、それぞれ第１表面膜１３１及び第３表面膜１４１よりも線膨張係数（ＣＴＥ）が大きい。このため、熱処理によって、第１電極１３３と第２電極１４３とは圧着されて接合される。また、各接触面において元素の拡散もより生じやすくなる。これにより、接続強度がより向上する。さらに、第１表面膜１３１と第３表面膜１４１との接触面、及び第２表面膜１３２と第４表面膜１４２との接触面においては、それぞれ脱水反応が生じて共有結合がより強固になるため、信頼性がさらに向上する。
第１表面膜１３１、第２表面膜１３２、第３表面膜１４１及び第４表面膜１４２の各表面は、水酸基ではなくアミノ基（ＮＨ２）により終端させてもよい。アミノ基により終端させた場合でも、第１表面膜１３１と第３表面膜１４１との間、及び第２表面膜１３２と第４表面膜１４２との間に水素結合を生じさせることができる。アミノ基により終端させる場合には、窒素プラズマ等を照射すればよい。
また、第１表面膜１３１、第２表面膜１３２、第３表面膜１４１及び第４表面膜１４２の各表面を終端させるのではなく、ダングリングボンドを形成してもよい。この場合には、ダングリングボンド同士が結合することにより第１表面膜１３１と第３表面膜１４１、第２表面膜１３２と第４表面膜１４２とを接合させることができる。ダングリングボンドを形成する場合には、アルゴン（Ａｒ）等の不活性ガスのプラズマを照射したり、イオンビーム又はプラズマビームを照射したりすればよい。この場合、第１電極１３３と第２電極１４３とは熱処理を行わなくても、金属結合を形成することが可能となる。
次に、図２Ｇに示すように、第２基板本体１２１を裏面から研磨して、該第２基板本体１２１の厚さを２μｍ〜２００μｍ程度とする。研磨にはグラインダ等を用いることができる。
次に、図２Ｈに示すように、第２基板本体１２１の裏面にＳｉＮ又はＢＣＢからなる保護膜１５１を形成する。その後、第２基板本体１２１を貫通する貫通電極１５３を形成する。貫通電極１５３は以下のようにして形成することができる。まず、リソグラフィ及びエッチングにより、保護膜１５１及び第２基板本体１２１を貫通する貫通孔を形成する。続いて、ＰＶＤ法等により、貫通孔の内部を含む第２基板本体１２１の裏面の全体にタンタル又は窒化タンタルからなる拡散バリア膜と銅めっきシード層とを順次形成する。続いて、めっき法により、貫通孔に銅膜を埋め込み、ＣＭＰ法により不要な銅膜及び拡散バリア層を除去して平坦化することにより、貫通電極１５３を形成する。その後、保護膜１５１の上に貫通電極１５３と接するように電極パッド１５２を選択的に形成する。電極パッド１５２は、保護膜１５１の上にアルミニウム膜を形成した後、リソグラフィ及びエッチングによりパターニングして形成すればよい。
なお、本実施形態においては、電極パッド１５２及び貫通電極１５３をそれぞれ１つしか図示していないが、電極パッド１５２及び貫通電極１５３は必要に応じて複数設けることができる。また、貫通電極１５３及び電極パッド１５２の構成は一例であり、電気的導通を確保できる構造であれば、いかなる材料及び形状を用いてもよい。例えば、材料として、銅に代えて、ポリシリコン又はタングステン等を用いることができる。また、貫通電極１５３は、貫通孔の内部を導電性材料で埋め込む構成に代えて、導電性材料を貫通孔の内壁に沿って形成することにより空洞を残し、その空洞を絶縁膜で埋め込む構成等も可能である。
また、電極パッド１５２は、バンプ（図示せず）を介して実装基板（図示せず）等と接続することができる。また、第２基板１２１の上に、さらに第３基板（図示せず）を積層することもできる。第３基板を積層する場合には、バンプを用いるのではなく直接接合を用いることもできる。直接接合により第３基板を積層する場合には、第２基板本体１２１の裏面においても、絶縁膜及び絶縁膜から露出した電極を有する層を設け、その表面を平坦化すればよい。
以上のように、本実施形態に係る半導体装置及びその製造方法においては、シールリング１５０として、直接接合する界面部分に、第１表面層１１３に形成された絶縁膜である第２表面膜１３２と、第２表面層１２３に形成された絶縁膜である第４表面膜１４２とを用いている。このため、従来の銅（Ｃｕ）等の金属を化学機械研磨（ＣＭＰ）する際に、第２表面膜１３２と第４表面膜１４２との各表面にディッシングが生じない。その結果、接合界面において金属をシールリングとした半導体装置と比べて、接合欠陥がないシールリング１５０を形成することが可能となる。
このように、本実施形態に係る半導体装置及びその製造方法は、素子領域へのクラック及び水分の侵入がない信頼性が高いシールリング１５０を形成できるので、３次元積層半導体装置を安定して形成することが可能となる。
なお、本実施形態においては、第１シールリング１３７及び第２シールリング１４７の構成材料として、金属材料を用いたが、これに限られない。例えば、第２表面膜１３２及び第４表面膜１４２に用いた、第１表面膜１３１及び第３表面膜１４１よりもヤング率が高く、且つ耐透水性が高い特性を有する絶縁性材料を用いても構わない。
また、本実施形態においては、電極パッド１５２が第２基板本体１２１の裏面上の保護膜１５１の上に設けられる例を示したが、これに代えて、第１基板本体１１１の裏面に保護膜１５１を介在させて電極パッド１５２を設けてもよい。この場合には、第１基板本体１１１に貫通電極１５３を設ければよい。また、第１基板本体１１１及び第２基板本体１２１の両方に、電極パッド１５２及び貫通電極１５３を設けてもよい。
また、本実施形態においては、第１基板本体１１１及び第２基板本体１２１の両方に、素子であるトランジスタを設ける例を示したが、第１基板本体１１１及び第２基板本体１２１のいずれか一方にのみトランジスタを設けてもよい。また、本実施形態では、トランジスタがプレーナ型である例を示したが、フィンフェット型又は他の形状のトランジスタを設けてもよい。また、種々のトランジスタが混在してもよい。
また、本実施形態においては、第１配線層１１２及び第２配線層１２２に含まれる配線が２層からなる例を示したが、上記のように、第１配線層１１２及び第２配線層１２２は、３層以上の配線層を含む多層配線層であってもよい。また、第１配線層１１２と第２配線層１２２とに含まれる配線の層数は異なっていてもよい。
また、本実施形態においては、第２表面膜１３２と第４表面膜１４２とは、互いの形状を含めその大きさが同一である例を示したが、第２表面膜１３２と第４表面膜１４２との大きさは異なっていてもよい。また、第１電極１３３及び第２電極１４３をそれぞれ複数設ける場合には、大きさが異なる電極が混在していてもよい。
また、本実施形態においては、上記のように、接合時に第１基板１０１と第２基板１０２とのアライメントがずれることによって、第１表面膜１３１の一部と第４表面膜１４２の一部とが、また、第２表面膜１３２の一部と第３表面膜１４１の一部とが、それぞれ直接接合されることもあるが、このような場合でも、本実施形態の効果は発揮される。
（第２の実施形態）
以下、第２の実施形態に係る半導体装置ついて、図３を参照しながら説明する。
図３に示すように、第２の実施形態に係る半導体装置は、第１基板２０１と第２基板２０２とが積層された３次元積層半導体装置である。
本実施形態に係る半導体装置の構成は、ほぼ第１の実施形態と同一であり、相違点は、第１表面層２１３の構成及び第２表面層２２３の構成の差である。従って、本実施形態に係る半導体装置の説明は、第１表面層２１３及び第２表面層２２３の構成に絞り、図３を参照して行う。
図３に示すように、本実施形態に係る半導体装置において、第１表面層２１３は、絶縁膜である第１表面膜２３１、第２表面膜２３２及び第５表面膜２３３と、第１電極２３４とを有している。ここで、第５表面膜２３３は、第２表面膜２３２と同一の材料によって構成される。第５表面膜２３３の膜厚（内壁上の厚さ）は、平面視における第２表面膜２３２の溝部の幅の２分の１以上としている。
第２表面層２２３は、絶縁膜である第３表面膜２４１、第４表面膜２４２及び第６表面膜２４３と、第２電極２４４とを有している。ここで、第６表面膜２４３は、第４表面膜２４２と同一の材料によって構成される。第６表面膜２４３の膜厚（内壁上の厚さ）は、平面視における第４表面膜２４２の溝部の幅の２分の１以上としている。
第１基板２０１と第２基板２０２とは、第１表面層２１３と第２表面層２２３とが互いに対向して接するように直接接合されている。ここで、互いに対向する第１表面膜２３１と第３表面膜２４１との間、第２表面膜２３２と第４表面膜２４２との間、及び第５表面膜２３３と第６表面膜２４３との間は、それぞれ共有結合により一体化している。また、第２表面膜２３２及び第４表面膜２４２は、それぞれ後述する第１シールリング２３７及び第２シールリング２４７と切れ目なく、すなわちボイドがなく直接に接合されており、第１基板本体２１１から第２基板本体２２１までを貫通するシールリング２５０の一部として機能する。
なお、図３においては、シールリング２５０は、接合された第１基板２０１及び第２基板２０２の左端部と右端部とに１本ずつ配置しているが、これに限られず、それぞれ複数本形成してもよい。また、第１電極２３４と第２電極２４４とは、金属結合により一体化しており、電気的に導通している。さらに、第１電極２３４及び第２電極２４４のそれぞれの幅は、０．１μｍ以上且つ１μｍ以下にすることが好ましい。また、第１電極２３４及び第２電極２４４のそれぞれの幅は、１μｍ以上且つ１０μｍ以下であっても電気的導通をとることは可能である。
（製造方法）
以下、第２の実施形態に係る半導体装置の製造方法について、図４Ａ〜図４Ｆを参照しながら説明する。なお、第１の実施形態に係る製造方法と同一の工程については、簡略化して説明する。
まず、図４Ａに示すように、主面上にトランジスタ等の複数の素子を有する第１基板本体２１１を準備する。続いて、第１の実施形態と同様に、第１基板本体２１１の主面上に複数の素子を覆うと共に、導電膜を含む第１配線層２１２を形成する。続いて、ＣＶＤ法又は塗布法等により、第１配線層２１２の上に、第１表面層２１３を構成する第１表面膜２３１を、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣｘＮｙ又はＳｉＯｘＮｙ等からなる絶縁膜によって形成する。
次に、図４Ｂに示すように、リソグラフィ及びエッチングを用いて、第１表面膜２３１における配線の上側部分及び第１シールリング２３７の上側部分に、それぞれ開口部２５１、２５２を形成する。ここで、本実施形態においては、配線上の開口部２５１の開口幅は、第１シールリング２３７上の開口部２５２の開口幅よりも大きくなるように設計する。
次に、図４Ｃに示すように、ＣＶＤ法により、ＳｉＮｘ又はＳｉＣｘＮｙ等からなる絶縁膜２５３を、各開口部２５１、２５２の上を含む第１表面膜２３１の上に形成する。ここで、絶縁膜２５３の膜厚は、開口部２５２の短辺方向の幅の２分の１以上で、且つ開口幅２５１の短辺方向の幅の２分の１以下となるように設定する。これにより、第１シールリング２３７上の開口部２５２には、絶縁膜２５３が埋め込まれて第２表面膜２３２が形成される。これに対し、配線上の開口部２５１には、絶縁膜２５３が開口部２５１の側面及び底面を覆うと共に、内部に空間を残して形成される。
次に、図４Ｄに示すように、絶縁膜２５３に対してエッチバックを行って、該絶縁膜２５３における不要部分を除去する。これにより、第１シールリング２３７上の開口部２５２には、絶縁膜２５３が埋め込まれることになる。また、配線上の開口部２５１には、絶縁膜２５３が内壁面上にのみ残留し、底面上の絶縁膜２５３は除去されて、下層の配線が露出した状態となる。すなわち、絶縁膜２５３から、第２表面膜２３２と第５表面膜２３３とが形成される。
次に、図４Ｅに示すように、導電膜である第１電極２３４を形成する。第１電極２３４は、第１の実施形態と同じく、ダマシン法、セミアクティブ法又はアルミニウム配線形成用の積み上げ成膜法等の配線形成方法を用いて形成すればよい。その後、ＣＭＰ法等により、例えば、銅膜の不要部分を除去して、第１電極２３４を形成する。これにより、第１電極２３４及び第５表面膜２３３の各表面は、第１表面膜２３１から露出した状態となる。銅膜の不要部分を除去する際に、第１表面層２１３の表面を平坦化すればよい。また、例えば、第１表面膜２３１における１μｍ２当たりの算術平均粗さ（Ｒａ）は、１ｎｍ以下とすればよい。ＣＭＰにより発生する第１電極２３４のディッシングの大きさは１００ｎｍ以下にすることが好ましい。
次に、図４Ｆに示すように、第１基板２０１と同様の製造方法で作製された第２基板２０２を準備し、第１の実施形態で説明した製造方法と同様にして、第１基板２０１と第２基板２０２とを第１表面層２１３と第２表面層２２３とを対向させて直接接合により貼り合わせる。
以降の製造工程は、第１の実施形態と同様の製造方法に従って実施する。これにより、図３に示す半導体チップの積層構造を得ることができる。
以上のように、本実施形態に係る半導体装置及びその製造方法においては、第１の実施形態と同様に、シールリング２５０として、直接接合する界面部分に、第１表面層２１３に形成された絶縁膜である第２表面膜２３２と、第２表面層２２３に形成された絶縁膜である第４表面膜２４２とを用いている。このため、従来の銅（Ｃｕ）等の金属を化学研磨する際に、第２表面膜２３２と第４表面膜２４２との各表面にディッシングが生じない。その結果、接合界面において金属をシールリングとした半導体装置と比べて、接合欠陥がないシールリング２５０を形成することが可能となる。
このように、本実施形態に係る半導体装置及びその製造方法は、素子領域へのクラックや水分の侵入がない信頼性が高いシールリング２５０を形成できるので、３次元積層半導体装置を安定して形成することが可能となる。
その上、本実施形態に係る製造方法の特有の効果として、第１基板２０１において、第２表面膜２３２、第５表面膜２３３及び第１電極２３４を、第１表面膜２３１に対する１回のパターニングで形成することができる。同様に、第２基板２０２において、第４表面膜２４２、第６表面膜２４３及び第２電極２４４を、第３表面膜２４１に対する１回のパターニングで形成することが可能となり、製造工程を簡略化することができる。
なお、本実施形態においても、貫通電極２６３及び電極パッド２６２を第２基板本体２２１の裏面に設けることができる。また、電極パッドは、第１基板本体２１１の裏面に設けても構わない。この場合には、第１基板本体２１１に貫通電極（図示せず）を設ければよい。また、第１基板本体２１１及び第２基板本体２２１の両方に電極パッド及び貫通電極を設けてもよい。
また、本実施形態においては、第１基板及び第２基板の両方に、素子であるトランジスタを設ける例を示したが、第１基板本体２１１及び第２基板本体２２１のいずれか一方にのみトランジスタを設けてもよい。また、本実施形態では、トランジスタがプレーナ型である例を示したが、フィンフェット型又は他の形状のトランジスタを設けてもよい。また、種々のトランジスタが混在してもよい。
また、本実施形態においては、第１配線層及び第２配線層に含まれる配線が２層からなる例を示したが、上記のように、第１配線層及び第２配線層は、３層以上の配線層を含む多層配線層であってもよい。また、第１配線層と第２配線層とに含まれる配線の層数は異なっていてもよい。
また、本実施形態においては、第２表面膜２３２と第４表面膜２４２とは、互いの形状を含めその大きさが同一である例を示したが、第２表面膜２３２と第４表面膜２４２との大きさは異なっていてもよい。また、第１電極２３４及び第２電極２４４をそれぞれ複数設ける場合には、大きさが異なる電極が混在していてもよい。
また、本実施形態においては、上記のように、接合時に第１基板２０１と第２基板２０２とのアライメントがずれることによって、第１表面膜２３１の一部と第４表面膜２４２の一部とが、また、第２表面膜２３２の一部と第３表面膜２４１の一部が、それぞれ直接接合されることもあるが、このような場合でも、本実施形態の効果は発揮される。
以上のように、本出願において開示する技術の例示として、第１、第２の実施形態について説明した。本開示はこれに限定されることなく、請求の範囲に記載した本技術の要旨を逸脱しない限りにおいて、考えられる種々の形態を含む。すなわち、請求の範囲またはその均等の範囲において、適宜、変更、置き換え、付加、省略などを行うことができ、また、上記第１及び第２の実施形態および変形例で説明した各構成を組み合わせて、新たな実施の形態とすることも可能である。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
本開示に係る半導体装置及びその製造方法は、積層された複数の半導体チップ同士の間で連続するシールリングを安定して形成でき、特に、直接接合で接合された３次元積層半導体装置及びその製造方法等として有用である。
１０１，２０１ 第１基板
１０２，２０２ 第２基板
１１１，２１１，３１１ 第１基板本体
１１２，２１２，３１３ 第１配線層
１１３，２１３ 第１表面層
１１５，１２５，３１２，３２２ トランジスタ
１２１，２２１，３２１ 第２基板本体
１２２，３２３ 第２配線層
１２３，２２３ 第２表面層
１３１，２３１ 第１表面膜
１３２，２３２ 第２表面膜
１３３，２３４ 第１電極
１３４ 第１層間膜
１３５ 第１導電膜
１３６，１４６ コンタクトプラグ
１３７，２３７，３０２ａ 第１シールリング
１４１，２４１ 第３表面膜
１４２，２４２ 第４表面膜
１４３，２４４ 第２電極
１４４ 第２層間膜
１４５ 第２導電膜
１４７，２４７，３０２ｂ 第２シールリング
１５０，２５０，３０２ シールリング
１５１ 保護膜
１５２，２６２ 電極パッド
１５３，２６３ 貫通電極
２３３ 第５表面膜
２４３ 第６表面膜
２５１，２５２ 開口部
２５３ 絶縁膜

Claims (13)

  1. 第１基板本体を有し、前記第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、前記第２基板本体の第２主面上に第２素子が形成された第２基板を備え、前記第１基板と前記第２基板が、前記第１主面と前記第２主面を互いに対向させて接合された半導体装置であって、
    前記第１基板は、前記第１主面上の最上層として設けられた絶縁膜である第１表面膜と、前記第１表面膜の第１開口部に配置された第１電極と、前記第１表面膜の第２開口部に配置された絶縁膜である第２表面膜と、前記第２表面膜の下に設けられた第１シールリングとを有し、
    前記第２基板は、前記第２主面上の最上層として設けられた絶縁膜である第３表面膜と、前記第３表面膜の第３開口部に配置された第２電極と、前記第３表面膜の第４開口部に配置された絶縁膜である第４表面膜と、前記第４表面膜の下に設けられた第２シールリングとを有し、
    前記第１電極と前記第２電極とは、互いに対向するように配置されて直接接合し、
    前記第１表面膜と前記第３表面膜とは、互いに対向するように配置されて直接接合し、
    前記第２表面膜と前記第４表面膜とは、互いに対向するように配置されて直接接合しており、
    前記第２表面膜の底面は、前記第１シールリングと直接に接続し、
    前記第４表面膜の底面は、前記第２シールリングと直接に接続しており、
    前記第１シールリング、第２表面膜、第４表面膜及び第２シールリングによって構成されるシールリングは、前記第１基板及び第２基板の間で連続している半導体装置。
  2. 前記第２表面膜及び前記第４表面膜は、前記第１表面膜及び前記第３表面膜と比べてヤング率が高い請求項１に記載の半導体装置。
  3. 前記第２表面膜及び前記第４表面膜は、前記第１表面膜及び前記第３表面膜と比べて耐透水性が高い請求項１に記載の半導体装置。
  4. 前記第１シールリング及び前記第２シールリングは、金属材料から構成されている請求項１に記載の半導体装置。
  5. 前記第１シールリング及び前記第２シールリングは、絶縁性材料から構成されている請求項１に記載の半導体装置。
  6. 前記第２表面膜及び前記第４表面膜のうちの少なくとも一方は、窒化シリコン又は炭窒化シリコンから構成されている請求項１に記載の半導体装置。
  7. 前記第１表面膜及び前記第３表面膜は酸化シリコンから構成され、前記第２表面膜及び前記第４表面膜は窒化シリコンから構成されている請求項１に記載の半導体装置。
  8. 前記第１電極及び前記第２電極のうちの少なくとも一方は、銅、アルミニウム、ニッケル又はタングステンを含む金属材料から構成されている請求項１に記載の半導体装置。
  9. 前記第１開口部及び前記第３開口部の短辺方向の開口幅は、０．１μｍ以上且つ１μｍ以下であり、
    前記第２開口部及び前記第４開口部の短辺方向の開口幅は、１μｍ以上且つ１０μｍ以下である請求項１に記載の半導体装置。
  10. 前記第１電極の側面と前記第１表面膜の側面との間に、前記第２表面膜と同一の材料からなる第５表面膜が形成され、
    前記第２電極の側面と前記第３表面膜の側面との間に、前記第４表面膜と同一の材料からなる第６表面膜が形成されている請求項１に記載の半導体装置。
  11. 平面視において、
    前記第１開口部の短辺方向の開口幅は、前記第２開口部の短辺方向の開口幅よりも大きく、
    前記第３開口部の短辺方向の開口幅は、前記第４開口部の短辺方向の開口幅よりも大きい請求項１０に記載の半導体装置。
  12. 第１基板本体を有し、前記第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、前記第２基板本体の第２主面上に第２素子が形成された第２基板を備え、前記第１基板と前記第２基板が、前記第１主面と前記第２主面を互いに対向させて接合された半導体装置の製造方法であって、
    前記第１主面上に第１シールリングを含む第１配線層を形成し、且つ、前記第２主面上に第２シールリングを含む第２配線層を形成する工程（ａ）と、
    前記第１主面上の最上層として絶縁膜である第１表面膜を形成し、且つ、前記第２主面上の最上層として絶縁膜である第２表面膜を形成する工程（ｂ）と、
    前記第１表面膜における前記第１シールリングの上方に第１開口部を設け、前記第１開口部に前記第１シールリングと直接に接続される絶縁膜である第３表面膜を形成し、且つ、前記第２表面膜における前記第２シールリングの上方に第２開口部を設け、前記第２開口部に前記第２シールリングと直接に接続される絶縁膜である第４表面膜を形成する工程（ｃ）と、
    前記第１表面膜の所定の領域に第３開口部を設け、前記第３開口部に第１導電膜を配置して第１電極を形成し、且つ、前記第２表面膜の所定の領域に第４開口部を設け、前記第４開口部に第２導電膜を配置して第２電極を形成する工程（ｄ）と、
    前記工程（ｃ）及び工程（ｄ）よりも後に、前記第１表面膜と前記第２表面膜とが対向し、前記第３表面膜と前記第４表面膜とが対向し、前記第１電極と前記第２電極とが対向するように、前記第１基板と前記第２基板とを接合する工程（ｅ）とを備え、
    前記工程（ｅ）において、前記第１基板において、前記第１表面膜、前記第３表面膜及び前記第１電極の各表面が面一となるように平坦化し、且つ、前記第２基板において、前記第２表面膜、前記第４表面膜及び前記第２電極の各表面が面一となるように平坦化し、その後、前記第１主面と前記第２主面とを対向させて前記第１基板と前記第２基板を直接接合する半導体装置の製造方法。
  13. 第１基板本体を有し、前記第１基板本体の第１主面上に第１素子が形成された第１基板及び第２基板本体を有し、前記第２基板本体の第２主面上に第２素子が形成された第２基板を備え、前記第１基板と前記第２基板が、前記第１主面と前記第２主面を互いに対向させて接合された半導体装置の製造方法であって、
    前記第１主面上に第１シールリングを含む第１配線層を形成し、且つ、前記第２主面上に第２シールリングを含む第２配線層を形成する工程（ａ）と、
    前記第１主面上の最上層として絶縁膜である第１表面膜を形成し、且つ、前記第２主面上の最上層として絶縁膜である第２表面膜を形成する工程（ｂ）と、
    前記第１表面膜における前記第１シールリングの上方に第１開口部を設けると共に前記第１表面膜の所定の領域に、平面視において短辺方向の開口幅が前記第１開口部よりも大きい第２開口部を設け、且つ、前記第２表面膜における前記第２シールリングの上方に第３開口部を設けると共に前記第２表面膜の所定の領域に、平面視において短辺方向の開口幅が前記第３開口部よりも大きい第４開口部を設ける工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記第１表面膜の上に第１絶縁膜を前記第１開口部に形成すると共に前記第２開口部の底面上から側面上に沿うように形成し、前記第１絶縁膜をエッチバックすることにより、前記第１開口部に配置された第３表面膜と前記第２開口部の壁面上にのみ配置された第４表面膜とを形成し、且つ、前記第２表面膜の上に第２絶縁膜を、前記第３開口部に形成すると共に前記第４開口部の底面上から側面上に沿うように形成し、前記第２絶縁膜をエッチバックすることにより、前記第３開口部に配置された第５表面膜と前記第４開口部の側面上にのみ配置された第６表面膜とを形成する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記第１表面膜の上に第１導電膜を配置して、前記第２開口部に第１電極を形成し、且つ、前記第２表面膜上に第２導電膜を配置して、前記第４開口部に第２電極を形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記第１表面膜と前記第２表面膜とが対向し、前記第３表面膜と前記第５表面膜とが対向し、前記第４表面膜と前記第６表面膜とが対向し、前記第１電極と前記第２電極とが対向するように、前記第１基板と前記第２基板とを接合する工程（ｆ）とを備え、
    前記工程（ｆ）において、前記第１基板において、前記第１表面膜、前記第３表面膜、前記第４表面膜及び前記第１電極の各表面が面一となるように平坦化し、前記第２基板において、前記第２表面膜、前記第５表面膜、前記第６表面膜及び前記第２電極の各表面が面一となるように平坦化し、その後、前記第１主面と前記第２主面とを対向させて前記第１基板と前記第２基板を直接接合する半導体装置の製造方法。
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