JP2013021001A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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substrate
wiring
semiconductor device
opposite
insulating film
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Daisuke Oshida
大介 押田
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】大電流を流す第１ビアおよび第１配線を有し、且つ、当該第１ビアおよび第１配線が形成された第１面が平坦な半導体装置を提供する。
【解決手段】第１基板１００と、第１基板１００の第１面側から、当該第１基板１００を貫通する第１ビア４２０と、第１基板１００の第１面に埋設され、少なくとも一つ以上の第１ビア４２０の一端と接続する第１配線４４０と、を備えている。また、第１ビア４２０は、当該第１ビア４２０の側面と当該第１ビア４２０の底面とのなす角θ１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ２より大きい傾斜部を有している。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置の高集積化に伴い、大電流を流すための配線を形成するために、様々な多層配線構造が提案されている。
特許文献１（特開２０１０−０４５３７１号公報）には、以下のような貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）構造体が記載されている。この貫通電極構造体の導電性ビアは、基板の上部表面から下部表面に延長されて基板を貫通している。また、導電性ビアの底部には、ＮｉおよびＣｏのうちの少なくともいずれか一方を有する導電性保護膜が形成されている。さらに、導電性保護膜に接触して、基板の下部表面には、分離ポリマー絶縁膜が形成されている。これにより、半導体基板の歪みを抑制することができる貫通電極構造体を提供することができるとされている。
また、特許文献２（特開２０１０−０８０８９７号公報）には、以下のような半導体装置が記載されている。第１の半導体チップと第２の半導体チップとが貼り合わされている。第１の半導体チップの表面部に電極パッドが形成されている。第２の半導体チップ中に貫通ビアが形成されている。電極パッドには掘り込み部が形成されており、当該掘り込み部内に貫通ビアの底部が埋め込まれている。これにより、貫通ビアと電極パッドとの接合強度を増大させることにより、３次元配線構造を有する半導体装置の機械的強度を増大させることができるとされている。
また、特許文献３（特開２００９−３０２４５３号公報）には、以下のような半導体装置が記載されている。半導体チップの裏面に、凹部が形成されている。この凹部内部に、貫通電極の一部である裏面配線パッドと、裏面配線とが形成されている。これにより、チップ裏面側の平坦性が確保され、チップを扱う際の吸着力の低下が起きないとされている。
また、特許文献４（特開２００９−２７７９２７号公報）には、以下のような回路基板が記載されている。回路パターンは、基板の一面に設けられている。貫通電極は、基板に設けられた貫通孔の内部に充填され、一端が回路パターンに接合されている。回路パターンおよび貫通電極は、それぞれ貴金属成分を含有する領域を有しており、当該領域を介して、互いに接合されている。これにより、回路パターンの表面における酸化膜の発生、および貫通孔内のボイドの発生を抑制することができるとされている。なお、特許文献４の図１には、深さおよび底部のアスペクト比が１以上の貫通ビアが記載されている。
また、特許文献５（特開２００９−０１０３１２号公報）には、以下のようなスタックパッケージが記載されている。第１および第２半導体チップが、ボンディングパッド形成面が向かい合うように配置されている。第１および第２半導体チップには、複数のＴＳＶが形成されている。第１および第２半導体チップの各ボンディングパッド形成面上には、複数の配線が、ＴＳＶとボンディングパッドとを連結するように形成されている。これにより、製造過程で発生するウェハおよび半導体チップの歪みおよびクラックを抑制することができるとされている。
また、特許文献６（特開２００９−００４７２２号公報）には、貫通ビアの底面が半導体チップから突出するように半導体チップの下面を除去する工程を含む半導体パッケージの製造方法が記載されている。これにより、スタック型半導体パッケージの製造工程を単純化して、製造コストを減少させることができるとされている。
また、特許文献７（特開平０８−２５５７９７号公報）には、以下のような半導体基板の製造方法が記載されている。まず、第１シリコン基板の一主面に溝を形成する。次いで、溝の内部に金属層を形成する。次いで、熱処理により、金属層の少なくとも一部をシリサイド化する。次いで、一主面を平坦化する。次いで、第１シリコン基板の一主面と、第２シリコン基板とを接合する。これにより、基板に低抵抗のシリサイドの埋め込み層を有する、低コストで欠陥が少ない半導体装置を提供することができるとされている。
特開２０１０−０４５３７１号公報 特開２０１０−０８０８９７号公報 特開２００９−３０２４５３号公報 特開２００９−２７７９２７号公報 特開２００９−０１０３１２号公報 特開２００９−００４７２２号公報 特開平０８−２５５７９７号公報
上記した特許文献１から特許文献７では、ビアホールおよび配線溝を形成した後に、ビアホールおよび配線溝に、同時にめっき法により金属を埋め込む方法に関しては検討がなされていない。
発明者は、ビアホールおよび配線溝を形成した後の金属埋設工程において、ビアホールおよび配線溝に、同時にめっき法により金属を埋め込む場合に、以下のような課題が発生することを見出した。ビアホールはアスペクト比が高いのに対して、配線溝は浅く、アスペクト比が低い。このため、同時にめっき法により金属を埋め込む場合、ビアホールよりも配線溝の方が早く金属が埋め込まれてしまい、配線溝上の金属が盛り上がった形状になってしまう。このように、金属が埋め込まれた基板表面の平坦性が悪いため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程において、均一に研磨することができないという問題があることを見出した。
本発明によれば、
第１基板と、
前記第１基板の第１面側から、当該第１基板を貫通する第１ビアと、
前記第１基板の前記第１面に埋設され、少なくとも一つ以上の前記第１ビアの一端と接続する第１配線と、
を備え、
前記第１ビアは、当該第１ビアの前記側面と当該第１ビアの底面とのなす角が、前記第１配線の側面と前記第１配線の底面とのなす角より大きい傾斜部を有する半導体装置が提供される。
本発明によれば、
第１基板と、
前記第１基板の第１面上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜を貫通する第１層間ビアと、
前記第１層間絶縁膜の表面に埋設され、少なくとも一つ以上の前記第１層間ビアの一端と接続する第１配線と、
を備え、
前記第１層間ビアは、当該第１層間ビアの前記側面と当該第１層間ビアの底面とのなす角が、前記第１配線の側面と前記第１配線の底面とのなす角より大きい傾斜部を有する半導体装置が提供される。
本発明によれば、
第１基板の第１面側から、当該第１基板を貫通する第１ビアホールを形成するとともに、少なくとも一つ以上の前記第１ビアホールの一端と接続する第１配線溝を形成するエッチング工程と、
前記第１ビアホールおよび前記第１配線溝に金属を埋め込むことにより、第１ビアおよび第１配線を形成する金属埋設工程と、
を備え、
前記エッチング工程において、前記第１ビアホールに、側面と底面とのなす角が、前記第１配線溝の側面と前記第１配線溝の底面とのなす角より大きい傾斜部を形成する半導体装置の製造方法が提供される。
本発明によれば、
第１基板の第１面上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を貫通する第１層間ビアホールを形成するとともに、少なくとも一つ以上の前記第１層間ビアホールの一端と接続する第１配線溝を形成するエッチング工程と、
前記第１層間ビアホールおよび前記第１配線溝に金属を埋め込むことにより、第１層間ビアおよび第１配線を形成する金属埋設工程と、
を備え、
前記エッチング工程において、前記第１層間ビアホールに、側面と底面とのなす角が、前記第１配線溝の側面と前記第１配線溝の底面とのなす角より大きい傾斜部を形成する半導体装置の製造方法が提供される。
本発明によれば、第１ビア（第１層間ビア）は、当該第１ビア（第１層間ビア）の側面と底面とのなす角が、第１配線の側面と底面とのなす角より大きい傾斜部を有している。これにより、その後の金属埋設工程において、第１配線溝よりも、第１ビアホールにおける金属の埋め込み速度を速くすることができる。そして、金属が埋設された後の第１基板の第１面を平坦にすることができ、さらにＣＭＰにおいて均一に平坦化することができる。したがって、大電流を流す第１ビア（第１層間ビア）および第１配線を有し、且つ、当該第１ビア（第１層間ビア）および第１配線が形成された第１面が平坦な半導体装置を提供することができる。
本発明によれば、大電流を流す第１ビアおよび第１配線を有し、且つ、当該第１ビアおよび第１配線が形成された第１面が平坦な半導体装置を提供することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す平面図である。 図１（ａ）における半導体素子を拡大した断面図である。 第１ビアまたは第１配線における側面と底面とのなす角と、金属の埋め込み速度の関係を示した図である。 図１（ｂ）における第１ビアを拡大した断面図である。 第１の実施形態の効果を説明するための図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１から図５を用い、第１の実施形態に係る半導体装置１０について説明する。まず、図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。図１（ａ）は、後述する図２のＡ−Ａ'線断面図である。また、図１（ｂ）は、図１（ａ）におけるＢ−Ｂ'線断面図である。また、図１（ｃ）は、図１（ａ）におけるＣ−Ｃ'線断面図である。この半導体装置１０は、以下のような構成を備えている。第１基板１００と、第１基板１００の第１面側から、当該第１基板１００を貫通する第１ビア４２０と、第１基板１００の第１面に埋設され、少なくとも一つ以上の第１ビア４２０の一端と接続する第１配線４４０と、を備えている。また、第１ビア４２０は、当該第１ビア４２０の側面と当該第１ビア４２０の底面とのなす角θ１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ２より大きい傾斜部を有している。以下、詳細を説明する。
図１（ａ）のように、第１基板１００の第１面側から、当該第１基板１００を貫通する第１ビア４２０が形成されている。第１基板１００は、たとえば、シリコン基板である。
ここでいう「第１ビア４２０」とは、後述するバリアメタル層５４０と、バリアメタル層５４０内にめっきにより埋設された金属５６０とを含む接続孔のことである。なお、「第１ビア４２０」は、ライナー絶縁膜５２０を含まない。
また、第１配線４４０は、第１基板１００の第１面に埋設され、少なくとも一つ以上の第１ビア４２０の一端と接続している。
ここでいう「第１配線４４０」とは、後述するバリアメタル層５４０と、バリアメタル層５４０内にめっきにより埋設された金属５６０とを含む配線のことである。なお、「第１配線４４０」は、ライナー絶縁膜５２０を含まない。
第１配線４４０は、たとえば、半導体装置１０をプリント配線基板（不図示）などに搭載する際に、プリント配線基板（不図示）などから供給された大電流を流すための配線である。さらに、第１配線４４０は、第１ビア４２０を介して、後述する第２配線６００などの電源配線、またはグランド配線に、電流を供給する。
ここで、第１配線４４０の高さ（深さ）は、５μｍ以上１００μｍ以下である。これにより、第１配線４４０に大電流を流すことができる。
これらの第１ビア４２０および第１配線４４０は、第１基板１００に形成された第１ビアホール４３０および第１配線溝４５０に金属５６０を埋め込むことにより形成されている。図１において、第１ビアホール４３０は、製造工程において、ライナー絶縁膜５２０と第１基板１００との界面に形成されていたものとして示している。また、第１配線溝４５０は、同様に、製造工程において、ライナー絶縁膜５２０と第１基板１００との界面に形成されていたものとして示している。この金属埋設工程を含む製造方法については、詳細を後述する。
第１ビアホール４３０の側面、第１配線溝４５０の側面および底面には、ライナー絶縁膜５２０が形成されている。すなわち、第１ビア４２０および第１配線４４０のうち、第１ビア４２０の底面を除く、第１ビア４２０の側面、および第１配線４４０の底面並びに側面と接するように、ライナー絶縁膜５２０が形成されている。ライナー絶縁膜５２０としては、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣのいずれか、またはこれらの積層膜である。また、ライナー絶縁膜５２０の厚さは、たとえば、２０ｎｍ以上２００ｎｍ以下である。
また、第１ビア４２０および第１配線４４０のうち、内側の側面および底面には、バリアメタル層５４０が形成されている。バリアメタル層５４０としては、たとえば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、ＣｏＷＰ、Ｃｏ、ＮｉＢ、Ｗ、Ａｌなどである。また、バリアメタル層５４０の厚さは、たとえば、２０ｎｍ以上２５０ｎｍ以下である。
さらに、バリアメタル層５４０の内側には、めっき法により金属５６０が埋設されている。金属５６０としては、たとえば、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｎ、Ｃｏのいずれか、またはこれらの金属の合金である。
上記のように、第１ビア４２０および第１配線４４０の境界には、バリアメタル層５４０が形成されておらず、第１ビア４２０および第１配線４４０内に一続きに金属５６０が形成されている。
また、第１基板１００の第１配線４４０上には、第１ビア４２０または第１配線４４０と接続する第１バンプ電極７００が設けられている。第１バンプ電極７００は、たとえば、第１ビア４２０の直上に形成されている。第１バンプ電極７００の材料としては、たとえば、Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ａｕなどである。これにより、第１基板１００を、第１面の第１バンプ電極７００を介して、プリント配線基板などに搭載することができる。
また、第１基板１００は、第１配線４４０等が形成された第１面と反対の第２面上に第２配線６００を備えている。また、第１ビア４２０の他端は、第２配線６００と接続している。ここで、第２配線６００は、第１基板１００の第２面上に形成された配線であれば、限定されるものではない。図１では、第２配線６００は、第１層間絶縁膜２００中に形成された配線である。その他、第２配線６００は、たとえば、第１層間絶縁膜２００などの絶縁膜を介さずに、第１基板１００の第２面の直上に接するように形成された配線（不図示）であってもよい。これにより、第１基板１００の第１面側から、第２配線６００等に電流を供給することができる。
第１の実施形態では、第１基板１００の第１面の反対の第２面側には、半導体素子３００が形成されている。半導体素子３００については、詳細を後述する。
第１の実施形態では、第１基板１００の第２面上には、第１層間絶縁膜２００が設けられている。なお、第１層間絶縁膜２００は、多層構造であってもよい。第１層間絶縁膜２００としては、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。上述の第２配線６００は、第１層間絶縁膜２００の最上層に埋設されている。
さらに、第２面側には、半導体素子３００に接続するコンタクト（たとえば後述するコンタクト６２０）、コンタクト６２０を介して半導体素子３００と接続するローカル配線６６０が形成されている。また、ローカル配線６６０間、ローカル配線６６０並びにローカル配線６８０の間、およびローカル配線６８０並びに第２配線６００の間を接続するビア（符号不図示）が形成されている。なお、第２配線６００は、「グローバル配線」と呼ばれている。
また、第１ビア４２０は、第１基板１００を貫通するとともに、第１層間絶縁膜２００の一部を貫通している。ここで、上述のように、第１ビア４２０の他端は、第２配線６００と接続している。このように、ローカル配線６６０およびローカル配線６８０が形成された第１層間絶縁膜２００を貫通して、第２配線６００と接続することができる。
ここで、第２配線６００は、たとえば、第１基板１００に設けられた半導体素子３００等に電流を供給する電源配線、またはグランド配線である。前述のように、この第２配線６００は、第１ビア４２０の他端と接続されていることにより、大電流の供給を受けることができる。
また、図１（ｂ）のように、第１ビア４２０は、傾斜部（符号不図示）を有している。この傾斜部は、第１ビア４２０に形成される位置が限定されるものではない。ただし、傾斜部は、第１ビア４２０のうち、少なくとも対向する一対の側面に形成されていることが好ましい。また、第１ビア４２０上層が先に埋め込まれ、第１ビア４２０下層にボイドが発生することが無いように、第１ビア４２０の底面に接する部分に、傾斜部が形成されていることが好ましい。なお、本実施形態では、第１ビア４２０のうち、第１配線４４０が延伸する方向と垂直の方向において、対向する側面の全体に、傾斜部が形成されている。
ここで、上記した傾斜部は、第１ビア４２０の側面と第１ビア４２０の底面とのなす角が、第１配線４４０の側面と第１配線４４０の底面とのなす角よりも大きい。図１（ｂ）で示されている傾斜部において、第１ビア４２０の側面と第１ビア４２０の底面とのなす角をθ１とし、一方、図１（ｃ）のように、第１配線４４０の側面と第１配線４４０の底面とのなす角をθ２としたとき、θ１＞θ２である。なお、第１ビア４２０の側面と底面とのなす角θ１は、後述する第１ビアホール４３０の側面と底面とのなす角θ１に相当する。また、第１配線４４０の側面と底面とのなす角θ２は、後述する第１配線溝４５０の側面と底面とのなす角θ２に相当する。ただし、それぞれの角度θ１およびθ２は、ライナー絶縁膜５２０の厚さ分だけ異なるが、角度に与える影響は微差である。これにより、後述する金属埋設工程において、第１配線溝４５０よりも第１ビアホール４３０における金属の埋め込み速度を早くすることができる。
次に、図２を用いて、半導体装置１０の平面視の構成を説明する。図２は、第１の実施形態に係る半導体装置の構成を示す平面図である。図２は、第１基板１００の第１面側から見た平面図のうち、第１バンプ電極７００を省略している。
第１ビア４２０は、たとえば、平面視で円形状に設けられている。ここで、第１ビア４２０は、第１ビア４２０の他端が第２配線６００等と接する箇所において、金属５６０が第２配線６００等と電気的に接続するための底面を有するように形成されている。すなわち、第１ビア４２０が傾斜部によって先細となり、第２配線６００等と接続する箇所で、ライナー絶縁膜５２０によって絶縁されている状態は不適である。したがって、第１基板１００の第１面側における第１ビア４２０の直径は、当該第１ビア４２０の貫通する長さに応じて、最適な大きさが決定される。具体的には、第１ビア４２０の直径は、たとえば、１μｍ以上８μｍ以下である。
また、第１ビア４２０は、一端が第１配線４４０と接続することなく、独立して形成されていてもよい。このような第１ビア４２０は、プリント配線基板（不図示）などに直接接続するために設けられている。
第１配線４４０は、たとえば、大電流を流すための配線である。したがって、第１配線４４０は、半導体素子３００などと接続するローカル配線６６０またはローカル配線６８０よりも、高さが高く、また幅も太く形成されている。具体的には、第１配線４４０の高さは、５μｍ以上５０μｍ以下である。一方、第１配線４４０の幅は、第１ビア４２０の直径以上で、直径の４倍以下である。具体的には、１μｍ以上１２μｍ以下である。これにより、第１配線４４０に、大電流を流すことができる。一方、第１配線４４０の幅が上位範囲を超える場合は、ＣＭＰ工程でのディッシングが無視できなくなる。
次に、図３を用いて、半導体素子３００について説明する。図３は、図１（ａ）における半導体素子３００を拡大した断面図である。なお、図３は、図１（ａ）と上下を反転させている。
図３のように、半導体素子３００は、たとえば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。なお、半導体素子３００は、抵抗、コンデンサ、インダクタ等であってもよい。以下では、半導体素子３００は、ＭＯＳＦＥＴである場合を説明する。
図３のように、第１基板１００には、素子分離領域３１０が形成されている。素子分離領域３１０の開口部には、第１基板１００の第２面の近傍に、不純物が注入されたソース領域３２２およびドレイン領域３２４が形成されている。
ソース領域３２２およびドレイン領域３２４で挟まれたチャネル領域（不図示）上には、ゲート絶縁膜３４２が形成されている。また、ゲート絶縁膜３４２上には、ゲート電極３４４が形成されている。さらに、ゲート絶縁膜３４２およびゲート電極３４４の両脇には、側壁絶縁膜３４６が形成されている。
また、ゲート電極３４４は、コンタクト６２０を介して、第２配線６００と接続している。なお、図３では、ゲート電極３４４が第２配線６００に接続する場合を例示したが、ソース領域３２２に接続されるソース電極（不図示）や、ドレイン領域３２４に接続されるドレイン電極（不図示）等が、コンタクト６２０と同様のコンタクト（不図示）、ローカル配線（不図示）、およびビア（不図示）を介して、第２配線６００に接続されていてもよい。
実際には、図１（ａ）で図示されていない領域に、図３と同様の半導体素子３００が複数個形成されており、論理回路や記憶素子等の回路を形成している。
次に、図４を用いて、第１ビア４２０の側面と第１ビア４２０の底面のなす角θ１、および第１配線４４０の側面と第１配線４４０の底面のなす角θ２の最適な範囲について説明する。図４は、ビアまたは配線における側面と底面のなす角と、金属の埋め込み速度の関係を示した図である。
なお、図４において、第１ビア４２０や第１配線４４０に関わらず、第１基板１００に形成された一般的なビアまたは配線溝の側面と底面とのなす角をθ（図１（ｂ）におけるθ１、θ２に対応）とし、横軸を１８０−θ（図中単位「°」、以下文中では「度」と表記）としている。縦軸は、そのビアまたは配線溝に金属を埋設したときの埋め込み速度を示している。
図４のように、金属の埋め込み速度は、１８０−θに対して単調減少となっている。言い換えれば、第１ビア４２０および第１配線４４０における側面と底面とのなす角θが大きくなるほど、金属の埋め込み速度が大きくなる。
さらに、図４で示されているように、金属の埋め込み速度は、１８０−θが８３度を境にして、二つの速度の異なる領域が存在する。一方を、金属の埋め込み速度が速いα領域とし、他方を、金属の埋め込み速度が遅いβ領域とする。α領域は、１８０−θが８３度以下であり、β領域は、１８０−θが８３度以上９０度以下である。
ここで、前述のように、第１ビア４２０は、当該第１ビア４２０の側面と当該第１ビア４２０の底面とのなす角θ１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ２より大きい傾斜部を有している。これにより、後述する金属埋設工程において、第１配線溝４５０よりも第１ビアホール４３０における金属の埋め込み速度を早くすることができる。
したがって、傾斜部における第１ビア４２０の側面と第１ビア４２０の底面のなす角θ１はα領域であり、第１配線４４０の側面と第１配線４４０の底面のなす角θ２はβ領域であることが好ましい。この場合、第１ビア４２０での埋め込み速度を第１配線４４０での埋め込み速度よりも大きくすることができるため、第１ビア４２０での埋設時間と第１配線４４０での埋設時間を近づけることができる。これにより、第１配線４４０が第１ビア４２０よりも早く埋設されて、第１ビア４２０の上と比較して、第１配線４４０の上面が膨らんでしまうことを防ぐことができる。
すなわち、１８０−θ１が、７５度以上８３度以下であり、１８０−θ２が、８５度以上９０度以下である。より好ましくは、１８０−θ１が、７９度以上８３度以下であり、１８０−θ２が、８５度以上８７度以下であることが好ましい。
言い換えると、傾斜部は、第１ビア４２０の側面と第１ビア４２０の底面のなす角θ１が９７度以上１０５度以下であり、第１配線４４０の側面と第１配線４４０の底面のなす角θ２は９０度以上９５度以下である。より好ましくは、傾斜部は、第１ビア４２０の側面と第１ビア４２０の底面のなす角θ１が９７度以上１０１度以下であり、第１配線４４０の側面と第１配線４４０の底面のなす角θ２は９３度以上９５度以下である。
θ１、θ２が上記範囲であることにより、第１配線溝４５０における金属の埋め込み速度を遅くし、第１ビアホール４３０における金属の埋め込み速度を早くすることができる。なお、θ１を１０５度以下としたのは、平面視での傾斜部の占める範囲が広くなり、結果的に第１ビア４２０における底面の面積が小さくなってしまうからである。一方、θ２を９０度以上としたのは、逆テーパーとなると極端に金属の埋め込み速度が落ちるだけでなく、ボイドを発生させてしまう可能性があるためである。
次に、図５を用い、ライナー絶縁膜５２０について説明する。図５は、図１（ｂ）におけるビアを拡大した断面図である。
図５のように、第１基板１００とバリアメタル層５４０との間には、ライナー絶縁膜５２０が設けられている。このライナー絶縁膜５２０のうち、第１ビア４２０の一端側の膜厚をａ（ｎｍ）とし、第１ビア４２０の他端側の膜厚をｂ（ｎｍ）としたとき、
ｂ−ａ≧７
である。
なお、ここでいう「第１ビア４２０の一端側」とは、第１ビア４２０が第１配線４４０と接続しておらず、独立している場合は、第１ビア４２０が第１基板１００の上面と同一面を形成している部分のことをいう。一方、第１ビア４２０が第１配線４４０と接続している場合は、第１ビア４２０が第１配線４４０と接している部分のことをいう。
また、ここでいう「第１ビア４２０の他端側」とは、第１ビア４２０が第２配線６００等と接続している場合において、第１ビア４２０が第２配線６００と接している部分のことをいう。
ここで、第１ビア４２０の他端側（底面側）のライナー絶縁膜５２０は、ピンホールができやすい。ピンホールが発生すると、第１ビア４２０が第１基板１００と短絡して絶縁不良を起こしてしまう。また、第１ビア４２０の金属５６０がマイグレーションするなどの絶縁不良も発生する可能性がある。このため、ライナー絶縁膜５２０を上記膜厚構成にすることにより、第１ビア４２０の他端側にピンホールのない緻密なライナー絶縁膜５２０を形成する。これにより、上記のような絶縁不良を抑制することができる。
なお、第１基板１００と、第１層間絶縁膜２００との境界で、第１ビア４２０の側面の角度が変化していてもよい。第１基板１００側における第１ビア４２０の側面と第１ビア４２０との底面のなす角θ１と、第１層間絶縁膜２００側における第１ビア４２０の側面と第１ビア４２０との底面のなす角θ１とが、上記したように９７度以上１０５度以下の範囲であればよい。後述するビアホール（４２２）を形成するためのエッチング工程において、第１基板１００と、第１層間絶縁膜２００とでエッチングレートが異なる可能性がある。このため、第１基板１００と、第１層間絶縁膜２００との境界で、θ１が変化していても、上記範囲内であることにより、本実施形態の効果を得ることができる。
次に、図６から図１０を用い、第１の実施形態に係る半導体装置の製造方法について説明する。第１の実施形態に係る半導体装置の製造方法は、下記のような工程を備えている。まず、第１基板１００の第１面から、当該第１基板１００を貫通する第１ビアホール４３０を形成するとともに、少なくとも一つ以上の第１ビアホール４３０の一端と接続する第１配線溝４５０を形成する（以降、エッチング工程）。次いで、第１ビアホール４３０および第１配線溝４５０に金属５６０を埋め込むことにより、第１ビア４２０および第１配線４４０を形成する（以降、金属埋設工程）。ここで、エッチング工程において、第１ビアホール４３０に、側面と底面とのなす角θ１が、第１配線溝４５０の側面と第１配線溝４５０の底面とのなす角θ２より大きい傾斜部を形成する。以下、詳細を説明する。
まず、図６（ａ）のように、第２面側に、半導体素子３００、ローカル配線６６０、およびローカル配線６８０等が形成された第１基板１００を準備する。なお、以降の図では、ローカル配線６６０およびローカル配線６８０の符号を省略する。
ここで、後述するエッチング工程の前に、第１基板１００のうち、第１面と反対の第２面側に、第２配線６００を形成する。図６（ａ）で示されているように、第２配線６００を、第１層間絶縁膜２００に埋設するように形成してもよい。
次いで、第１基板１００の第１面上に、レジスト膜８００を成膜する。次いで、露光および現像により、レジスト膜８００に、第１ビアホール４３０を形成するための開口を形成する。
次いで、図６（ｂ）のように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１基板１００の第１面から、当該第１基板１００を貫通する第１ビアホール４３０を形成する。このとき、第１基板１００を貫通するとともに、第１層間絶縁膜２００の一部をエッチングして、第１ビアホール４３０を形成する。このとき、エッチングとクリーニングを繰り返し行うことで、第１ビアホール４３０を形成する。具体的には、エッチングとクリーニングを、８回以上繰り返して行う。
また、この段階では、第２配線６００に到達しない範囲で、第１ビアホール４３０を形成する。これにより、レジスト膜８００のアッシング工程において、第２配線６００が酸化されることを抑制することができる。
このエッチング工程において、第１ビアホール４３０として、側面と底面とのなす角θ１が、後述する第１配線溝４５０の側面と第１配線溝４５０の底面とのなす角θ２より大きい傾斜部の中間的な形状を形成する。なお、第１配線溝４５０までをエッチングした後において、上記した傾斜部の形状となっていればよい。すなわち、必ずしも、この段階で、上記した傾斜部を有している必要は無い。したがって、ここでは、後述するエッチング工程後の形状が所望の形状となるように、第１ビアホール４３０として、傾斜部の中間的な形状を形成しておく。
次いで、レジスト膜８００をアッシングにより除去する。
次いで、図７（ａ）のように、第１ビアホール４３０の内部に、レジスト膜８００を埋設する。ここで、実際には、図７（ａ）における第１基板１００上にもレジスト膜８００が形成されるため、エッチバックにより、レジスト膜８００を平坦化する。なお、エッチバックを行わなくてもよい。
次いで、図７（ｂ）のように、第１基板１００の第１面上に、レジスト膜８００を成膜する。次いで、露光および現像により、第１基板１００上のレジスト膜８００に、第１配線溝４５０を形成するための開口を形成する。
次いで、図８（ａ）のように、ＲＩＥにより、第１基板１００をエッチングすることにより、第１配線溝４５０のうち、途中までエッチングされた中間的な溝（不図示）を形成する。次いで、レジスト膜８００をアッシングにより除去する。次いで、全面エッチバックにより、第１ビアホール４３０を第２配線６００と接するまでエッチングする。これにより、第１ビアホール４３０の他端を、第２配線６００と接続する。また、同時に、第１配線溝４５０のうち、途中までエッチングされた中間的な溝（不図示）をさらにエッチングし、所望の第１配線溝４５０の深さまでエッチングする。
ここで、図８（ｂ）、図８（ｃ）のように、このエッチング工程において、第１ビアホール４３０に、側面と底面とのなす角θ１が、後述する第１配線溝４５０の側面と第１配線溝４５０の底面とのなす角θ２より大きい傾斜部を形成する。
図８（ｂ）で示されているように、第１ビア４２０の側面と第１ビア４２０の底面のなす角θ１が、たとえば９７度以上１０５度以下となるように、傾斜部を形成する。これにより、後述する金属埋設工程において、第１配線溝４５０よりも第１ビアホール４３０における金属５６０の埋め込み速度を早くすることができる。
図８（ｃ）で示されているように、第１配線溝４５０の側面と第１配線溝４５０の底面のなす角θ２がたとえば９０度以上９７度以下となるように、第１配線溝４５０を形成する。これにより、第１ビアホール４３０よりも第１配線溝４５０における金属５６０の埋め込み速度を遅くすることができる。
以上のように、第１ビアホール４３０を形成した後、第１配線溝４５０を形成する（以上、エッチング工程）。ここで、第１配線溝４５０を先に形成した場合、第１ビアホール４３０をエッチングする際に、第１配線溝４５０の形状を上記した角度に保ちにくい。したがって、第１ビアホール４３０を先に形成することにより、上記した形状の第１ビアホール４３０および第１配線溝４５０を容易に形成することができる。
次いで、図９（ａ）のように、第１ビアホール４３０および第１配線溝４５０の内側の側面および底面と、第１基板１００上とに、ライナー絶縁膜５２０を形成する。ここでは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、または第１基板１００の熱酸化などにより、ライナー絶縁膜５２０を形成する。
ここで、第１ビアホール４３０は、アスペクト比が大きいため、ライナー絶縁膜５２０は、第１ビアホール４３０の一端側が厚く、他端側が薄く形成される傾向にある。本実施形態では、上述したように、第１ビアホール４３０に、側面と底面とのなす角θ１が、第１配線溝４５０の側面と第１配線溝４５０の底面とのなす角θ２より大きい傾斜部を形成する。これにより、第１ビアホール４３０の他端側の側壁に対しても、ライナー絶縁膜５２０を厚く成膜することができる。
次いで、エッチバックにより、第１ビアホール４３０の底面、すなわち、第１ビアホール４３０が第２配線６００と接している部分のライナー絶縁膜５２０を除去する。これにより、第１ビアホール４３０内に、第２配線６００を露出させる。
ここで、図５で示したように、このライナー絶縁膜５２０のうち、第１ビア４２０の一端側の膜厚をａ（ｎｍ）とし、第１ビア４２０の他端側の膜厚をｂ（ｎｍ）としたとき、
ｂ−ａ≧７
となるように、ライナー絶縁膜５２０を形成する。
次いで、図９（ｂ）のように、第１ビアホール４３０の底面と、ライナー絶縁膜５２０で覆われた第１ビアホール４３０の側面および第１配線溝４５０の側面ならびに底面と、第１基板１００上とに、スパッタにより、バリアメタル層５４０を形成する。
次いで、図１０（ａ）のように、めっき法により、第１ビアホール４３０および第１配線溝４５０内に、金属５６０を埋め込む。このとき、めっき条件は、温度が２０℃以上３０℃以下であり、電流値は３Ａ以上２０Ａ以下であることが好ましい。これにより、図４に示した埋め込み速度を再現することができる。
ここで、上記したように、第１ビアホール４３０および第１配線溝４５０の形状を調整することにより、第１ビアホール４３０への金属５６０の埋め込み速度を速くし、一方、第１配線溝４５０への金属５６０の埋め込み速度を遅くしている。したがって、めっき後の第１基板１００の第１面は、第１ビアホール４３０の直上と第１配線溝４５０の直上とで凹凸に大きな差が無く、その後のＣＭＰ工程に悪影響を与えることがない。
次いで、ＣＭＰにより、第１基板１００の第１面側を平坦化する。以上により、第１ビア４２０および第１配線４４０を形成する（以上、金属埋設工程）。
図１０（ｂ）のように、第１基板１００の第１配線４４０上に、第１ビア４２０または第１配線４４０と接続する第１バンプ電極７００を形成する。ここでは、第１バンプ電極７００を、たとえば、第１ビア４２０の直上に形成する。
以上のようにして、本実施形態に係る半導体装置１０を得る。
次に、第１の実施形態の効果について、説明する。
本実施形態によれば、第１ビア４２０は、当該第１ビア４２０の側面と底面とのなす角θ１が、第１配線４４０の側面と底面とのなす角θ２より大きい傾斜部を有している。これにより、その後の金属埋設工程において、第１配線溝４５０よりも、第１ビアホール４３０における金属５６０の埋め込み速度を速くすることができる。すなわち、第１ビア４２０での埋設時間と第１配線４４０での埋設時間を近づけることができる。したがって、金属５６０が埋設された後の第１基板１００の第１面を平坦にすることができ、さらにＣＭＰにおいて均一に平坦化することができる。
したがって、本実施形態によれば、大電流を流す第１ビア４２０および第１配線４４０を有し、且つ、当該第１ビア４２０および第１配線４４０が形成された第１面が平坦な半導体装置１０を提供することができる。
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。第２の実施形態は、第１基板１００の第２面に、第２配線６００と接続する第１バンプ電極７００を備えている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１１のように、第１基板１００の第２面側には、第２配線６００上に、電極パッド６４０が形成されている。電極パッド６４０としては、たとえば、Ａｌである。
また、電極パッド６４０の外周表面には、保護膜（不図示）、ポリイミド膜（不図示）などが形成されている。ここでは、いずれも第１層間絶縁膜２００の一部として図示している。
さらに、電極パッド６４０上には、第１バンプ電極７００が形成されている。この第２面側の第１バンプ電極７００は、第１面側の第１バンプ電極７００と同一の材料を用いることができる。ただし、第２面側の第１バンプ電極７００は、第１面側の第１バンプ電極７００と実装時の温度が異なる材料で形成されていてもよい。また。第２面側の第１バンプ電極７００は、ボンディングワイヤであってもよい。
第２の実施形態によれば、第１基板の第１面と反対の第２面に、第２配線６００と接続する第１バンプ電極７００が形成されている。これにより、第１基板１００の第１面および第２面の両側から外部接続することができる。たとえば、両側に、プリント配線基板などを実装することができる。
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１基板１００の第１面と反対の第２面側には、第１基板１００側の面に第３配線６０２を備える第２基板１０２が接合されている。また、第２配線６００は、バンプ７２０（たとえば、マイクロバンプなど）を介して、第３配線６０２と接続している。以下、詳細を説明する。
図１２のように、第１基板１００の第２面側には、第１層間絶縁膜２００上に、接合層９００が形成されている。接合層９００のとしては、熱硬化性樹脂が用いられる。熱硬化性樹脂としては、たとえば、エポキシ樹脂やノンコンダクタフィルムなどである。また、接合層９００を形成する方法としては、第１基板１００と第２基板１０２を合わせてから熱酸化を行う方法、または第１基板１００と第２基板１０２の表面をＡｒビームで活性化して接続する方法なども用いられる。
また、接合層９００を介して、第１基板１００の第２面側に、第２基板１０２が接合されている。このとき、第２基板１０２は、後述する第３配線６０２が形成された面に、第１基板１００が接合されている。
この第２基板１０２には、第１基板１００と同様に、半導体素子３００等が形成されている。また、第２基板１０２上には、第２層間絶縁膜２０２が形成されている。さらに、第２層間絶縁膜２０２の最上層には、第３配線６０２が形成されている。
ここで、第１基板１００には、第１の実施形態と同様に、第１基板１００を貫通するように、第１ビア４２０が形成されている。この第１ビア４２０の他端は、第１ビア４２０の他端は、第２配線６００と接続している。
また、第２配線６００の第２基板１０２側には、たとえば、第２基板１０２の第３配線６０２と接続するためのビア（符号不図示）が形成されている。一方、第２層間絶縁膜２０２のうち、第３配線６０２の第１基板１００側には、たとえば、第１基板１００の第２配線６００と接続するためのビア（符号不図示）が形成されている。
また、第２配線６００は、バンプ７２０を介して、第２基板１０２のうち、第１基板１００側の面に形成された第３配線６０２と接続している。これにより、第１基板１００の第１面側から、第２基板１０２における第３配線６０２等に電流を供給することができる。
バンプ７２０は、接合層９００内に設けられている。ここでいう「バンプ７２０」とは、たとえば、マイクロバンプなどをいう。バンプ７２０の材料としては、たとえば、第１バンプ電極７００等と同じ材料を用いることができる。また、バンプ７２０は、微細な第２配線６００および第３配線６０２を接続するため、第１バンプ電極７００等よりも小さいことが好ましい。
なお、第２配線６００の第２基板１０２側、および第３配線６０２の第１基板１００側に、双方の配線を接続するためのビアが設けられている場合を説明したが、第２配線６００および第３配線６０２が、直接、バンプ７２０を介して、相互に接続していてもよい。
なお、第１の実施形態と同様に、第１ビア４２０は、当該第１ビア４２０の側面と当該第１ビア４２０の底面とのなす角θ１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ２より大きい傾斜部を有している。
ここで、第３配線６０２は、たとえば、第２基板１０２に設けられた半導体素子３００等に電流を供給する電源配線、またはグランド配線である。前述のように、この第３配線６０２は、バンプ７２０および第２配線６００を介して、第１ビア４２０と接続されていることにより、第１ビア４２０から大電流の供給を受けることができる。
このように、第１ビア４２０は、第１基板１００と第２基板１０２の両者に対して、大電流を供給することができる。
また、第１基板１００は、たとえば、論理回路を備えている。一方、第２基板１０２は、たとえば、論理回路から伝達された信号を記憶する記憶素子を備えている。これにより、記憶装置を形成するために必要な素子または回路を有する各種基板を、省スペースに積層することができる。
次に、第３の実施形態に係る半導体装置１０の製造方法について説明する。第１の実施形態の製造方法に加え、第１基板１００側の第１面に第３配線６０２を備える第２基板１０２を準備する。また、第１基板１００の第１面と反対の第２面側に、第２基板１０２を接合する（接合工程）。この接合工程において、第２配線６００を、バンプを介して、第３配線６０２と接続する。以下、第１の実施形態と同様の部分は省略しながら、詳細を説明する。
まず、第１の実施形態と同様にして、第１基板１００に、図１０（ｂ）で示されている状態の半導体装置１０の中間体を形成する。
次いで、第１層間絶縁膜２００のうち、第２配線６００上に、たとえば、一端が第２配線６００と接続するビア（符号不図示）を形成する。なお、当該ビアを、第２基板１０２の第３配線と接続するように配置する。
次いで、第１基板１００側の第１面に第３配線６０２を備える第２基板１０２を準備する。そのほか、たとえば、第１基板１００には、半導体素子３００が形成されている。また、第３配線６０２は、第２層間絶縁膜２０２に埋設されていてもよい。
次いで、第２層間絶縁膜２０２のうち、第３配線６０２上に、たとえば、一端が第３配線６０２と接続するビア（符号不図示）を形成する。なお、当該ビアを、第１基板１００の第２配線６００と接続するように配置する。
次いで、接合層９００を介して、第１基板１００の第１面と反対の第２面側に、第２基板１０２を接合する（接合工程）。この接合工程において、第２配線６００を、バンプを介して、第３配線６０２と接続する。
以上のようにして、第３の実施形態に係る半導体装置１０を得る。
第３の実施形態によれば、第１基板１００の第１面と反対の第２面側には、第２基板１０２が接合されている。これにより、省スペースに複数の基板を積層することができる。
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置１０の構成を示す断面図である。第４の実施形態は、以下の点を除いて、第１の実施形態、または第３の実施形態と同様である。第１基板１００の第１面と反対の第２面側に、第２基板１０２が接合されている。第２基板１０２は、第１基板１００側の第１面から、当該第２基板１０２を貫通するとともに、一端が第１基板１００側の第１面と同一面を形成する第２ビア４２２と、第１基板１００と反対側に設けられ、第２ビア４２２の他端と接続する第３配線６０２と、を備えている。また、第２配線６００は、バンプ７２０（たとえば、マイクロバンプなど）を介して、第２ビア４２２の一端と接続している。以下、詳細を説明する。
図１３のように、第１基板１００の第２面側には、第１層間絶縁膜２００上に、接合層９００が形成されている。
また、接合層９００を介して、第１基板１００の第２面側に、第２基板１０２が接合されている。このとき、第４の実施形態では、第３の実施形態と異なり、第２基板１０２は、第３配線６０２が形成されている面と反対側に、第１基板１００が接合されている。
また、この第２基板１０２のうち、第１基板１００側の第１面から、第２ビア４２２が、当該第２基板１０２を貫通している。また、第２ビア４２２の一端は、第１基板１００側の第１面と同一面を形成している。
さらに、第２基板１０２には、第１基板１００と反対側に、第３配線６０２が設けられている。第３配線６０２は、第２ビア４２２の他端と接続している。
また、第１基板１００の第２面側に設けられた第２配線６００は、バンプ７２０を介して、第２ビア４２２の一端と接続している。なお、ここでは、第３の実施形態と同様にして、たとえば、第２配線６００の第２基板側に、ビア（符号不図示）が設けられている。したがって、第２配線６００は、このビア、およびバンプ７２０を介して、第２ビア４２２の一端と接続している。これにより、第１基板１００の第１面側から、第２基板１０２における第３配線６０２等に電流を供給することができる。なお、上記ビアを介さずに、第２配線６００および第２ビア４２２の一端が、直接、バンプ７２０を介して、相互に接続していてもよい。
バンプ７２０は、接合層９００内に設けられている。バンプ７２０は、第３の実施形態と同様のものを用いることができる。
また、第３配線６０２上には、たとえば、電極パッド６４０が形成されている。また、電極パッド６４０の外周表面には、たとえば、保護膜（不図示）、ポリイミド膜（不図示）などが形成されている。
さらに、第２基板１０２には、第１基板１００と反対側の面に設けられ、第３配線６０２と接続する第２バンプ電極７０２が設けられていてもよい。これにより、第２基板１０２のうち、第１基板１００と反対側の面からも、プリント配線基板などに外部接続することができる。
次に、第４の実施形態に係る半導体装置１０の製造方法について説明する。第４の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態、または第３の実施形態と同様である。第１の実施形態の製造方法に加え、第２基板１０２を準備する。また、第１基板１００の第１面と反対の第２面側に、第２基板１０２を接合する（接合工程）。この接合工程において、第２配線６００を、バンプを介して、第２ビア４２２の一端と接続する。以下、第３の実施形態と同様の部分は省略しながら、詳細を説明する。
まず、第３の実施形態と同様にして、第１基板１００に、図１０（ｂ）で示されている状態の半導体装置１０の中間体を形成する。さらに、第１層間絶縁膜２００のうち、第２配線６００上に、たとえば、一端が第２配線６００と接続するビア（符号不図示）を形成する。
次いで、下記のような第２基板１０２を準備する。第２基板１０２のうち、第１基板１００側の第１面から、第２基板１０２を貫通するとともに、一端が第１基板１００側の第１面と同一面を形成する第２ビア４２２と、第１基板１００と反対側に設けられ、第２ビア４２２の他端と接続する第３配線６０２と、を備えている。
また、あらかじめ、第２ビア４２２が、第２配線６００と接続するように、配置されている。すなわち、第２ビア４２２は、平面視で、第２配線６００と重なるように配置されている。そのほかの構成は、第３の実施形態における第２基板１０２と同様である。
なお、第２基板１０２を準備する工程は、第１の実施形態において、第１配線４４０を形成しない点を除いて、同様である。したがって、第１ビア４２０の側面と第１ビア４２０の底面（ここでは、第３配線６０２と接する面）とのなす角θ１が９７度以上１０５度以下であってもよい。
次いで、接合層９００を介して、第１基板１００の第１面と反対の第２面側に、第２基板１０２を接合する（接合工程）。この接合工程において、第２配線６００を、バンプを介して、第２ビア４２２の一端と接続する。
次いで、第２基板１０２のうち、第１基板１００と反対側の面に、第３配線６０２と接続する第２バンプ電極７０２を形成してもよい。
以上のようにして、第４の実施形態に係る半導体装置１０を得る。
第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、以下の点を除いて、第３、第４の実施形態と同様である。第１基板１００と第２基板１０２との間には、少なくとも一つ以上の第３基板１０４が接合されている。第３基板１０４は、当該第３基板１０４の第１面から、当該第３基板１０４を貫通するとともに、一端が第３基板１０４の第１面と同一面を形成する第３ビア４２４と、第３基板１０４の第１面と反対の第２面上に設けられ、第３ビア４２４の他端と接続する第４配線６０４と、を備えている。また、第３ビア４２４の一端、または第４配線６０４は、それぞれ、バンプ７２０を介して、第１基板１００の第２配線６００、または第２基板１０２の第２ビア４２２の一端と接続している。以下、詳細を説明する。
図１４のように、上下の第１基板１００および第２基板１０２の構成は、第４の実施形態と同様である。
第１基板１００と第２基板１０２との間には、少なくとも一つ以上の第３基板１０４を備えている。第３基板１０４は、第１基板１００および第２基板１０２のそれぞれとの接合面において、接合層９００を介して接合されている。なお、第３基板１０４は、一つだけでなく、複数であってもよい。
また、第３基板１０４は、第１基板１００または第２基板１０２と同様の基板を用いることができる。ここでは、第３基板１０４には、半導体素子３００、第３層間絶縁膜２０４および第４配線６０４が形成されている。
また、第３基板１０４のうち、当該第３基板１０４の第１面から、第３ビア４２４が、当該第３基板１０４を貫通している。また、第３ビア４２４の一端は、第３基板１０４の第１面と同一面を形成している。
さらに、第３基板１０４には、第１面と反対の第２面上に、第４配線６０４が設けられている。第４配線６０４は、第３ビア４２４の他端と接続している。なお、ここでは、たとえば、第４配線６０４の第２基板側に、ビア（符号不図示）が設けられている。
また、第３ビア４２４の一端、または第４配線６０４は、それぞれ、バンプ７２０を介して、第１基板１００の第２配線６００、または第２基板１０２の第２ビア４２２の一端と接続している。これにより、第１基板１００および第２基板１０２だけでなく、少なくとも一つ以上の第３基板１０４に対しても大電流を供給することができる。
なお、図１４では、たとえば、第３ビア４２４の一端が第１基板１００の第２配線６００と接続している。また、第４配線６０４は、第２基板１０２の第２ビア４２２の一端と接続している。一方、第３基板１０４は、上記とは逆に接合されていてもよい。
また、その他の変形例として、第３の実施形態のように、第２基板１０２は、第１基板１００側の第１面に第３配線６０２が配置されていても良い。したがって、第３ビア４２４の一端、または第４配線６０４は、それぞれ、バンプ７２０を介して、第１基板１００の第２配線６００、または第２基板１０２の第３配線６０２と接続していてもよい。
また、第１基板１００は、たとえば、論理回路を備えている。一方、第２基板１０２および第３基板１０４は、たとえば、論理回路から伝達された信号を記憶する記憶素子を備えている。これにより、第３の実施形態と同様にして、記憶装置を形成するために必要な素子または回路を有する各種基板を、省スペースに積層することができる。
次に、第５の実施形態に係る半導体装置１０の製造方法について説明する。第５の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第３の実施形態、または第４の実施形態と同様である。第５の実施形態に係る半導体装置１０の製造方法は、さらに以下の工程を備えている。第２基板１０２と、少なくとも一つ以上の第３基板１０４と、を準備する。また、第１基板１００の第１面と反対の第２面側に、第３基板１０４と、第２基板１０２と、を順に接合する（接合工程）。この接合工程において、第３ビア４２４の一端、または第４配線６０４を、それぞれ、バンプを介して、第１基板１００の第２配線６００、または第２基板１０２の第２ビア４２２の一端と接続する。以下、第３、第４の実施形態と同様の部分は省略しながら、詳細を説明する。
まず、第４の実施形態と同様にして、第１基板１００および第２基板１０２を準備する。
次いで、下記のような第３基板１０４を準備する。第３基板１０４のうち、当該第３基板１０４の第１面から、当該第３基板１０４を貫通するとともに、一端が第３基板１０４の第１面と同一面を形成する第３ビア４２４と、第３基板１０４の第１面と反対の第２面に設けられ、第３ビア４２４の他端と接続する第４配線６０４と、を備えている。
また、あらかじめ、第３ビア４２４が、第２配線６００と接続するように、配置されている。そのほかの構成は、第３の実施形態における第２基板１０２と同様である。
なお、第３基板１０４を準備する工程は、第１の実施形態において、第１配線４４０を形成しない点を除いて、同様である。
次いで、第１基板１００の第１面と反対の第２面側に、第３基板１０４と、第２基板１０２と、を順に接合する（接合工程）。この接合工程において、第３ビア４２４の一端、または第４配線６０４を、それぞれ、バンプを介して、第１基板１００の第２配線６００、または第２基板１０２の第２ビア４２２の一端と接続する。
上述のように、この第３基板１０４を接合する際には、図１４で示されている構成に限らず、上下逆の構成でもよい。また、複数の第３基板１０４を接合する際についても、それぞれの第３基板１０４は、任意の接合面と接合することができる。
また、その他の変形例として、第３の実施形態のように、第２基板１０２を、第１基板１００側の第１面に第３配線６０２が配置されるように接合してもよい。
以降の工程は、第４の実施形態と同様である。
第５の実施形態によれば、第３、第４の実施形態と同様の効果を得ることができる。さらに、第５の実施形態によれば、３以上の基板を省スペースに接合することができ、複合的な機能を有する半導体装置１０を提供することができる。
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。第６の実施形態は、第１基板１００上に設けられた第１層間絶縁膜２２０側から、第１層間ビア４６０および第１配線４４０が形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１５のように、第１基板１００の第１面には、第１の実施形態と同様に、半導体素子３００、第１層間絶縁膜２００および第２配線６００が形成されている。なお、第６の実施形態における「第１基板１００の第１面」とは、半導体素子３００、第１層間絶縁膜２００等が形成された面のことをいう。
さらに、第１層間絶縁膜２００上には、さらに第１層間絶縁膜２２０が形成されている。この第１層間絶縁膜２２０は、第１層間絶縁膜２００と同一の材料を用いることができる。なお、第１層間絶縁膜２２０は、第１層間絶縁膜２００と異なる材料であってもよい。
また、第１層間ビア４６０は、第１層間絶縁膜２２０を貫通するように形成されている。さらに、第１層間ビア４６０は、第１層間絶縁膜２２０とともに、第１層間絶縁膜２００の一部を貫通している。第１層間ビア４６０の他端は、第２配線６００と接続している。
また、第１配線４４０は、第１層間絶縁膜２２０の表面に埋設されている。さらに、第１配線４４０は、少なくとも一つ以上の第１層間ビア４６０の一端と接続している。
また、上述の第１層間絶縁膜２２０中に埋設された第２配線６００は、第１層間ビア４６０の他端と接続している。
また、第１層間ビア４６０は、当該第１層間ビア４６０の側面と当該第１層間ビア４６０の底面とのなす角θ１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ２より大きい傾斜部を有している。
次に、第６の実施形態に係る半導体装置１０の製造方法について説明する。第６の実施形態に係る半導体装置１０の製造方法は、第１基板１００上に設けられた第１層間絶縁膜２２０側から、第１層間ビア４６０および第１配線４４０を形成する点を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の部分は省略しながら、詳細を説明する。
まず、半導体素子３００、第１層間絶縁膜２００および第２配線６００が形成された第１基板１００を準備する。次いで、第１層間絶縁膜２００上に、第１層間絶縁膜２２０を形成する。
次いで、第１層間絶縁膜２２０を貫通する第１層間ビアホールを形成するとともに、少なくとも一つ以上の第１層間ビアホールの一端と接続する第１配線溝４５０を形成する（エッチング工程）。なお、第１層間ビアホールとは、第１の実施形態における第１ビアホール４３０と同様である。
ここで、このエッチング工程において、第１層間ビアホールに、側面と底面とのなす角θ１が、第１配線溝４５０の側面と第１配線溝４５０の底面とのなす角θ２より大きい傾斜部を形成する。
次いで、第１層間ビアホールおよび第１配線溝４５０に金属５６０を埋め込むことにより、第１層間ビア４６０および第１配線４４０を形成する（金属埋設工程）。
以降の工程は、第１の実施形態と同様である。
第６の実施形態によれば、第１の実施形態のように、第１面が第１基板１００の基板面でなくとも、第１ビア４２０と同様に第１層間ビア４６０および第１配線４４０を形成することができる。これにより、第１の実施形態と同様の効果を得ることができる。
（第７の実施形態）
図１６は、第７の実施形態に係る半導体装置１０の構成を示す断面図である。第７の実施形態は、以下の点を除いて、第３の実施形態、または第６の実施形態と同様である。第１基板１００の第１面と反対の第２面から、第１基板１００を貫通し、一端が第２配線６００と接続するとともに、他端が第２面と同一面を形成する第１基板ビア４２０を備えている。以下、詳細を説明する。
図１６のように、第１基板１００の第１面と反対の第２面から、第１基板ビア４２０が貫通している。第１基板ビア４２０の一端は、第２配線６００の下面と接続している。さらに、第１基板ビア４２０の他端は、第１基板１００の第２面（裏面のこと）と同一面を形成している。
なお、第１基板ビア４２０は、第２基板１０２の第３配線６０２と接続するように配置されている。すなわち、第１基板ビア４２０は、平面視で、第３配線６０２と重なるように配置されている。
また、接合層９００を介して、第１基板１００と、第２基板１０２のうち、第３配線６０２が形成された面と、が接合されている。
また、第１基板ビア４２０の他端は、バンプ７２０を介して、第２基板１０２の第３配線６０２と接続している。
次に、第７の実施形態に係る半導体装置１０の製造方法について説明する。第７の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第３の実施形態、または第６の実施形態と同様である。
まず、第６の実施形態と同様にして、図１５で示されている状態の半導体装置１０の中間体を準備する。
次いで、第１面と反対の第２面から、第１基板１００を貫通し、一端が第２配線６００と接続するとともに、第２面側の他端が当該第２面と同一面を形成するように、第１基板ビア４２０を形成する。
なお、上記した第１基板ビア４２０を形成する工程は、第１層間ビア４６０を形成する工程の前に行ってもよい。
他の工程は、第３の実施形態と同様である。
第７の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
（第８の実施形態）
図１７は、第８の実施形態に係る半導体装置１０の構成を示す断面図である。第８の実施形態は、第１基板１００が第７の実施形態と同様である点を除いて、第４の実施形態と同様である。以下、詳細を説明する。
図１７のように、接合層９００を介して、第１基板１００と、第２基板１０２のうち、第３配線６０２が形成されている面と反対側の面と、が接合されている。
第７の実施形態と同様にして、第１基板１００の第１面と反対の第２面から、第１基板ビア４２０が形成されている。
一方で、第４の実施形態と同様にして、第２基板１０２の第１基板１００側から、第２ビア４２２が形成されている。
第１基板ビア４２０および第２ビア４２２は、互いに接続するように配置されている。すなわち、第１基板ビア４２０および第２ビア４２２は、平面視で重なるように配置されている。
第１基板ビア４２０の他端は、バンプ７２０を介して、第２ビア４２２の一端と接続している。
他の構成、および製造方法は、第４の実施形態と同様である。
第８の実施形態によれば、第４の実施形態と同様の効果を得ることができる。
（第９の実施形態）
図１８は、第９の実施形態に係る半導体装置１０の構成を示す断面図である。第９の実施形態は、第１基板１００が第７の実施形態と同様である点を除いて、第５の実施形態と同様である。以下、詳細を説明する。
図１８のように、第１基板１００と第２基板１０２との間に、少なくとも一つ以上の第３基板１０４を備えている。第３基板１０４は、第１基板１００および第２基板１０２のそれぞれとの接合面において、接合層９００を介して接合されている。なお、第３基板１０４は、一つだけでなく、複数であってもよい。
第７の実施形態と同様にして、第１基板１００の第１面と反対の第２面から、第１基板ビア４２０が形成されている。
一方で、第５の実施形態と同様にして、第３基板１０４の第１基板１００側から、第３ビア４２４が形成されている。また、第４の実施形態と同様にして、第２基板１０２の第１基板１００側から、第２ビア４２２が形成されている。
第１基板ビア４２０および第３ビア４２４は、互いに接続するように配置されている。すなわち、第１基板ビア４２０および第３ビア４２４は、平面視で重なるように配置されている。
また、第３ビア４２４の一端、または第４配線６０４は、それぞれ、バンプ７２０を介して、第１基板ビア４２０の他端、または第２ビア４２２の一端と接続している。
上述のように、この第３基板１０４を接合する際には、図１８で示されている構成に限らず、上下逆の構成でもよい。また、複数の第３基板１０４を接合する際についても、それぞれの第３基板１０４は、任意の接合面と接合することができる。
また、その他の変形例として、第７の実施形態のように、第２基板１０２を、第１基板１００側の第１面に第３配線６０２が配置されるように接合してもよい。
第９の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
なお、第３、第７の実施形態では、第２基板１０２の基板面には、第２バンプ電極７０２が形成されていない場合を説明したが、第１の実施形態のように、第２基板１０２の基板面側から第２ビア４２２または第１配線４４０が形成されていてもよい。このとき、第２ビア４２２の一端は、第３配線６０２と接続してもよい。さらに、当該第２ビア４２２または第１配線４４０の直上に、第２バンプ電極７０２が設けられていても良い。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 半導体装置
１００ 第１基板
１０２ 第２基板
１０４ 第３基板
２００ 第１層間絶縁膜
２０２ 第２層間絶縁膜
２０４ 第３層間絶縁膜
２２０ 第１層間絶縁膜
３００ 半導体素子
３１０ 素子分離領域
３２２ ソース領域
３２４ ドレイン領域
３４２ ゲート絶縁膜
３４４ ゲート電極
３４６ 側壁絶縁膜
４２０ 第１ビア（第１基板ビア）
４２２ 第２ビア
４２４ 第３ビア
４３０ 第１ビアホール
４４０ 第１配線
４５０ 第１配線溝
４６０ 第１層間ビア
５２０ ライナー絶縁膜
５４０ バリアメタル層
５６０ 金属
６００ 第２配線
６０２ 第３配線
６０４ 第４配線
６２０ コンタクト
６４０ 電極パッド
６６０ ローカル配線
６８０ ローカル配線
７００ 第１バンプ電極
７０２ 第２バンプ電極
７２０ バンプ
８００ レジスト膜
９００ 接合層

Claims (36)

  1. 第１基板と、
    前記第１基板の第１面側から、当該第１基板を貫通する第１ビアと、
    前記第１基板の前記第１面に埋設され、少なくとも一つ以上の前記第１ビアの一端と接続する第１配線と、
    を備え、
    前記第１ビアは、当該第１ビアの前記側面と当該第１ビアの底面とのなす角が、前記第１配線の側面と前記第１配線の底面とのなす角より大きい傾斜部を有する半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１基板は、前記第１面と反対の第２面上に第２配線を備え、
    前記第１ビアの他端は、前記第２配線と接続する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１基板は、前記第２面上に設けられた第１層間絶縁膜を備え、
    前記第２配線は、前記第１層間絶縁膜に埋設されており、
    前記第１ビアは、前記第１基板を貫通するとともに、前記第１層間絶縁膜を貫通し、
    前記第１ビアの他端は、前記第２配線と接続する半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記第２配線は、電源配線またはグランド配線である半導体装置。
  5. 請求項２〜４のいずれか一項に記載の半導体装置において、
    前記第１基板は、前記第１面と反対の第２面に、前記第２配線と接続する第１バンプ電極を備える半導体装置。
  6. 請求項２〜４のいずれか一項に記載の半導体装置において、
    前記第１基板側の第１面に設けられた第３配線を備えるとともに、前記第１基板の前記第１面と反対の第２面側に接合された第２基板をさらに備え、
    前記第２配線は、バンプを介して、前記第３配線と接続する半導体装置。
  7. 請求項２〜４のいずれか一項に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板と、
    前記第１基板と前記第２基板との間に接合された、少なくとも一つ以上の第３基板と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面に設けられた第３配線を備え、
    前記第３基板は、
    当該第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板の前記第２配線、または前記第２基板の前記第３配線と接続する半導体装置。
  8. 請求項２〜４のいずれか一項に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第２配線は、バンプを介して、前記第２ビアの前記一端と接続する半導体装置。
  9. 請求項２〜４のいずれか一項に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板と、
    前記第１基板と前記第２基板との間に接合された、少なくとも一つ以上の第３基板と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第３基板は、
    当該第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板の前記第２配線、または前記第２基板の前記第２ビアの前記一端と接続する半導体装置。
  10. 第１基板と、
    前記第１基板の第１面上に設けられた第１層間絶縁膜と、
    前記第１層間絶縁膜を貫通する第１層間ビアと、
    前記第１層間絶縁膜の表面に埋設され、少なくとも一つ以上の前記第１層間ビアの一端と接続する第１配線と、
    を備え、
    前記第１層間ビアは、当該第１層間ビアの前記側面と当該第１層間ビアの底面とのなす角が、前記第１配線の側面と前記第１配線の底面とのなす角より大きい傾斜部を有する半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１層間絶縁膜中に埋設され、前記第１層間ビアの他端と接続する第２配線をさらに備える半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１面と反対の第２面から前記第１基板を貫通し、一端が前記第２配線と接続するとともに、他端が前記第２面と同一面を形成する第１基板ビアと、
    をさらに備える半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記第１基板側の第１面に設けられた第３配線を備えるとともに、前記第１基板の前記第１面と反対の第２面側に接合された第２基板をさらに備え、
    前記第１基板ビアの前記他端は、バンプを介して、前記第３配線と接続する半導体装置。
  14. 請求項１２に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板と、
    前記第１基板と前記第２基板との間に、少なくとも一つ以上の第３基板と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面に設けられた第３配線を備え、
    前記第３基板は、
    当該第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板ビアの前記他端、または前記第２基板の前記第３配線と接続する半導体装置。
  15. 請求項１２に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板をさらに備え、
    当該第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第１基板ビアの前記他端は、バンプを介して、前記第２ビアの前記一端と接続する半導体装置。
  16. 請求項１２に記載の半導体装置において、
    前記第１基板の前記第１面と反対の第２面側に接合された第２基板と、
    前記第１基板と前記第２基板との間に、少なくとも一つ以上の第３基板と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第３基板は、
    前記第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第１面と同一面を形成する第３ビアと、
    前記第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板ビアの前記他端、または前記第２基板の前記第２ビアの前記一端と接続する半導体装置。
  17. 請求項６〜９、１３〜１６のいずれか一項に記載の半導体装置において、
    前記第３配線は、電源配線またはグランド配線である半導体装置。
  18. 請求項６、８、１３および１５のいずれか一項に記載の半導体装置において、
    前記第１基板は、論理回路を備え、
    前記第２基板は、前記論理回路から伝達された信号を記憶する記憶素子を備える半導体装置。
  19. 請求項７、９、１４および１６のいずれか一項に記載の半導体装置において、
    前記第１基板は、論理回路を備え、
    前記第２基板または前記第３基板は、前記論理回路から伝達された信号を記憶する記憶素子を備える半導体装置。
  20. 請求項８、９、１５および１６のいずれか一項に記載の半導体装置において、
    前記第２基板は、前記第１基板と反対側の面に設けられ、前記第３配線と接続する第２バンプ電極を備える半導体装置。
  21. 請求項１〜２０のいずれか一項に記載の半導体装置において、
    前記第１基板は、前記第１面に、前記ビアまたは前記第１配線と接続する第１バンプ電極をさらに備える半導体装置。
  22. 請求項１〜２１のいずれか一項に記載の半導体装置において、
    前記傾斜部は、前記ビアの側面と前記ビアの底面とのなす角が９７度以上１０５度以下であり、
    前記第１配線の側面と前記第１配線の底面とのなす角は、９０度以上９５度以下である半導体装置。
  23. 請求項１〜２２のいずれか一項に記載の半導体装置において、
    前記ビアの内側の側面にライナー絶縁膜を備え、
    前記ライナー絶縁膜のうち、前記ビアの前記一端側の膜厚をａ（ｎｍ）とし、前記ビアの他端側の膜厚をｂ（ｎｍ）としたとき、
    ｂ−ａ≧７
    である半導体装置。
  24. 第１基板の第１面側から、当該第１基板を貫通する第１ビアホールを形成するとともに、少なくとも一つ以上の前記第１ビアホールの一端と接続する第１配線溝を形成するエッチング工程と、
    前記第１ビアホールおよび前記第１配線溝に金属を埋め込むことにより、第１ビアおよび第１配線を形成する金属埋設工程と、
    を備え、
    前記エッチング工程において、前記第１ビアホールに、側面と底面とのなす角が、前記第１配線溝の側面と前記第１配線溝の底面とのなす角より大きい傾斜部を形成する半導体装置の製造方法。
  25. 請求項２４に記載の半導体装置の製造方法において、
    前記エッチング工程の前に、前記第１基板のうち、前記第１面と反対の第２面側に、第２配線を形成する工程をさらに備え、
    前記エッチング工程において、前記第１ビアホールの他端を前記第２配線と接続する半導体装置の製造方法。
  26. 請求項２５に記載の半導体装置の製造方法において、
    前記第１基板側の第１面に第３配線を備える第２基板を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第２基板を接合する接合工程と、
    をさらに備え、
    前記接合工程において、前記第２配線を、バンプを介して、前記第３配線と接続する半導体装置の製造方法。
  27. 請求項２５に記載の半導体装置の製造方法において、
    第２基板と、少なくとも一つ以上の第３基板と、を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第３基板と、前記第２基板と、を順に接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面に設けられた第３配線を備え、
    前記第３基板は、
    当該第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記接合工程において、前記第３ビアの前記一端、または前記第４配線を、それぞれ、バンプを介して、前記第１基板の前記第２配線、または前記第２基板の前記第３配線と接続する半導体装置の製造方法。
  28. 請求項２５に記載の半導体装置の製造方法において、
    第２基板を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第２基板を接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記接合工程において、前記第２配線を、バンプを介して、前記第２ビアの前記一端と接続する半導体装置の製造方法。
  29. 請求項２５に記載の半導体装置の製造方法において、
    第２基板と、少なくとも一つ以上の第３基板と、を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第３基板と、前記第２基板と、を順に接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第３基板は、
    当該第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記接合工程において、前記第３ビアの前記一端、または前記第４配線を、それぞれ、バンプを介して、前記第１基板の前記第２配線、または前記第２基板の前記第２ビアの前記一端と接続する半導体装置の製造方法。
  30. 第１基板の第１面上に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜を貫通する第１層間ビアホールを形成するとともに、少なくとも一つ以上の前記第１層間ビアホールの一端と接続する第１配線溝を形成するエッチング工程と、
    前記第１層間ビアホールおよび前記第１配線溝に金属を埋め込むことにより、第１層間ビアおよび第１配線を形成する金属埋設工程と、
    を備え、
    前記エッチング工程において、前記第１層間ビアホールに、側面と底面とのなす角が、前記第１配線溝の側面と前記第１配線溝の底面とのなす角より大きい傾斜部を形成する半導体装置の製造方法。
  31. 請求項３０に記載の半導体装置の製造方法において、
    前記第１層間絶縁膜を形成する工程において、前記第１層間絶縁膜中に、第２配線を形成し、
    前記エッチング工程において、前記第１層間ビアホールの他端を前記第２配線と接続する半導体装置の製造方法。
  32. 請求項３１に記載の半導体装置の製造方法において、
    前記第１面と反対の第２面から前記第１基板を貫通し、一端が前記第２配線と接続するとともに、前記第２面側の他端が当該第２面と同一面を形成するように、第１基板ビアを形成する工程をさらに備える半導体装置の製造方法。
  33. 請求項３２に記載の半導体装置の製造方法において、
    前記第１基板側の第１面に第３配線を備える第２基板を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第２基板を接合する接合工程と、
    をさらに備え、
    前記接合工程において、前記第１基板ビアの前記他端を、バンプを介して、前記第３配線と接続する半導体装置の製造方法。
  34. 請求項３２に記載の半導体装置の製造方法において、
    第２基板と、少なくとも一つ以上の第３基板と、を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第３基板と、前記第２基板と、を順に接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の面に設けられた第３配線を備え、
    前記第３基板は、
    前記第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記接合工程において、前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板ビアの前記他端、または前記第２基板の前記第３配線と接続する半導体装置の製造方法。
  35. 請求項３２に記載の半導体装置の製造方法において、
    第２基板を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第２基板を接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記接合工程において、前記第１基板ビアの前記他端は、バンプを介して、前記第２ビアの他端と接続する半導体装置の製造方法。
  36. 請求項３２に記載の半導体装置の製造方法において、
    第２基板と、少なくとも一つ以上の第３基板と、を準備する工程と、
    前記第１基板の前記第１面と反対の第２面側に、前記第３基板と、前記第２基板と、を順に接合する接合工程と、
    をさらに備え、
    前記第２基板は、
    前記第１基板側の第１面から、当該第２基板を貫通するとともに、一端が前記第１基板側の第１面と同一面を形成する第２ビアと、
    前記第１基板と反対側に設けられ、前記第２ビアの他端と接続する第３配線と、
    を備え、
    前記第３基板は、
    前記第３基板の第１面から、当該第３基板を貫通するとともに、一端が前記第３基板の第１面と同一面を形成する第３ビアと、
    前記第３基板の第１面と反対の第２面上に設けられ、前記第３ビアの他端と接続する第４配線と、
    を備え、
    前記接合工程において、前記第３ビアの前記一端、または前記第４配線は、それぞれ、バンプを介して、前記第１基板ビアの前記他端、または前記第２基板の前記第２ビアの前記一端と接続する半導体装置の製造方法。
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