CN111769097B - 一种用于三维互连的硅通孔结构及其制造方法 - Google Patents

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Abstract

本发明属于集成电路封装技术领域，具体为一种用于三维互连的硅通孔结构及其制造方法。本发明硅通孔结构采用低介电常数材料作为硅衬底和导电金属材料之间电学隔离的绝缘介质，可以降低硅衬底和导电金属材料之间的寄生电容，从而可以减少信号延迟。此外，在低介电常数材料表面覆盖一层极薄的二氧化硅，可以阻止后续铜扩散阻挡层沉积过程中导电阻挡层渗入多孔结构内部，从而可以抑制漏电流。

Description

一种用于三维互连的硅通孔结构及其制造方法
技术领域
本发明属于集成电路封装技术领域，具体涉及一种用于三维互连的硅通孔结构及其制造方法。
背景技术
随着集成电路工艺技术的高速发展，微电子封装技术逐渐成为制约半导体技术发展的主要因素。为了实现电子封装的高密度化，获得更优越的性能和更低的总体成本，技术人员研究出一系列先进的封装技术。其中三维封装技术具有良好的电学性能以及较高的可靠性，同时能实现较高的封装密度，被广泛应用于各种高速电路以及小型化系统中。硅通孔技术是三维集成电路中堆叠芯片实现互连的一种新技术，通过在硅圆片上制作出许多垂直互连通孔来实现不同芯片之间的电互连。硅通孔技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且大大改善芯片速度和低功耗的性能，是目前电子封装技术中最引人注目的一种技术。
对于传统的硅通孔结构，在通孔内填充导电金属材料之前，需要在通孔内壁先沉积一层绝缘材料以使得硅衬底和导电金属材料之间能实现电学隔离，目前所采用的绝缘材料主要是SiO2。随着集成电路的不断发展，硅通孔的直径不断减小，绝缘材料的厚度也将不断减小，这将导致硅衬底和导电金属材料之间的寄生电容不断增大。此外，随着硅通孔的深宽比不断增大，采用传统的PVD技术沉积铜扩散阻挡层时，薄膜的台阶覆盖率将极大下降，出现薄膜孔洞的几率也将极大增加，这将削弱扩散阻挡层对铜的阻挡性能。
发明内容
本发明的目的在于提供一种可以减少信号延迟、抑制漏电流的用于三维互连的硅通孔结构及其制备方法。
本发明提供的用于三维互连的硅通孔结构，包括：
贯通硅衬底的硅通孔；
低介电常数材料以及二氧化硅绝缘介质叠层，其中低介电常数材料覆盖硅通孔的侧壁，二氧化硅覆盖低介电常数材料表面；
铜扩散阻挡层以及第一籽晶层，其中铜扩散阻挡层覆盖二氧化硅表面，第一籽晶层覆盖铜扩散阻挡层表面；
导电金属材料，覆盖第一籽晶层表面，并完全填充硅通孔；
绝缘介质材料，覆盖硅衬底、低介电常数材料以及二氧化硅的上表面和下表面；
粘附层、第二籽晶层和金属凸点，其中粘附层覆盖铜扩散阻挡层、第一籽晶层、导电金属材料的上下表面以及部分绝缘介质材料的表面；第二籽晶层覆盖部分粘附层的表面；金属凸点覆盖第二籽晶层的表面以及部分粘附层的表面。
本发明的硅通孔结构中，优选为，所述低介电常数材料的介电常数范围介于2~3。
本发明的硅通孔结构中，所述低介电常数材料的厚度范围优选为200~300 nm，覆盖低介电常数材料表面的二氧化硅厚度范围优选为5~10 nm。
本发明的硅通孔结构中，优选为，所述低介电常数材料是SiCOH、SiOCHF、SiOCNH中的至少一种。
本发明的硅通孔结构中，优选为，所述铜扩散阻挡层是TiN、TaN、ZrN、TiWN、MnSiO3中的至少一种；所述第一籽晶层Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种。
本发明还提供用于三维互连的硅通孔结构制备方法，包括以下步骤：
在硅衬底上形成硅盲孔，并沉积低介电常数材料以及二氧化硅绝缘介质叠层；
在所述二氧化硅表面依次沉积铜扩散阻挡层以及第一籽晶层；
电镀导电金属材料，使其完全填充所述硅盲孔；
对上述结构进行减薄处理，去除部分导电金属材料、部分第一籽晶层、部分铜扩散阻挡层、部分二氧化硅、部分低介电常数材料以及部分硅衬底，直至获得所需厚度，且使硅盲孔上下贯通形成硅通孔；
在硅通孔结构的上表面和下表面沉积绝缘介质材料，并光刻刻蚀使绝缘介质材料覆盖硅衬底、低介电常数材料以及二氧化硅的上表面和下表面；
形成粘附层、第二籽晶层和金属凸点，其中粘附层覆盖铜扩散阻挡层、第一籽晶层、导电金属材料的上下表面以及部分绝缘介质材料的表面；第二籽晶层覆盖部分粘附层的表面；金属凸点覆盖第二籽晶层的表面以及部分粘附层的表面。
本发明制备方法中，优选为，所述低介电常数材料的介电常数范围介于2~3。
本发明制备方法中，所述所述低介电常数材料的厚度范围优选为200~300 nm，覆盖低介电常数材料表面的二氧化硅厚度范围优选为5~10 nm。
本发明制备方法中，优选为，所述低介电常数材料是SiCOH、SiOCHF、SiOCNH中的至少一种。
本发明制备方法中，优选为，所述铜扩散阻挡层是TiN、TaN、ZrN、TiWN、MnSiO3中的至少一种；所述第一籽晶层Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种。
本发明采用低介电常数材料作为硅衬底和导电金属材料之间电学隔离的绝缘介质，可以降低硅衬底和导电金属材料之间的寄生电容，从而可以减少信号延迟。此外，在低介电常数材料表面覆盖一层极薄的二氧化硅，可以阻止后续铜扩散阻挡层沉积过程中导电阻挡层渗入多孔结构内部，从而可以抑制漏电流。
附图说明
图1是用于三维互连的硅通孔结构制造工艺的流程图。
图2是形成硅盲孔后的器件结构示意图。
图3是形成绝缘介质叠层后的器件结构示意图。
图4是形成铜扩散阻挡层和第一籽晶层后的器件结构示意图。
图5是填充硅盲孔后的器件结构示意图。
图6是减薄形成硅通孔后的器件结构示意图。
图7是在硅通孔结构的上下表面形成绝缘介质后的器件结构示意图。
图8~图10是形成金属凸点的各步骤的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
以下结合附图1~10和实施例对本发明的技术方案做进一步的说明。图1是本发明的用于三维互连的硅通孔结构制造工艺的流程图，图2~10示出了本发明的用于三维互连的硅通孔结构制造工艺各步骤的结构示意图。如图1所示，具体制备步骤为：
步骤S1：形成硅盲孔并沉积绝缘介质叠层。首先，在硅衬底200表面旋涂光刻胶，并通过曝光和显影工艺形成硅盲孔图案。然后以光刻胶为掩膜，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在硅衬底200上形成硅盲孔，所得结构如图2所示。
接着，采用化学气相沉积方法在硅盲孔表面沉积一层SiCOH低介电常数材料201。厚度范围优选为200~300 nm，介电常数范围介于2~3。通过采用低介电常数材料作为硅衬底和导电金属材料之间电学隔离的绝缘介质，可以降低硅衬底和导电金属材料之间的寄生电容，从而可以减少信号延迟。
最后，采用化学气相沉积方法在SiCOH低介电常数材料201表面沉积一层SiO2薄膜202，主要用来阻止后续铜扩散阻挡层沉积过程中导电阻挡层渗入低介电常数材料的多孔结构内部，从而可以抑制漏电流，所得结构如图3所示。SiO2薄膜的厚度范围优选为5~10nm。在本发明中采用SiCOH作为低介电常数材料，但是本发明并不限定于此，可以选择SiCOH、SiOCHF以及SiOCNH中的至少一种。
步骤S2：在绝缘介质叠层表面依次沉积铜扩散阻挡层和第一籽晶层。首先，采用原子层沉积工艺在SiO2薄膜202表面沉积一层TaN薄膜作为铜扩散阻挡层203。然后，采用原子层沉积工艺在TaN薄膜203表面沉积一层金属Co薄膜作为第一籽晶层204，所得结构如图4所示。在本发明中采用TaN薄膜作为铜扩散阻挡层，采用金属Co作为籽晶层。但是本发明不限定于此，可以选择TiN、TaN、ZrN、TiWN、MnSiO3中的至少一种作为铜扩散阻挡层；可以选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为第一籽晶层。采用原子层沉积技术在高深宽比的硅通孔结构内部生长铜扩散阻挡层和籽晶层，可以保证阻挡层和籽晶层良好的台阶覆盖特性，从而可以保持阻挡层的铜扩散阻挡性能以及籽晶层的铜粘附性能。
步骤S3：电镀铜并减薄形成硅通孔。在第一籽晶层Co薄膜204表面电镀金属铜材料205，其中铜材料填充硅盲孔内部间隙，所得结构如图5所示。
步骤S4：采用机械磨削加化学机械抛光的方法去除部分铜材料205、部分第一籽晶层Co薄膜204、部分铜扩散阻挡层TaN薄膜203、部分SiO2薄膜202、部分低介电常数材料SiCOH薄膜201以及部分硅材料200，直至获得所需厚度，而且硅盲孔上下贯通形成硅通孔，所得结构如图6所示。
步骤S5：在硅通孔结构的上下表面沉积绝缘介质。采用化学气相沉积方法在硅通孔结构的上下表面沉积一层Si3N4绝缘介质206，然后采用光刻和刻蚀工艺形成Si3N4介质图案，使Si3N4绝缘介质206只覆盖除了铜扩散阻挡层TaN薄膜203、第一籽晶层Co薄膜204以及铜材料205的表面，所得结构如图7所示。在本发明中采用Si3N4绝缘介质覆盖硅通孔上下表面，也可以选择SiON、SiC等材料，厚度范围为100~200 nm。
步骤S6：形成金属凸点。首先采用物理气相沉积的方法在上述结构表面沉积一层金属Ti薄膜作为粘附层207。然后采用物理气相沉积方法沉积一层金属Co薄膜作为第二籽晶层208，接着采用光刻和刻蚀工艺去除部分金属Co薄膜，使其部分覆盖粘附层207，所得结构如图8所示。随后以金属Co薄膜为籽晶层，采用电镀法电镀铜材料形成金属凸点209，所得结构如图9所示。最后采用光刻和刻蚀工艺去除部分粘附层Ti薄膜207，使得Ti薄膜207的宽度等于铜材料209的宽度，所得结构如图10所示。在本发明中采用Ti薄膜作为粘附层，金属Co薄膜作为第二籽晶层，但是本发明不限定于此，可以选择Ti、Ta中的至少一种作为粘附层；可以选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种作为第二籽晶层。粘附层和第二籽晶层的制备方法也可以选择化学气相沉积、电子束蒸发、脉冲激光沉积等工艺。
如图10所示，本发明的用于用于三维互连的硅通孔结构包括：贯通硅衬底200的硅通孔；低介电常数材料201以及二氧化硅202绝缘介质叠层，其中低介电常数材料201覆盖硅通孔的侧壁，二氧化硅202覆盖低介电常数材料201表面；铜扩散阻挡层203以及第一籽晶层204，其中铜扩散阻挡层203覆盖二氧化硅202表面，第一籽晶层204覆盖铜扩散阻挡层203表面；导电金属材料205，覆盖第一籽晶层204表面，并完全填充硅通孔；绝缘介质材料206，覆盖硅衬底200、低介电常数材料201以及二氧化硅202的上表面和下表面；粘附层207、第二籽晶层208和金属凸点209，其中粘附层207覆盖铜扩散阻挡层203、第一籽晶层204、导电金属材料205的上下表面以及部分绝缘介质材料206的表面；第二籽晶层208覆盖部分粘附层207的表面；金属凸点209覆盖第二籽晶层208的表面以及部分粘附层207的表面。
优选地，低介电常数材料的介电常数范围介于2~3，厚度范围优选为200~300 nm。SiO2薄膜的厚度范围优选为5~10 nm。低介电常数材料例如是SiCOH、SiOCHF、SiOCNH等。铜扩散阻挡层优选是TiN、TaN、ZrN、TiWN、MnSiO3等。第一籽晶层Cu、Ru、Co、RuCo、CuRu、CuCo等。粘附层可以是Ti、Ta等；第二籽晶层可以选择Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种。导电金属材料优选是铜。
本发明的用于三维互连的硅通孔结构采用低介电常数材料作为硅衬底和导电金属材料之间电学隔离的绝缘介质，可以降低硅衬底和导电金属材料之间的寄生电容，从而可以减少信号延迟。此外，在低介电常数材料表面覆盖一层极薄的二氧化硅，可以阻止后续铜扩散阻挡层沉积过程中导电阻挡层渗入多孔结构内部，从而可以抑制漏电流。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种用于三维互连的硅通孔结构，其特征在于，包括：
贯通硅衬底（200）的硅通孔；
低介电常数材料（201）以及二氧化硅（202）绝缘介质叠层，其中低介电常数材料（201）覆盖硅通孔的侧壁，二氧化硅（202）覆盖低介电常数材料（201）表面；
铜扩散阻挡层（203）以及第一籽晶层（204），其中铜扩散阻挡层（203）覆盖二氧化硅（202）表面，第一籽晶层（204）覆盖铜扩散阻挡层（203）表面；
导电金属材料（205），覆盖第一籽晶层（204）表面，并完全填充硅通孔；
绝缘介质材料（206），覆盖硅衬底（200）、低介电常数材料（201）以及二氧化硅（202）的上表面和下表面；
粘附层（207）、第二籽晶层（208）和金属凸点（209），其中粘附层（207）覆盖铜扩散阻挡层（203）、第一籽晶层（204）、导电金属材料（205）的上下表面以及部分绝缘介质材料（206）的表面；第二籽晶层（208）覆盖部分粘附层（207）的表面；金属凸点（209）覆盖第二籽晶层（208）的表面以及部分粘附层（207）的表面；
所述低介电常数材料的介电常数范围介于2~3。
2. 根据权利要求1所述的用于三维互连的硅通孔结构，其特征在于，所述低介电常数材料的厚度为200~300 nm，覆盖在所述低介电常数材料表面的二氧化硅厚度为5~10 nm。
3.根据权利要求1所述的用于三维互连的硅通孔结构，其特征在于，所述低介电常数材料是SiCOH、SiOCHF、SiOCNH中的至少一种。
4.根据权利要求1所述的用于三维互连的硅通孔结构，其特征在于，所述铜扩散阻挡层是TiN、TaN、ZrN、TiWN、MnSiO3中的至少一种；所述第一籽晶层是Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种。
5.一种用于三维互连的硅通孔结构制备方法，其特征在于，具体步骤为：
在硅衬底上形成硅盲孔，并沉积低介电常数材料（201）以及二氧化硅（202）绝缘介质叠层；
在所述二氧化硅（202）表面依次沉积铜扩散阻挡层（203）以及第一籽晶层（204）；
电镀导电金属材料（205），使其完全填充所述硅盲孔；
对上述结构进行减薄处理，去除部分导电金属材料（205）、部分第一籽晶层（204）、部分铜扩散阻挡层（203）、部分二氧化硅（202）、部分低介电常数材料（201）以及部分硅衬底（200），直至获得所需厚度，且使硅盲孔上下贯通形成硅通孔；
在硅通孔结构的上表面和下表面沉积绝缘介质材料（206），并光刻、刻蚀使绝缘介质材料（206）覆盖硅衬底（200）、低介电常数材料（201）以及二氧化硅（202）的上表面和下表面；
形成粘附层（207）、第二籽晶层（208）和金属凸点（209），其中粘附层（207）覆盖铜扩散阻挡层（203）、第一籽晶层（204）、导电金属材料（205）的上下表面以及部分绝缘介质材料（206）的表面；第二籽晶层（208）覆盖部分粘附层（207）的表面；金属凸点（209）覆盖第二籽晶层（208）的表面以及部分粘附层（207）的表面；
所述低介电常数材料的介电常数为2~3。
6. 根据权利要求5所述的用于三维互连的硅通孔结构制备方法，其特征在于，所述低介电常数材料的厚度为200~300 nm，覆盖在所述低介电常数材料表面的二氧化硅厚度为5~10 nm。
7.根据权利要求5所述的用于三维互连的硅通孔结构制备方法，其特征在于，所述低介电常数材料是SiCOH、SiOCHF、SiOCNH中的至少一种。
8.根据权利要求5所述的用于三维互连的硅通孔结构制备方法，其特征在于，所述铜扩散阻挡层是TiN、TaN、ZrN、TiWN、MnSiO3中的至少一种；所述第一籽晶层是Cu、Ru、Co、RuCo、CuRu、CuCo中的至少一种。
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Publication number Priority date Publication date Assignee Title
CN112466845B (zh) * 2020-11-24 2023-08-22 复旦大学 一种硅通孔结构及其制备方法
CN112466840B (zh) * 2020-11-24 2022-10-21 复旦大学 一种tsv结构及其制备方法
CN112466839B (zh) * 2020-11-24 2022-08-02 复旦大学 一种锗硅-硅通孔结构及其制备方法
CN112466846B (zh) * 2020-11-24 2022-08-23 复旦大学 一种tsv结构及其制备方法
CN113035812B (zh) * 2020-12-22 2022-09-27 复旦大学 三维集成结构及其制造方法
CN113035797B (zh) * 2021-03-04 2022-09-27 复旦大学 封装结构及其制造方法
CN113035809B (zh) * 2021-03-04 2022-11-25 复旦大学 硅通孔结构、封装结构及其制造方法
CN115642127A (zh) * 2021-07-20 2023-01-24 长鑫存储技术有限公司 热传导结构及其形成方法、芯片及芯片堆叠结构
CN117525031A (zh) * 2022-07-28 2024-02-06 长鑫存储技术有限公司 半导体结构及其制备方法
CN115394710A (zh) * 2022-09-30 2022-11-25 厦门大学 一种高深宽比硅通孔的电子电镀芯片及制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376641A (zh) * 2011-11-24 2012-03-14 上海华力微电子有限公司 铜填充硅通孔的制作方法
CN102386168A (zh) * 2010-09-02 2012-03-21 台湾积体电路制造股份有限公司 具有基板通孔(tsv)的基板中的对准标记
CN102420212A (zh) * 2011-09-15 2012-04-18 上海华力微电子有限公司 超低介电常数薄膜铜互连结构及其制作方法
CN102867795A (zh) * 2011-07-07 2013-01-09 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN103887231A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 用于tsv背面漏孔及介质层与tsv的自对准工艺
CN106328584A (zh) * 2016-11-22 2017-01-11 武汉光谷创元电子有限公司 制造硅通孔的方法和包括硅通孔的芯片
CN109273468A (zh) * 2018-09-05 2019-01-25 复旦大学 三维硅通孔结构cmos图像传感器及其制备方法
CN110854065A (zh) * 2019-11-27 2020-02-28 西安电子科技大学 一种高深宽比tsv硅通孔的制备方法
CN112242379A (zh) * 2019-07-19 2021-01-19 三星电子株式会社 半导体器件及半导体封装件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386168A (zh) * 2010-09-02 2012-03-21 台湾积体电路制造股份有限公司 具有基板通孔(tsv)的基板中的对准标记
CN102867795A (zh) * 2011-07-07 2013-01-09 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN102420212A (zh) * 2011-09-15 2012-04-18 上海华力微电子有限公司 超低介电常数薄膜铜互连结构及其制作方法
CN102376641A (zh) * 2011-11-24 2012-03-14 上海华力微电子有限公司 铜填充硅通孔的制作方法
CN103887231A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 用于tsv背面漏孔及介质层与tsv的自对准工艺
CN106328584A (zh) * 2016-11-22 2017-01-11 武汉光谷创元电子有限公司 制造硅通孔的方法和包括硅通孔的芯片
CN109273468A (zh) * 2018-09-05 2019-01-25 复旦大学 三维硅通孔结构cmos图像传感器及其制备方法
CN112242379A (zh) * 2019-07-19 2021-01-19 三星电子株式会社 半导体器件及半导体封装件
CN110854065A (zh) * 2019-11-27 2020-02-28 西安电子科技大学 一种高深宽比tsv硅通孔的制备方法

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