CN112151504B - 一种带有封孔层的铜互连结构及其制备方法 - Google Patents
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Abstract
本发明公开一种带有封孔层的铜互连结构及其制备方法。该带有封孔层的铜互连结构包括:第一层金属互连线(200);通孔/沟槽结构,形成在由第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)所构成的叠层中,其中,通孔位于沟槽下方;PTCDA薄膜(205)和SiO2薄膜(206),其中,PTCDA薄膜(205)覆盖所述通孔/沟槽结构内部的侧壁和部分通孔底部,SiO2薄膜(206)覆盖PTCDA薄膜(205)表面;铜扩散阻挡层(208),覆盖所述SiO2薄膜(206)和所述通孔底部;第二层金属互连线(209),覆盖所述铜扩散阻挡层(208)表面并完全填充通孔/沟槽结构内部;铜扩散覆盖层(210),覆盖上述结构的上表面。本发明能够有效防止铜扩散阻挡层渗透到低介电常数薄膜的孔状结构内部,避免漏电风险,同时降低铜扩散阻挡层在生长过程中出现针孔的几率。
Description
技术领域
本发明涉及集成电路制造领域,具体涉及一种带有封孔层的铜互连结构及其制备方法
背景技术
随着超大规模集成电路的高速发展,芯片的集成度不断提高,特征尺寸不断减小。金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大,从而使RC延迟时间、串扰噪声和功耗等增加,这些问题成为集成电路进一步发展的制约因素。为了解决上述问题,一方面采用Cu金属互连线(电阻率为1.7μΩ·cm)代替Al金属互联线(电阻率为3μΩ·cm),减小电阻;另一方面用低介电常数(低k)介质材料(如SiCOH)代替二氧化硅(k>>3.9),降低金属互连层间的寄生电容。为了能够在铜互连双镶嵌工艺沟槽以及通孔中填充更多无孔洞、低电阻率的铜层,集成电路后道工艺对扩散阻挡层的厚度以及质量的要求越来越高。根据国际半导体工艺技术发展规划,集成电路工艺中先进微处理器(MPU)技术对扩散阻挡层厚度要求,在14nm以下技术节点时,阻挡层将缩减到3nm以下。对于如此薄的扩散阻挡层,仍然要求其具有良好的致密性、极佳的深孔台阶覆盖性和高温热稳定性,从而提高芯片的可靠性及寿命。原子层沉积因其具有自限制生长的特性,从而所生长的扩散阻挡层薄膜台阶覆盖率高、保形性好。
然而铜互连工艺仍然面临着一些挑战。比如,虽然低介电常数薄膜的采用可以降低寄生电容,然而低介电常数薄膜通常具有多孔的特性;所以当采用原子层沉积技术在低介电常数薄膜表面沉积导电阻挡层薄膜时,导电阻挡层薄膜很容易渗透到低介电常数薄膜的孔状结构内,从而导致低介电常数薄膜漏电增加。此外,由于阻挡层将缩减到3nm以下,这要求阻挡层在生长过程中要避免针孔的出现。然而对于TaN、TiN等阻挡层,前驱体分子在衬底表面吸附时会出现位阻效应,从而导致当阻挡层很薄时,原子层沉积过程中很容易出现针孔,这将降低阻挡层对铜扩散的阻挡作用。
发明内容
为了解决上述问题,本发明公开一种带有封孔层的铜互连结构,包括:第一层金属互连线;通孔/沟槽结构,形成在由第一刻蚀终止层、第一介质层、第二刻蚀终止层和第二介质层所构成的叠层中,其中,通孔位于沟槽下方;PTCDA薄膜和SiO2薄膜,其中,PTCDA薄膜覆盖所述通孔/沟槽结构内部的侧壁和部分通孔底部,SiO2薄膜覆盖PTCDA薄膜表面;铜扩散阻挡层,覆盖所述SiO2薄膜和所述通孔底部;第二层金属互连线,覆盖所述铜扩散阻挡层表面并完全填充通孔/沟槽内部;铜扩散覆盖层,覆盖上述结构的上表面。
本发明的带有封孔层的铜互连结构中,优选为,所述PTCDA薄膜和所述SiO2薄膜厚度之和不超过1.5nm。
本发明的带有封孔层的铜互连结构中,优选为,所述PTCDA薄膜的厚度为0.3nm~0.6nm,所述SiO2薄膜的厚度为0.9nm~1.2nm。
本发明的带有封孔层的铜互连结构中,优选为,所述铜扩散覆盖层是SiCN、SiC、SiN、Co、CoWP、CuSiN中的至少一种。
本发明还公开一种带有封孔层的铜互连结构制备方法,包括以下步骤:在第一层金属互连线上依次沉积第一刻蚀终止层、第一介质层、第二刻蚀终止层和第二介质层,刻蚀所述第一刻蚀终止层、所述第一介质层、所述第二刻蚀终止层和所述第二介质层,使之贯穿,形成通孔/沟槽结构,其中,通孔位于沟槽下方;
在沟槽/通孔结构表面形成PTCDA薄膜;在所述PTCDA薄膜表面形成SiO2薄膜;刻蚀去除通孔底部的所述SiO2薄膜和所述PTCDA薄膜;在所述所述沟槽/通孔结构表面形成铜扩散阻挡层,并填充第二层金属互连线;
采用化学机械抛光的方法去除上表面的所述第二层金属互连线、所述铜扩散阻挡层、所述SiO2薄膜和所述PTCDA薄膜;形成铜扩散覆盖层。
本发明的带有封孔层的铜互连结构制备方法中,优选为,刻蚀去除通孔底部的所述SiO2薄膜和所述PTCDA薄膜的步骤,具体包括:形成牺牲层,使之完全填充沟槽/通孔结构;以光刻胶作为掩膜,依次刻蚀牺牲层以及通孔/沟槽底部的PTCDA薄膜和SiO2薄膜;去除光刻胶,并去除残留的牺牲层。
本发明的带有封孔层的铜互连结构制备方法中,优选为,形成PTCDA薄膜的步骤具体包括:在管式炉的首尾两端分别放置所述沟槽/通孔结构和PTCDA粉末;加热PTCDA粉末从而产生PTCDA蒸汽,PTCDA蒸汽覆盖沟槽/通孔表面,从而形成一层PTCDA薄膜。
本发明的带有封孔层的铜互连结构制备方法中,优选为,所述加热温度介于200~400℃之间。
本发明的带有封孔层的铜互连结构制备方法中,优选为,所述PTCDA薄膜和所述SiO2薄膜厚度之和不超过1.5nm。
本发明的带有封孔层的铜互连结构制备方法中,优选为,所述PTCDA薄膜的厚度为0.3nm~0.6nm,所述SiO2薄膜的厚度为0.9nm~1.2nm。
本发明在低介电常数薄膜表面覆盖苝四甲酸二酐(PTCDA)/SiO2叠层薄膜,可以封住低介电常数薄膜的孔状结构,从而在后续的铜扩散阻挡层生长过程中,铜扩散阻挡层不会渗透到低介电常数薄膜的孔状结构内部,避免漏电风险。此外,在SiO2薄膜表面采用原子层沉积工艺生长铜扩散阻挡层,由于SiO2薄膜表面富含羟基活性基团,金属前驱体分子易于在SiO2薄膜表面吸附,从而铜扩散阻挡层在生长过程中出现针孔的几率极大降低。同时,PTCDA的介电常数为1.9,SiO2的介电常数为3.9,所以PTCDA和SiO2叠加后的介电常数可以与低介电常数材料相当,从而对介质薄膜的介电特性不会造成影响。
附图说明
图1是带有封孔层的铜互连结构制备方法的流程图。
图2~图11是带有封孔层的铜互连结构制备方法各步骤的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,应当理解,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
在本发明的描述中,需要说明的是,术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性。
此外,在下文中描述了本发明的许多特定的细节,例如器件的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样,可以不按照这些特定的细节来实现本发明。除非在下文中特别指出,器件中的各个部分可以由本领域的技术人员公知的材料构成,或者可以采用将来开发的具有类似功能的材料。
以下结合附图1-11和实施例对本发明的技术方案做进一步的说明。图1是带有封孔层的铜互连结构制备方法的流程图,图2-11示出了带有封孔层的铜互连结构制备方法各步骤的结构示意图。如图1所示,具体制备步骤为:
步骤S1:提供铜金属线作为起始基底和第一层金属互连线200,然后采用化学气相沉积工艺依次沉积第一刻蚀终止层201、第一介质层202、第二刻蚀终止层203和第二介质层204,所得结构如图2所示。其中第一刻蚀终止层201和第二刻蚀终止层203可以选择SiCN、SiN、SiC、SiON和SiOC中的至少一种,在本实施方式中选择SiCN;第一介质层202和第二介质层204可以选择SiO2、SiCOH或者其它低介电常数材料中的至少一种,在本实施方式中选择SiCOH。然后采用双大马士革镶嵌工艺在刻蚀终止层和介质层所构成的叠层中形成通孔/沟槽结构,所得结构如图3所示。其中位于下面较窄的结构为通孔,位于上面较宽的结构为沟槽。
步骤2:在管式炉的首尾两端分别放置上述沟槽/通孔结构和苝四甲酸二酐(PTCDA)粉末,然后加热PTCDA粉末从而产生PTCDA蒸汽;PTCDA蒸汽覆盖沟槽/通孔表面,从而形成一层PTCDA薄膜205,其中加热温度介于200~400℃之间,薄膜厚度范围为0.3nm~0.6nm。然后采用原子层沉积方法在PTCDA表面沉积一层SiO2薄膜206,生长温度范围为200°~300℃,厚度范围为0.9nm~1.2nm;PTCDA薄膜和SiO2薄膜厚度之和不超过1.5nm,所得结构如图4所示。在低介电常数薄膜表面覆盖苝四甲酸二酐(PTCDA)/SiO2叠层薄膜,可以封住低介电常数薄膜的孔状结构,从而在后续的阻挡层生长过程中,阻挡层不会渗透到低介电常数薄膜的孔状结构内部。PTCDA的介电常数为1.9,SiO2的介电常数为3.9,所以PTCDA和SiO2叠加后的介电常数可以与低介电常数材料相当,从而对介质层的介电特性不会造成影响。
步骤S3:采用化学气相沉积的方法在上述结构表面沉积GeO2薄膜作为牺牲层207,GeO2薄膜的厚度要保证可以完全填充沟槽/通孔,所得结构如图5所示。然后在GeO2薄膜上旋涂光刻胶,并通过其中包括曝光和显影的光刻工艺形成所需图案。采用光刻胶作为掩膜,通过干法蚀刻,如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀、电感耦合等离子体蚀刻,或者通过使用蚀刻剂溶液的湿法蚀刻依次刻蚀牺牲层207以及通孔/沟槽底部的PTCDA薄膜205和SiO2薄膜206;接着通过在溶剂中溶解或者灰化去除光刻胶,所得结构如图6所示。最后采用湿法刻蚀方法去除残留的牺牲层207,所得结构如图7所示。在本实施方式中采用GeO2薄膜作为牺牲层,但是本发明不限定于此,也可以选择单质Ge、无定形碳和TiN。
步骤S4:采用原子层沉积方法生长一层RuTaN薄膜作为铜扩散阻挡层208,此外该RuTaN薄膜也充当籽晶层和铜粘附层的作用,厚度范围为1~1.5nm,所得结构如图8所示。但是本发明并不限定于此,也可以选择RuTiN、CoTiN、CoZrN和CoWN作为铜扩散阻挡层。最后采用电镀法在通孔/沟槽内部填充金属Cu薄膜作为较第二层金属互连线209,所得结构如图9所示。在SiO2薄膜表面采用原子层沉积工艺生长铜扩散阻挡层,由于SiO2薄膜表面富含羟基活性基团,金属前驱体分子易于在SiO2薄膜表面吸附,从而铜扩散阻挡层在生长过程中出现针孔的几率极大降低。
步骤S5:采用化学机械抛光的方法去除表面第二层金属互连线209、铜扩散阻挡层208、SiO2薄膜206和PTCDA薄膜205,所得结构如图10所示。
步骤S6:采用物理气相沉积的方法在上述互连结构的表面生长一层SiN薄膜作为铜扩散覆盖层209,所得结构如图11所示。但是本发明不限定与此,铜扩散覆盖层可以选择SiCN、SiC、SiN、Co、CoWP、CuSiN中的至少一种,生长工艺也可以选择化学气相沉积、脉冲激光沉积以及原子层沉积。
如图11所示,本发明的带有封孔层的铜互连结构,包括:第一层金属互连线200;通孔/沟槽结构,形成在由第一刻蚀终止层201、第一介质层202、第二刻蚀终止层203和第二介质层204所构成的叠层中,其中,通孔和沟槽垂直相连通,通孔位于沟槽下方;PTCDA薄膜205和SiO2薄膜206,其中,PTCDA薄膜205覆盖通孔/沟槽结构内部的侧壁和部分通孔底部,SiO2薄膜206覆盖PTCDA薄膜205表面;铜扩散阻挡层208,覆盖所述SiO2薄膜206和所述通孔底部;第二层金属互连线209,覆盖铜扩散阻挡层208表面并完全填充通孔/沟槽结构内部;铜扩散覆盖层210,覆盖上述结构的上表面。
优选地,PTCDA薄膜205和所述SiO2薄膜206厚度之和不超过1.5nm。进一步优选地,PTCDA薄膜205的厚度为0.3nm~0.6nm,SiO2薄膜206的厚度为0.9nm~1.2nm。优选地,铜扩散覆盖层210是SiCN、SiC、SiN、Co、CoWP、CuSiN中的至少一种。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种带有封孔层的铜互连结构,其特征在于,
包括:
第一层金属互连线(200);
通孔/沟槽结构,形成在由第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)所构成的叠层中,其中,通孔位于沟槽下方;
PTCDA薄膜(205)和SiO2薄膜(206),其中,PTCDA薄膜(205)覆盖所述通孔/沟槽结构内部的侧壁和部分通孔底部,SiO2薄膜(206)覆盖PTCDA薄膜(205)表面;
铜扩散阻挡层(208),覆盖所述SiO2薄膜(206)和所述通孔底部;
第二层金属互连线(209),覆盖所述铜扩散阻挡层(208)表面并完全填充所述通孔/沟槽结构内部;
铜扩散覆盖层(210),覆盖上述结构的上表面。
2.根据权利要求1所述的带有封孔层的铜互连结构,其特征在于,
所述PTCDA薄膜(205)和所述SiO2薄膜(206)厚度之和不超过1.5nm。
3.根据权利要求2所述的带有封孔层的铜互连结构,其特征在于,
所述PTCDA薄膜(205)的厚度为0.3nm~0.6nm,所述SiO2薄膜(206)的厚度为0.9nm~1.2nm。
4.根据权利要求1所述的带有封孔层的铜互连结构,其特征在于,
所述铜扩散覆盖层(210)是SiCN、SiC、SiN、Co、CoWP、CuSiN中的至少一种。
5.一种带有封孔层的铜互连结构制备方法,其特征在于,
包括以下步骤:
在第一层金属互连线(200)上依次沉积第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204),刻蚀所述第一刻蚀终止层(201)、所述第一介质层(202)、所述第二刻蚀终止层(203)和所述第二介质层(204),使之贯穿,形成通孔/沟槽结构,其中,通孔位于沟槽下方;
在所述沟槽/通孔结构表面形成PTCDA薄膜(205);在所述PTCDA薄膜(205)表面形成SiO2薄膜(206);
刻蚀去除通孔底部的所述SiO2薄膜(206)和所述PTCDA薄膜(205);
在所述沟槽/通孔结构表面形成铜扩散阻挡层(208),并填充第二层金属互连线(209);
采用化学机械抛光的方法去除上表面的所述第二层金属互连线(209)、所述铜扩散阻挡层(208)、所述SiO2薄膜(206)和所述PTCDA薄膜(205);
形成铜扩散覆盖层(210)。
6.根据权利要求5所述的带有封孔层的铜互连结构制备方法,其特征在于,
刻蚀去除通孔底部的所述SiO2薄膜和所述PTCDA薄膜的步骤,具体包括:
形成牺牲层(207),使之完全填充沟槽/通孔结构;
以光刻胶作为掩膜,依次刻蚀所述牺牲层(207)以及所述通孔/沟槽结构底部的所述PTCDA薄膜(205)和所述SiO2薄膜(206);
去除光刻胶,并去除残留的所述牺牲层(207)。
7.根据权利要求5所述的带有封孔层的铜互连结构制备方法,其特征在于,
形成所述PTCDA薄膜的步骤具体包括:
在管式炉的首尾两端分别放置所述沟槽/通孔结构和PTCDA粉末,
加热PTCDA粉末产生PTCDA蒸汽,使之覆盖所述沟槽/通孔结构表面,从而形成一层PTCDA薄膜。
8.根据权利要求7所述的带有封孔层的铜互连结构制备方法,其特征在于,
所述加热温度介于200~400℃之间。
9.根据权利要求5所述的带有封孔层的铜互连结构制备方法,其特征在于,
所述PTCDA薄膜(205)和所述SiO2薄膜(206)厚度之和不超过1.5nm。
10.根据权利要求5所述的带有封孔层的铜互连结构制备方法,其特征在于,
所述PTCDA薄膜(205)的厚度为0.3nm~0.6nm,所述SiO2薄膜(206)的厚度为0.9nm~1.2nm。
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Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102318041A (zh) * | 2009-02-17 | 2012-01-11 | 埃托特克德国有限公司 | 用于电沉积铜的工艺,在穿硅通孔(tsv)中的芯片间、芯片到晶片间和晶片间的互连 |
CN102420212A (zh) * | 2011-09-15 | 2012-04-18 | 上海华力微电子有限公司 | 超低介电常数薄膜铜互连结构及其制作方法 |
CN102693958A (zh) * | 2012-06-21 | 2012-09-26 | 复旦大学 | 一种采用新型扩散阻挡层的铜互连结构及其制备方法 |
CN102790010A (zh) * | 2012-08-16 | 2012-11-21 | 上海华力微电子有限公司 | 改善可靠性的铜互连层制备方法及半导体器件 |
CN103515297A (zh) * | 2012-06-28 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN103579100A (zh) * | 2013-10-23 | 2014-02-12 | 复旦大学 | 在扩散阻挡层上制备超薄铜籽晶层的方法及其应用 |
CN104112734A (zh) * | 2013-04-18 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 双嵌套铜互连结构及其制作方法 |
WO2019008382A1 (en) * | 2017-07-07 | 2019-01-10 | Wuhan Xinqu Chuangrou Optoelectronics Technology Co., Ltd. | FORMULATION AND LAYER |
CN109841571A (zh) * | 2017-11-28 | 2019-06-04 | 台湾积体电路制造股份有限公司 | 半导体结构的制造方法 |
CN111106091A (zh) * | 2018-10-25 | 2020-05-05 | 三星电子株式会社 | 半导体器件及制造其的方法 |
CN111373507A (zh) * | 2017-11-22 | 2020-07-03 | 朗姆研究公司 | SiO2在铜存在下在电介质表面上的选择性生长 |
-
2020
- 2020-08-17 CN CN202010825093.7A patent/CN112151504B/zh active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102318041A (zh) * | 2009-02-17 | 2012-01-11 | 埃托特克德国有限公司 | 用于电沉积铜的工艺,在穿硅通孔(tsv)中的芯片间、芯片到晶片间和晶片间的互连 |
CN102420212A (zh) * | 2011-09-15 | 2012-04-18 | 上海华力微电子有限公司 | 超低介电常数薄膜铜互连结构及其制作方法 |
CN102693958A (zh) * | 2012-06-21 | 2012-09-26 | 复旦大学 | 一种采用新型扩散阻挡层的铜互连结构及其制备方法 |
CN103515297A (zh) * | 2012-06-28 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN102790010A (zh) * | 2012-08-16 | 2012-11-21 | 上海华力微电子有限公司 | 改善可靠性的铜互连层制备方法及半导体器件 |
CN104112734A (zh) * | 2013-04-18 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 双嵌套铜互连结构及其制作方法 |
CN103579100A (zh) * | 2013-10-23 | 2014-02-12 | 复旦大学 | 在扩散阻挡层上制备超薄铜籽晶层的方法及其应用 |
WO2019008382A1 (en) * | 2017-07-07 | 2019-01-10 | Wuhan Xinqu Chuangrou Optoelectronics Technology Co., Ltd. | FORMULATION AND LAYER |
CN111373507A (zh) * | 2017-11-22 | 2020-07-03 | 朗姆研究公司 | SiO2在铜存在下在电介质表面上的选择性生长 |
CN109841571A (zh) * | 2017-11-28 | 2019-06-04 | 台湾积体电路制造股份有限公司 | 半导体结构的制造方法 |
CN111106091A (zh) * | 2018-10-25 | 2020-05-05 | 三星电子株式会社 | 半导体器件及制造其的方法 |
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