JP2011029234A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2011029234A
JP2011029234A JP2009170455A JP2009170455A JP2011029234A JP 2011029234 A JP2011029234 A JP 2011029234A JP 2009170455 A JP2009170455 A JP 2009170455A JP 2009170455 A JP2009170455 A JP 2009170455A JP 2011029234 A JP2011029234 A JP 2011029234A
Authority
JP
Japan
Prior art keywords
insulating film
region
thickness
semiconductor pillar
outer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009170455A
Other languages
English (en)
Inventor
Tomoko Fujiwara
友子 藤原
Ryuta Katsumata
竜太 勝又
Takashi Kito
傑 鬼頭
Yoshiaki Fukuzumi
嘉晃 福住
Masaru Kito
大 木藤
Hiroyasu Tanaka
啓安 田中
Yosuke Komori
陽介 小森
Megumi Ishizuki
恵 石月
Hideaki Aochi
英明 青地
Ryohei Kirisawa
亮平 桐澤
Yoshimasa Mikajiri
義政 三ヶ尻
Shigeto Ota
繁人 大田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009170455A priority Critical patent/JP2011029234A/ja
Priority to US12/820,371 priority patent/US8791464B2/en
Publication of JP2011029234A publication Critical patent/JP2011029234A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

【課題】貫通ホールの径の変動に起因した電界の変動を補償し、良好な動作特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜のそれぞれと半導体ピラーとの間に設けられた記憶層４８と、記憶層と半導体ピラーとの間に設けられた内側絶縁膜４２と、電極膜のそれぞれと記憶層との間に設けられた外側絶縁膜４３と、を備える。第１方向に対して垂直な第２方向における外側絶縁膜の外径が大きい領域では、外径が小さい領域よりも、第２方向における外側絶縁膜の厚さが厚い。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
この一括加工型３次元積層メモリにおいては、絶縁膜と、ワード線となる電極膜と、を交互に積層させて積層構造体を形成し、この積層構造体に貫通ホールを一括して形成する。そして、貫通ホールの側面に電荷蓄積層（記憶層）が設けられ、電荷蓄積層の内側に半導体ピラーが設けられる。電荷蓄積層と半導体ピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜と半導体ピラーとの交差部分に、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
特開２００７−２６６１４３号公報
本発明は、貫通ホールの径の変動に起因した電界の変動を補償し、良好な動作特性を有する不揮発性半導体記憶装置を提供する。
本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、を備え、前記第１方向に対して垂直な第２方向に沿った前記外側絶縁膜の外径が大きい第１領域と、前記第１領域よりも前記第２方向に沿った外径が小さい第２領域と、が設けられ、前記第１領域における前記第２方向に沿った前記外側絶縁膜の厚さは、前記第２領域における前記第２方向に沿った前記外側絶縁膜の厚さよりも厚いことを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、貫通ホールの径の変動に起因した電界の変動を補償し、良好な動作特性を有する不揮発性半導体記憶装置が提供される。
第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図であり、図７に続く図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図（ａ）及び（ｂ）は、それぞれ図１のＡ１−Ａ２線断面図、Ａ３−Ａ４線断面図である。
図３及び図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的断面図及び模式的斜視図である。
なお、図４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。
まず、図３及び図４により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
図３に表したように、不揮発性半導体記憶装置１１０には、例えば、メモリ部ＭＵと、制御部ＣＴＵと、が設けられる。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。
基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
メモリアレイ領域ＭＲにおいては、基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えばシリコン酸化膜からなる層間絶縁膜１３が設けられている。
例えば制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図３においては、マトリクスメモリセル部ＭＵ１として、図４のＡ−Ａ’断面の一部と、図４のＢ−Ｂ’線断面の一部が例示されている。
図３及び図４に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
ここで、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。電極膜ＷＬは、例えば、消去ブロック単位で分断される。なお、積層構造体ＭＬにおいて、設けられる電極膜ＷＬ及び電極間絶縁膜１４の数は任意である。
図１は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図４のＢ−Ｂ’線断面の一部に相当する。
図１に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を有する。
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。
内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、それぞれ管状（パイプ状）である。内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、例えば、半導体ピラーＳＰのＺ軸方向に延在する中心軸を中心軸とした、同心円筒状の形状を有し、内側から外側に向かって、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の順に配置される。
例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内側の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
貫通ホールＴＨをＸ−Ｙ平面で切断した時の形状は例えば円形であり、この時、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３をＸ−Ｙ平面で切断したときの内側及び外側の形状は、それぞれ円形である。本願明細書において、「円形」は、正確な円の形状の他、楕円及び扁平円などの形状も含む。
さらに、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３をＸ−Ｙ平面で切断したときの内側及び外側の形状は、任意であり、例えば、頂点部分が曲線とされた多角形であっても良い。以下では、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３をＸ−Ｙ平面で切断したときの内側及び外側の形状が円形である場合として説明する。なお、このとき、半導体ピラーＳＰをＸ−Ｙ平面で切断したときの外側の形状は円形である。
なお、本具体例では、半導体ピラーＳＰは、内部に空隙または他の部材を含まない柱状の場合であるが、半導体ピラーＳＰはＺ軸方向に延在する管状であっても良い。半導体ピラーＳＰが管状の場合には、その管状の形状の内側に絶縁材からなる芯材部を設けても良く、また、管状の形状の内部は空隙であっても良い。例えば、貫通ホールＴＨの内壁面に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰがこの順番で形成される際に、半導体ピラーＳＰの中心部分にシーム部分があっても良い。以下では、半導体ピラーＳＰが柱状である場合として説明する。
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
図１に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの径が大きい部分と小さい部分とがある。例えば、貫通ホールＴＨを積層構造体ＭＬに形成する際に、テーパ状の貫通ホールＴＨが形成される。すなわち、貫通ホールＴＨの径は、基板１１からの距離が遠い部分（上側部分）では大きく、基板１１からの距離が近い部分（下側部分）では小さい。なお、図１においては、貫通ホールＴＨの径の差が強調されて描かれているが、例えば、貫通ホールＴＨの壁面と主面１１ａとがなす角度は、例えば８９度以上、９０度未満であり、すなわち、貫通ホールＴＨの壁面とＺ軸方向とがなす角は、例えば１度以下である。
このように貫通ホールＴＨの径が上側と下側とで異なるときに、貫通ホールＴＨの内部に形成される各絶縁膜の厚さが同じ場合には、貫通ホールＴＨの曲率の差に起因して、各絶縁膜に印加される電界が上側と下側とで不均一となるが、本実施形態に係る不揮発性半導体記憶装置１１０においては、この電界の不均一を補償するように、貫通ホールＴＨの内部に形成される絶縁膜の厚さが調整される。
すなわち、貫通ホールＴＨの径が大きい部分では、径が小さい部分よりも、外側絶縁膜４３の厚さが厚く設定される。
すなわち、Ｚ軸方向に対して垂直なＹ軸方向に沿った外側絶縁膜４３の外径が大きい第１領域ＲＧ１では、第１領域ＲＧ１よりも外径が小さい第２領域ＲＧ２よりも、Ｙ軸方向における外側絶縁膜４３の厚さが厚い。
図１及び図２に表したように、第１領域ＲＧ１においては、Ｙ軸方向に沿った外側絶縁膜４３の第１外径ｄ１は、第２領域ＲＧ２におけるＹ軸方向における外側絶縁膜４３の第２外径ｄ２よりも大きい。
なお、第１外径ｄ１は、第１領域ＲＧ１における、外側絶縁膜４３と電極膜ＷＬとの境界のＹ軸方向における一方の端から、Ｙ軸方向における他方の端までの長さである。第２外径ｄ２は、第２領域ＲＧ２における、外側絶縁膜４３と電極膜ＷＬとの境界のＹ軸方向における一方の端から、Ｙ軸方向における他方の端までの長さである。
そして、本具体例では、第１領域ＲＧ１は、第２領域ＲＧ２よりも、Ｚ軸方向にみて基板１１から遠い位置にある。
ただし、本発明はこれに限らず、外側絶縁膜４３の外径が大きい領域において、外径が小さい領域よりも、外側絶縁膜４３の厚さが厚ければ良い。例えば、基板に近い領域や、基板からの距離が中程度の領域において外径が大きく、その部分において、外側絶縁膜４３の厚さが厚くても良い。
以下では、第１領域ＲＧ１が、第２領域ＲＧ２よりも、Ｚ軸方向にみて基板１１から遠い位置にある場合として説明する。
すなわち、Ｚ軸方向にみて基板１１から遠い距離ｈ１にある第１領域ＲＧ１における外側絶縁膜４３のＹ軸方向に沿った厚さは、Ｚ軸方向にみて第１領域ＲＧ１よりも近い距離ｈ２にある第２領域ＲＧ２における外側絶縁膜４３のＹ軸方向に沿った厚さよりも厚い。
以下では、第１領域ＲＧ１の部分を適宜「上部」と言い、第２領域ＲＧ２の部分を適宜「下部」と言う。
このような構成にすることで、後述するように、第１領域ＲＧ１における内側絶縁膜４２の半導体ピラーＳＰの側の面における電界と、第２領域ＲＧ２における内側絶縁膜４２の半導体ピラーＳＰの側の面における電界と、を等しくすることができる。
すなわち、不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの径（外側絶縁膜４３の外径）が互いに異なるにも係わらず、内側絶縁膜４２の半導体ピラーＳＰの側の面における電界を互いに等しくできる領域である、第１領域ＲＧ１と第２領域ＲＧ２とが存在する。換言すれば、このように貫通ホールＴＨの径（外側絶縁膜４３の外径）が互いに異なりつつ、内側絶縁膜４２の半導体ピラーＳＰの側の面における電界が互いに等しい領域が、第１領域ＲＧ１及び第２領域ＲＧ２とされる。
内側絶縁膜４２の半導体ピラーＳＰの側の面における電界について説明する。
図２（ａ）に表したように、第１領域ＲＧ１における各層の厚さを以下とする。
半導体ピラーＳＰのＹ軸方向の中心から、半導体ピラーＳＰと内側絶縁膜４２との境界までのＹ軸方向に沿った距離を、第１半導体ピラー厚ｔ１１とする。そして、Ｙ軸方向に沿った内側絶縁膜４２の厚さを第１内側絶縁膜厚ｔ１２とし、Ｙ軸方向に沿った記憶層４８の厚さを第１記憶層厚ｔ１３とし、Ｙ軸方向に沿った外側絶縁膜４３の厚さを第１外側絶縁膜厚ｔ１４とする。
一方、図２（ｂ）に表したように、第２領域ＲＧ１における各層の厚さを以下とする。 半導体ピラーＳＰのＹ軸方向の中心から、半導体ピラーＳＰと内側絶縁膜４２との境界までのＹ軸方向に沿った距離を、第２半導体ピラー厚ｔ２１とする。そして、Ｙ軸方向に沿った内側絶縁膜４２の厚さを第２内側絶縁膜厚ｔ２２とし、Ｙ軸方向に沿った記憶層４８の厚さを第２記憶層厚ｔ２３とし、Ｙ軸方向に沿った外側絶縁膜４３の厚さを第２外側絶縁膜厚ｔ２４とする。
そして、内側絶縁膜４２の比誘電率をε１とし、記憶層４８の比誘電率をε２とし、外側絶縁膜４３の比誘電率をε３とする。
まず、同軸円筒形のコンデンサにおける電界について説明する。半径ｔａと長さＬとを有する円筒形導体と、半径ｔａよりも大きい半径ｔｂと長さＬとを有する円筒形導体と、を軸の中心を一致させて配置し、円筒形導体に正負の電荷Ｑを与えたときの円筒形導体どうしの間に発生する電圧Ｖ０は以下の数式（１）で表される。なお、長さＬは、半径ｔａ及び半径ｔｂに比べて十分よりも長いとする。
Figure 2011029234
ここで、εは、円筒形導体どうしの間の空間における比誘電率であり、ε０は、真空の誘電率である。
一方、円筒形導体どうしの空間における電界Ｅ０は、以下の数式（２）で表される。
Figure 2011029234
ここで、ｒは円筒形導体の中心軸からの距離（半径）であり、ｔａ＜ｒ＜ｔｂである。
数式（１）に基づいて、第１領域ＲＧ１における半導体ピラーＳＰと電極膜ＷＬとの間の電位差Ｖ１は、以下の数式（３）〜（５）で表される。ここで、Ｑ１は、半導体ピラーＳＰと電極膜ＷＬとに与えられる電荷の量であり、Ｌは半導体ピラーＳＰのＺ軸方向における長さである。
Figure 2011029234
Figure 2011029234
Figure 2011029234
そして、数式（２）に基づいて、第１領域ＲＧ１における内側絶縁膜４２の半導体ピラーＳＰの側の面（半導体ピラーＳＰの近傍の面）における電界Ｅ１は、以下の数式（６）及び（７）で表される。
Figure 2011029234
Figure 2011029234
ここで、ｒ１は、半導体ピラーＳＰの中心軸からの距離（半径）であり、ｔ１１＜ｒ１＜ｔ１２であるが、ここでは、ｒ１＝ｔ１１として良い。
同様にして、第２領域ＲＧ２における半導体ピラーＳＰと電極膜ＷＬとの間の電位差Ｖ２は、以下の数式（８）〜（１０）で表される。ここで、Ｑ２は、半導体ピラーＳＰと電極膜ＷＬとに与えられる電荷の量である。
Figure 2011029234
Figure 2011029234
Figure 2011029234
そして、第２領域ＲＧ２における内側絶縁膜４２の半導体ピラーＳＰの側の面（半導体ピラーＳＰの近傍の面）における電界Ｅ２は、以下の数式（１１）及び（１２）で表される。
Figure 2011029234
Figure 2011029234
ここで、ｒ２は、半導体ピラーＳＰの中心軸からの距離（半径）であり、ｔ２１＜ｒ２＜ｔ２２であるが、ここでは、実質的にｒ２＝ｔ２１として良い。
ここで、上部と下部とで同様の動作をさせようとしたとき、すなわち、Ｖ１＝Ｖ２であり、Ｑ１＝Ｑ２としたときに、電界Ｅ１と電界Ｅ２とが等しくなる条件は、ｒ１・Ａ１＝ｒ２・Ａ２である場合である。すなわち、以下の数式（１３）を満たすとき、内側絶縁膜４２の半導体ピラーＳＰの側の面における電界、を第１領域ＲＧ１と第２領域ＲＧ２とで等しくできる。
Figure 2011029234
ここで、不揮発性半導体記憶装置１１０においては、内側絶縁膜４２と記憶層４８の膜厚（Ｙ軸方向に沿った厚さ）は、上部と下部とで等しいことが望ましい。このため、半導体ピラーＳＰの径、及び、外側絶縁膜４３の膜厚、の少なくともいずれかを調整することで、数式（１３）を満足させることが望ましい。さらに、製造の容易さの観点から、少なくとも外側絶縁膜４３の厚さが、上部と下部とで異なる厚さに設定される。
具体的には、第１領域ＲＧ１における外側絶縁膜４３の厚さが、第２領域ＲＧ２の厚さよりも厚くされる。このとき、内側絶縁膜４２及び記憶層４８の厚さを同じに設定することができ、これにより、例えば内側絶縁膜４２の内側の径（内側絶縁膜４２と半導体ピラーＳＰとの境界部の径）を第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じにできる。
すなわち、例えば、内側絶縁膜４２の曲率（曲率半径）を、第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じに設定することができる。これにより、内側絶縁膜４２に印加される電界（内側絶縁膜４２の半導体ピラーＳＰの側の面に印加される電界）を、第１領域ＲＧ１と第２領域ＲＧ２とで実質的に等しくできる。
これにより、貫通ホールＴＨの径の変動に起因した電界の変動を補償し、良好な動作特性を有する不揮発性半導体記憶装置が実現できる。
以下、不揮発性半導体記憶装置１１０における電界を、比較例と比較しながら、モデル的に説明する。
図５は、第１の実施形態に係る不揮発性半導体記憶装置及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、不揮発性半導体記憶装置１１０における、それぞれ、第１領域ＲＧ１と第２領域ＲＧ２とにおけるエネルギーバンド図であり、同図（ｃ）は、比較例の不揮発性半導体記憶装置１１９の第１領域ＲＧ１におけるエネルギーバンド図である。
そしてこれらは、例として、消去動作時の特性を示している。なお、消去動作は、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作である。以下では、説明を簡単にするために、消去動作が記憶層４８への正孔の注入である場合として説明する。
図５（ｂ）に表したように、不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの径（外側絶縁膜４３の外径）が小さい第２領域ＲＧ２では、印加された電界によって、半導体ピラーＳＰの側から、記憶層４８に向かって、内側絶縁膜４２を介して正孔ｃｇ２が注入される。このとき、外側絶縁膜４３における曲率が、内側絶縁膜４２の曲率よりも小さいため、外側絶縁膜４３に印加される電界を、内側絶縁膜４２に印加される電界よりも低くすることができる。これにより、電極膜ＷＬの側から、記憶層４８に向かって、外側絶縁膜４３を介して電子ｃｇ１が注入されること（逆注入）を抑制でき、消去動作が正常に行われる。
そして、図５（ａ）に表したように、貫通ホールＴＨの径が大きい第１領域ＲＧ１においては、外側絶縁膜４３が第２領域ＲＧ１に比べて厚く設定されており、これにより、例えば、内側絶縁膜４２の電界が、第１領域ＲＧ１と第２領域ＲＧ２とで実質的に等しく設定される。これにより、第１領域ＲＧ１においても第２領域と同様に、印加された電界によって、半導体ピラーＳＰの側から、記憶層４８に向かって、内側絶縁膜４２を介して正孔ｃｇ２が注入される。そして、第１領域ＲＧ１における外側絶縁膜４３の厚さは、第２領域ＲＧ１に比べて厚く設定されており、外側絶縁膜４３に印加される電界は、例えば第２領域ＲＧ２と同様に低く維持される。これにより、電極膜ＷＬの側から記憶層４８に向かっての電子ｃｇ１の逆注入が抑制され、消去動作が正常に行われる。
一方、比較例の不揮発性半導体記憶装置１１９においては、貫通ホールＴＨの径が大きい上側と、径が小さい下側と、で、外側絶縁膜４３の厚さが同じに設定されている。そして、内側絶縁膜４２及び記憶層４８の厚さが上側と下側とで同じに設定され、結果として、上側における内側絶縁膜４２の内側の径は、下側よりも大きい。すなわち、上側における内側絶縁膜４２の曲率は、下側よりも小さい。この他は、不揮発性半導体記憶装置１１０と同じである。すなわち、下側の構成及び動作は、不揮発性半導体記憶装置１１０と同じであり、説明を省略する。
図５（ｃ）に表したように、比較例の不揮発性半導体記憶装置１１９においては、上側における内側絶縁膜４２の曲率が下側よりも小さいため、上側における内側絶縁膜４２に印加される電界は、下側よりも低くなる。この構成において、消去動作を行うために、半導体ピラーＳＰの側から、記憶層４８に向かって正孔ｃｇ２が注入されるように、高い電圧を印加する。このとき、外側絶縁膜４３の膜厚は、上側と下側とで同じに設定されているので、外側絶縁膜４３の上側に印加される電界は、実施形態に係る不揮発性半導体記憶装置１１０の場合と比較して高くなる。このため、電極膜ＷＬの側から記憶層４８に向かって電子ｃｇ１が逆注入されてしまい、消去され難くなる。
これに対し、不揮発性半導体記憶装置１１０においては、第１領域ＲＧ１における外側絶縁膜４３の厚さを第２領域ＲＧ１に比べて厚くすることで、外側絶縁膜４３に印加される電界を低く維持し、これにより、電子ｃｇ１の逆注入が抑制され、正常な消去動作を実現できる。
なお、上記においては、説明を簡単にするために、第１領域ＲＧ１における外側絶縁膜４３の厚さを、第２領域ＲＧ２よりも厚くして、内側絶縁膜４２の内側の径を第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じにする場合として、モデル的に説明したが、第１領域ＲＧ１における外側絶縁膜４３の厚さが、第２領域ＲＧ２よりも厚ければ良い。そして、例えば、内側絶縁膜４２の内側の面において印加される電界が、第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じにされる。すなわち、例えば、数式（１３）が満たされる。
第１領域ＲＧ１における外側絶縁膜４３の厚さを第２領域ＲＧ２よりも厚くすることは、外側絶縁膜４３の厚さを低減して外側絶縁膜４３に印加される電界を低減する効果の他に、半導体ピラーＳＰの半径を調整して、内側絶縁膜４２の内側の面の曲率を調整し、結果として、内側絶縁膜４２の内側の面に印加される電界を所望の状態に調整する効果を有する。 例えば、第１領域ＲＧ１における貫通ホールＴＨの径が８３ｎｍ（ナノメートル）で、第２領域ＲＧ２における貫通ホールＴＨの径が７７ｎｍである場合で、内側絶縁膜４２と外側絶縁膜４３にシリコン酸化膜が用いられ、記憶層４８としてシリコン窒化膜が用いられ、第１領域ＲＧ１及び第２領域ＲＧ２の両方において、内側絶縁膜４２の厚さが６ｎｍであり、記憶層４８の厚さが３ｎｍであるときには、数式（１３）を満たすために、第１領域ＲＧ１においては、外側絶縁膜４３の厚さ（第１外側絶縁膜厚ｔ１４）は２３．５ｎｍで、半導体ピラーＳＰの半径（第１半導体ピラー厚ｔ１１）は９ｎｍとされ、第２領域ＲＧ２においては、外側絶縁膜４３の厚さ（第２外側絶縁膜厚ｔ２４）は１３ｎｍで、半導体ピラーＳＰの半径（第２半導体ピラー厚ｔ２１）は１６．５ｎｍとされる。
このように、第１外側絶縁膜厚ｔ１４（２３．５ｎｍ）が、第２外側絶縁膜厚ｔ２４（１３ｎｍ）よりも厚く、そして、第１半導体ピラー厚ｔ１１（９ｎｍ）が、第２半導体ピラー厚ｔ２１（１６．５ｎｍ）よりも小さく設定されている。
一方、上記の比較例においては、貫通ホールＴＨの径が７７ｎｍである下側おいては、不揮発性半導体記憶装置１１０と同様の構成であり、外側絶縁膜４３の厚さが１３ｎｍで、記憶層４８の厚さが３ｎｍで、内側絶縁膜４２の厚さが６ｎｍで、半導体ピラーＳＰの半径が１６．５ｎｍであり、このとき、貫通ホールＴＨの径が８３ｎｍである上側においては、外側絶縁膜４３の厚さが１３ｎｍで、記憶層４８の厚さが３ｎｍで、内側絶縁膜４２の厚さが６ｎｍで、半導体ピラーＳＰの半径が１９．５ｎｍとなり、上側半導体ピラーＳＰの半径が下側よりも大きくなってしまい、結果として、消去され難くなる。
なお、内側絶縁膜４２と外側絶縁膜４３とに、異なる比誘電率を有する材料を用いることで、内側絶縁膜４２よりも外側絶縁膜４３に印加される電界を低くすることができるが、不揮発性半導体記憶装置１１０においては、内側絶縁膜４２に比べて外側絶縁膜４３の曲率を小さくする形状の効果によって、内側絶縁膜４２よりも外側絶縁膜４３の電界を低くできる。これにより、内側絶縁膜４２と外側絶縁膜４３とに同じ比誘電率の材料を用いた場合においても、外側絶縁膜４３に向かっての電子ｃｇ１の逆注入を抑制し易い。すなわち、曲率の差を利用することにより、内側絶縁膜４２及び外側絶縁膜４３の両方に、プロセスインテグレーションの整合性が高く、信頼性が高いシリコン酸化膜を用いることができる。
なお、本実施形態の一例である不揮発性半導体記憶装置１１０の構成に関してさらに説明する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。すなわち、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、第２半導体ピラーＳＰ２と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。第２半導体ピラーＳＰ２は、半導体ピラーＳＰに含まれる。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
記憶層４８は、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間にも設けられる。内側絶縁膜４２は、第２半導体ピラーＳＰ２と記憶層４８との間にも設けられる。外側絶縁膜４３は、電極膜ＷＬと、第２半導体ピラーにおける記憶層４８と、の間にも設けられる。
第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
例えば、基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２のそれぞれとなる膜が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８及び内側絶縁膜４２となる膜並びに接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のメモリストリングとなる。このメモリストリングは、ＮＡＮＤセルユニットから構成されている。
図３及び図４に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬに接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬに接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビア２２（ビアＶＡ１及びビアＶＡ２）により接続される。
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳは、選択ゲート電極ＳＧに含まれる。
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
なお、図３に表したように、積層構造体ＭＬの最上部（基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶＡ１、ＶＡ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えばシリコン酸化膜を用いることができる。
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
図６は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図６に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
図３及び図６に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
そして、図３に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
そして、図３及び図４に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２と、をさらに有することができる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、半導体ピラーＳＰに含まれ、第２接続部ＣＰ２は、接続部ＣＰに含まれる。
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ１の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第３及び第４半導体ピラーＳＰ３及びＳＰ４の記憶層４８との間、並びに、第２接続部ＣＰ２の記憶層４８とバックゲートＢＧとの間、にも設けられる。
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４）が設けられる。ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、選択ゲート電極ＳＧに含まれる。
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
図７は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８は、図７に続く工程順模式的断面図である。
まず、図７（ａ）に表したように、例えば、シリコンからなる基板１１の上に、層間絶縁膜１３を形成した後、その上に導電膜（例えば不純物が添加されたアモルファスシリコンまたはアモルファスシリコン等）を形成してバックゲートＢＧを形成する。このバックゲートＢＧに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、接続部ＣＰが形成される溝パタンを形成し、この溝パタン中にシリコン窒化膜からなる犠牲層ＳＦを埋め込む。
その上に、電極間絶縁膜１４と電極膜ＷＬとを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５（図示しない）を堆積させ、積層構造体ＭＬを形成する。電極膜ＷＬにはポリシリコンを用い、電極間絶縁膜１４には例えばシリコン酸化膜を用いる。
その後、積層構造体ＭＬ及び層間絶縁膜１３をＺ軸方向に貫通し、犠牲層ＳＦに到達する貫通ホールＴＨを形成する。そして、貫通ホールＴＨの部分で露出した電極膜ＷＬのポリシリコン膜の側面を酸化させてシリコン酸化膜からなる側面絶縁膜６１を形成する。
そして、図７（ｂ）に表したように、貫通ホールＴＨの内壁面に、アモルファスシリコン層６２を形成し、さらに、シリコン窒化膜６３を形成する。
そして、図７（ｃ）に表したように、貫通ホールＴＨの残余の空間にレジスト６４を埋め込み、レジスト６４をリセス（後退）させ、積層構造体ＭＬの上部の側のシリコン窒化膜６３を露出させる。
そして、図７（ｄ）に表したように、レジスト６４から露出したシリコン窒化膜６３を、例えばＣＤＥ（Chemical Dry Etching）により除去し、積層構造体ＭＬの上部の側のアモルファスシリコン層６２を露出させる。
そして、図８（ａ）に表したように、露出したアモルファスシリコン層６２を酸化させて、積層構造体ＭＬの上部の側の貫通ホールＴＨの内壁面に上部シリコン酸化膜６５を形成する。
そして、図８（ｂ）に表したように、シリコン窒化膜６３を例えば高温のリン酸処理によって除去し、そして、アモルファスシリコン層６２をアルカリウエットエッチング処理によって除去し、貫通ホールＴＨの下部の電極膜ＷＬと電極間絶縁膜１４とを露出させる。
そして、図８（ｃ）に表したように、犠牲層ＳＦを除去した後、貫通ホールＴＨの下部の内壁面と、上部シリコン酸化膜６５の内壁面に、絶縁膜６６、記憶層４８及び内側絶縁膜４２を形成し、その内側に半導体を埋め込んで、半導体ピラーＳＰ及び接続部ＣＰを形成する。絶縁膜６６には、例えばシリコン酸化膜が使用される。
貫通ホールＴＨの上部、すなわち、第１領域ＲＧ１では、側面絶縁膜６１と上部シリコン酸化膜６５と絶縁膜６６との積層膜が、外側絶縁膜４３となる。そして、貫通ホールＴＨの下部、すなわち、第２領域ＲＧ２では、側面絶縁膜６１と絶縁膜６６とが外側絶縁膜４３となる。これにより、第１領域ＲＧ１における外側絶縁膜４３の厚さを、第２領域ＲＧ２よりも厚くすることができる。
なお、この後、所定の工程を経て、また、上記の工程の途中に適宜他の処理を実施して、不揮発性半導体記憶装置１１０が製造できる。
なお、上記の製造方法に基づいて不揮発性半導体記憶装置１１０を形成したときは、外側絶縁膜４３の厚さは、上部シリコン酸化膜６５が設けられる領域と、設けられない領域と、の境界で、不連続に変化する。すなわち、Ｙ軸方向に沿った外側絶縁膜４３の厚さは、Ｚ軸方向に沿って不連続に変化する。これにより、比較的簡単で、制御性が高い製造方法によって、外側絶縁膜４３の厚さを変えることができる。
ただし、本発明はこれに限らず、外側絶縁膜４３の変化の連続性は任意である。
図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図９に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１１においても、貫通ホールＴＨはテーパ形状であり、上部の径が大きく、下部の径が小さい。そして、Ｚ軸方向にみて基板１１から遠い距離ｈ１にある第１領域ＲＧ１における外側絶縁膜４３のＹ軸方向に沿った厚さは、Ｚ軸方向にみて第１領域ＲＧ１よりも近い距離ｈ２にある第２領域ＲＧ２における外側絶縁膜４３のＹ軸方向に沿った厚さよりも厚い。すなわち、Ｚ軸方向に対して垂直なＹ軸方向に沿った外側絶縁膜４３の外径が大きい第１領域ＲＧ１では、外径が小さい第２領域ＲＧ２よりも、Ｙ軸方向に沿った外側絶縁膜４３の厚さが厚い。そして、この場合は、外側絶縁膜４３の厚さは、Ｚ軸方向に連続的に変化している。
この場合も、貫通ホールＴＨの径の変動に起因した電界の変動を補償し、良好な動作特性を実現できる。
（第２の実施の形態）
図１０及び図１１は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ模式的断面図及び模式的斜視図である。
なお、図１１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図１０及び図１１に表したように、本実施形態に係る不揮発性半導体記憶装置１２０も、メモリ部ＭＵと制御部ＣＴＵとを備える。
そして、メモリ部ＭＵにおいては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のメモリストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えばシリコン酸化膜からなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えばシリコン酸化膜からなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのメモリストリングとして機能する。
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
このような構造の不揮発性半導体記憶装置１２０においても、例えば、貫通ホールＴＨがテーパ状となり、径が変化した場合において、Ｚ軸方向に対して垂直なＹ軸方向に沿った外側絶縁膜４３の外径が大きい第１領域ＲＧ１では、外径が小さい第２領域ＲＧ２よりも、Ｙ軸方向に沿った外側絶縁膜４３の厚さが厚く設定される。これにより、貫通ホールＴＨの径の変動に起因した電界の変動を補償し、良好な動作特性を実現できる。
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１１…基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 ２２…ビア、 ３１…ビアプラグ、 ３２…ワード配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…記憶層、 ６１…側面絶縁膜、 ６２…アモルファスシリコン層、 ６３…シリコン窒化膜、 ６４…レジスト、 ６５…上部シリコン酸化膜、 ６６…絶縁膜、 １１０、１１１、１１９、１２０…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＬ…ビット線、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１及び第２接続部、 ＣＴＵ…制御部、 ＣＵ…回路部、 ＩＬ…絶縁層、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ…メモリセル、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＲＧ１、ＲＧ２…第１及び第２領域、 ＳＦ…犠牲層、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ…ソース側選択ゲート電極、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＴＨ…貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 ＶＡ１、ＶＡ２…ビア、 ＷＬ、ＷＬＡ、ＷＬＢ…電極膜、 ｃｇ１…電子、 ｃｇ２…正孔、 ｄ１、ｄ２…第１及び第２外径、 ｈ１、ｈ２…距離、 ｔ１１、ｔ２１…第１及び第２半導体ピラー厚、 ｔ１２、ｔ２２…第１及び第２内側絶縁膜厚、 ｔ１３、ｔ２３…第１及び第２記憶層厚、 ｔ１４、ｔ２４…第１及び第２外側絶縁層厚

Claims (5)

  1. 第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する半導体ピラーと、
    前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
    前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
    前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
    を備え、
    前記第１方向に対して垂直な第２方向に沿った前記外側絶縁膜の外径が大きい第１領域と、前記第１領域よりも前記第２方向に沿った外径が小さい第２領域と、が設けられ、
    前記第１領域における前記第２方向に沿った前記外側絶縁膜の厚さは、前記第２領域における前記第２方向に沿った前記外側絶縁膜の厚さよりも厚いことを特徴とする不揮発性半導体記憶装置。
  2. 基板をさらに備え、
    前記積層構造体は、前記基板の主面上に設けられ、
    前記第１方向は前記主面に対して垂直な方向であり、
    前記第１領域は、前記第２領域よりも、前記第１方向にみて前記基板から遠い位置にあることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１領域における前記内側絶縁膜の前記半導体ピラーの側の面における電界と、
    前記第２領域における前記内側絶縁膜の前記半導体ピラーの側の面における電界と、が等しいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記第１領域における、前記半導体ピラーの前記第２方向の中心から、前記半導体ピラーと前記内側絶縁膜との境界までの前記第２方向に沿った距離を第１半導体ピラー厚ｔ１１とし、
    前記第１領域における、前記第２方向に沿った前記内側絶縁膜の厚さを第１内側絶縁膜厚ｔ１２し、
    前記第１領域における、前記第２方向に沿った前記記憶層の厚さを第１記憶層厚ｔ１３とし、
    前記第１領域における、前記第２方向に沿った前記外側絶縁膜の前記厚さを第１外側絶縁膜厚ｔ１４とし、
    前記第２領域における、前記半導体ピラーの前記第２方向の中心から、前記半導体ピラーと前記内側絶縁膜との境界までの前記第２方向に沿った距離を第２半導体ピラー厚ｔ２１とし、
    前記第２領域における、前記第２方向に沿った前記内側絶縁膜の厚さを第２内側絶縁膜厚ｔ２２とし、
    前記第２領域における、前記第２方向に沿った前記記憶層の厚さを第２記憶層厚ｔ２３とし、
    前記第２領域における、前記第２方向に沿った前記外側絶縁膜の前記厚さを第２外側絶縁膜厚ｔ２４とし、
    前記内側絶縁膜の比誘電率をε１とし、
    前記記憶層の比誘電率をε２とし、
    前記外側絶縁膜の比誘電率をε３としたとき、
    前記第１外側絶縁膜厚ｔ１４と前記第２外側絶縁膜厚ｔ２４とは、以下の数式


    Figure 2011029234

    の関係を満たすことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
  5. 前記第２方向に沿った前記外側絶縁膜の厚さは、前記第１方向に沿って不連続に変化することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
JP2009170455A 2009-07-21 2009-07-21 不揮発性半導体記憶装置 Pending JP2011029234A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009170455A JP2011029234A (ja) 2009-07-21 2009-07-21 不揮発性半導体記憶装置
US12/820,371 US8791464B2 (en) 2009-07-21 2010-06-22 Nonvolatile semiconductor memory device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009170455A JP2011029234A (ja) 2009-07-21 2009-07-21 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2011029234A true JP2011029234A (ja) 2011-02-10

Family

ID=43496517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009170455A Pending JP2011029234A (ja) 2009-07-21 2009-07-21 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8791464B2 (ja)
JP (1) JP2011029234A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110018050A1 (en) * 2009-07-21 2011-01-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2012204593A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2014013634A (ja) * 2012-07-03 2014-01-23 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
JP2015056444A (ja) * 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置およびその製造方法
US9111964B2 (en) 2013-03-19 2015-08-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US9209295B2 (en) 2011-12-06 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
WO2017099220A1 (ja) * 2015-12-09 2017-06-15 株式会社 東芝 半導体装置及びその製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP2013021001A (ja) * 2011-07-07 2013-01-31 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2013098391A (ja) * 2011-11-01 2013-05-20 Toshiba Corp 不揮発性半導体記憶装置
US9001565B2 (en) * 2012-04-25 2015-04-07 Ps4 Luxco S.A.R.L. Semiconductor device with memory device
KR20130127791A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR102099294B1 (ko) 2013-05-13 2020-04-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2014241358A (ja) 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US8987089B1 (en) 2013-09-17 2015-03-24 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
KR20150064520A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2015176624A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102193685B1 (ko) 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
US9508739B2 (en) 2014-09-11 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10192753B2 (en) * 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US20170036290A1 (en) * 2015-08-06 2017-02-09 Lincoln Global, Inc. Engine drive welder and methods and systems of controlling the same
US9698150B2 (en) * 2015-10-26 2017-07-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
JP6542149B2 (ja) * 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
TWI654747B (zh) * 2016-09-12 2019-03-21 日商東芝記憶體股份有限公司 Semiconductor memory device
US10522624B2 (en) * 2016-12-27 2019-12-31 Imec Vzw V-grooved vertical channel-type 3D semiconductor memory device and method for manufacturing the same
CN112262475B (zh) * 2018-06-19 2024-01-23 铠侠股份有限公司 存储装置
CN111769097B (zh) * 2020-06-18 2022-11-18 复旦大学 一种用于三维互连的硅通孔结构及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112190A (ja) * 1992-09-24 1994-04-22 Nec Corp 絶縁膜の形成方法
JP2001053250A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体装置およびその製造方法
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008171838A (ja) * 2007-01-05 2008-07-24 Toshiba Corp 半導体装置
JP2008171839A (ja) * 2007-01-05 2008-07-24 Toshiba Corp メモリシステム、半導体記憶装置及びその駆動方法
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
JP2009158529A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
JP2011514013A (ja) * 2008-03-13 2011-04-28 マイクロン テクノロジー， インク． 単一の導電柱への一対のメモリセルストリングを備えたメモリアレイ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
WO2009084206A1 (en) * 2007-12-27 2009-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4834750B2 (ja) * 2009-03-19 2011-12-14 株式会社東芝 半導体記憶装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112190A (ja) * 1992-09-24 1994-04-22 Nec Corp 絶縁膜の形成方法
JP2001053250A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体装置およびその製造方法
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2008171838A (ja) * 2007-01-05 2008-07-24 Toshiba Corp 半導体装置
JP2008171839A (ja) * 2007-01-05 2008-07-24 Toshiba Corp メモリシステム、半導体記憶装置及びその駆動方法
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
JP2009158529A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
JP2011514013A (ja) * 2008-03-13 2011-04-28 マイクロン テクノロジー， インク． 単一の導電柱への一対のメモリセルストリングを備えたメモリアレイ

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178919B2 (en) * 2009-07-21 2012-05-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20110018050A1 (en) * 2009-07-21 2011-01-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2012204593A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9209295B2 (en) 2011-12-06 2015-12-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
JP2014013634A (ja) * 2012-07-03 2014-01-23 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US9111964B2 (en) 2013-03-19 2015-08-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2015056444A (ja) * 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置およびその製造方法
US9583504B2 (en) 2013-09-10 2017-02-28 Kabushiki Kaisha Toshiba Non-volatile storage device and method of manufacturing the same
US9929176B2 (en) 2013-09-10 2018-03-27 Toshiba Memory Corporation Non-volatile storage device and method of manufacturing the same
US10985173B2 (en) 2013-09-10 2021-04-20 Toshiba Memory Corporation Non-volatile storage device and method of manufacturing the same
WO2017099220A1 (ja) * 2015-12-09 2017-06-15 株式会社 東芝 半導体装置及びその製造方法
JPWO2017099220A1 (ja) * 2015-12-09 2018-10-04 東芝メモリ株式会社 半導体装置及びその製造方法
TWI645474B (zh) * 2015-12-09 2018-12-21 東芝記憶體股份有限公司 半導體裝置及其製造方法
US10658376B2 (en) 2015-12-09 2020-05-19 Toshiba Memory Corporation Semiconductor device including a blocking layer having a varying thickness

Also Published As

Publication number Publication date
US8791464B2 (en) 2014-07-29
US20110018052A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
JP2011029234A (ja) 不揮発性半導体記憶装置
USRE46957E1 (en) Nonvolatile semiconductor memory device
KR101141798B1 (ko) 불휘발성 반도체 기억 장치
JP5380190B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US8748971B2 (en) Three dimensional nonvolatile semiconductor memory having pillars provided inside an oblate through hole
JP5491982B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2011009409A (ja) 不揮発性半導体記憶装置
TWI670833B (zh) 半導體裝置
JP2012009512A (ja) 不揮発性半導体記憶装置及びその製造方法
US9754961B2 (en) Semiconductor memory device and method for manufacturing same
JP2011199131A (ja) 不揮発性半導体記憶装置及びその製造方法
US10903233B2 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
JP2011035228A (ja) 不揮発性半導体記憶装置及びその製造方法
US20120032249A1 (en) Nonvolatile semiconductor memory device and method for manufacturing nonvolatile semiconductor memory device
US20230328992A1 (en) Semiconductor storage device
TW202023036A (zh) 半導體記憶裝置
US11778820B2 (en) Semiconductor storage device and manufacturing method for semiconductor device
TW202238849A (zh) 半導體記憶裝置
US20230298634A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
TWI821718B (zh) 半導體記憶裝置
US11600629B2 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20240023335A1 (en) Memory device
TWI832293B (zh) 半導體記憶裝置及其製造方法
CN216818343U (zh) 3d存储器件
TW202335258A (zh) 半導體記憶裝置及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130617

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130620

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131016