KR20130127791A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR20130127791A
KR20130127791A KR1020120051567A KR20120051567A KR20130127791A KR 20130127791 A KR20130127791 A KR 20130127791A KR 1020120051567 A KR1020120051567 A KR 1020120051567A KR 20120051567 A KR20120051567 A KR 20120051567A KR 20130127791 A KR20130127791 A KR 20130127791A
Authority
KR
South Korea
Prior art keywords
hole
film
forming
memory device
nonvolatile memory
Prior art date
Application number
KR1020120051567A
Other languages
English (en)
Inventor
정성욱
이윤경
안영수
이태화
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120051567A priority Critical patent/KR20130127791A/ko
Priority to US13/604,436 priority patent/US8921182B2/en
Priority to CN201210548483.XA priority patent/CN103426824B/zh
Publication of KR20130127791A publication Critical patent/KR20130127791A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 기판을 노출시키는 제1 홀을 형성하는 단계; 상기 제1 홀을 제1 절연막으로 매립하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제2 홀을 형성하는 단계; 상기 제2 홀 내에 채널막을 형성하는 단계; 상기 적층 구조물 내에 상기 복수의 희생막을 노출시키는 슬릿을 형성한 후,노출된 상기 복수의 희생막을 제거하는 단계; 상기 희생막 제거에 의해 드러나는 상기 제1 절연막을 상기 제2 홀의 측벽이 드러날 때까지 제거하여 홈을 형성하는 단계; 및 상기 홈 내에 매립되고, 메모리막을 사이에 두고 상기 채널막과 접하는 게이트 전극막을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{METHOD FOR FABRICATING NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다.
3차원 비휘발성 메모리 장치는, 기판 상에 복수의 층간 절연막과 복수의 희생막을 교대로 적층하는 단계, 이러한 교대 적층 구조물을 선택적으로 식각하여 이를 관통하는 채널 홀을 형성하는 단계, 채널 홀 내에 메모리막 및 채널을 형성하는 단계, 및 희생막을 게이트 전극막을 대체하는 단계의 일련의 과정을 거쳐 제조될 수 있다. 또는, 3차원 비휘발성 메모리 장치는, 기판 상에 복수의 층간 절연막과 복수의 게이트 전극막을 교대로 적층하는 단계, 이러한 교대 적층 구조물을 선택적으로 식각하여 이를 관통하는 채널 홀을 형성하는 단계, 및 채널 홀 내에 메모리막 및 채널을 형성하는 단계의 과정을 거쳐 제조될 수 있다. 이때, 한 층의 게이트 전극막, 이와 접하는 메모리막 및 채널이 단위 메모리 셀을 이룬다.
여기서, 높낮이에 관계없이 채널 홀의 지름은 일정한 것이 바람직하다. 다시 말하면 채널 홀의 측벽은 수직 프로파일을 갖는 것이 바람직하다. 채널 홀의 지름이 일정해야 메모리 셀의 특성을 균일하게 확보할 수 있기 때문이다.
그러나, 채널 홀 형성을 위해서 층간 절연막과 희생막의 교대 적층 구조물 또는 층간 절연막과 게이트 전극막의 교대 적층 구조물을 식각시, 수직 프로파일을 갖는 채널 홀을 형성하는 것은 매우 어렵다. 이는 층간 절연막과 희생막 또는 층간 절연막과 게이트 전극막이 서로 다른 식각율을 갖는 막으로 형성되기 때문이다. 이러한 문제는 장치의 집적도 향상을 위해서 교대 적층 구조물의 높이를 증가시킬수록 더욱 심화된다.
본 발명이 해결하고자 하는 과제는, 공정 개선으로 복수의 메모리 셀의 특성을 균일하게 확보할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 기판을 노출시키는 제1 홀을 형성하는 단계; 상기 제1 홀을 제1 절연막으로 매립하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제2 홀을 형성하는 단계; 상기 제2 홀 내에 채널막을 형성하는 단계; 상기 적층 구조물 내에 상기 복수의 희생막을 노출시키는 슬릿을 형성한 후,노출된 상기 복수의 희생막을 제거하는 단계; 상기 희생막 제거에 의해 드러나는 상기 제1 절연막을 상기 제2 홀의 측벽이 드러날 때까지 제거하여 홈을 형성하는 단계; 및 상기 홈 내에 매립되고, 메모리막을 사이에 두고 상기 채널막과 접하는 게이트 전극막을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층 구조물을 형성하되, 하부에서 상부로 갈수록 상기 희생막 두께를 감소시키는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 기판을 노출시키면서 하부에서 상부로 갈수록 지름이 증가하는 제1 홀을 형성하는 단계; 상기 제1 홀을 제1 절연막으로 매립하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 기판을 노출시키면서 상기 제1 홀보다 경사도가 작은 제2 홀을 형성하는 단계; 상기 제2 홀 내에 채널막을 형성하는 단계; 상기 적층 구조물 내에 상기 복수의 희생막을 노출시키는 슬릿을 형성한 후,노출된 상기 복수의 희생막을 제거하는 단계; 상기 희생막 제거에 의해 드러나는 상기 제1 절연막과 상기 층간 절연막을 상기 제2 홀의 측벽이 드러날 때까지 제거하여 홈을 형성하는 단계; 및 상기 홈 내에 매립되고, 메모리막을 사이에 두고 상기 채널막과 접하는 게이트 전극막을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 의하면, 공정 개선으로 복수의 메모리 셀의 특성을 균일하게 확보할 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 도 2 및 도 4의 공정시 이용되는 마스크 패턴을 도시한 평면도이다.
도 9 내지 도 11은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기로 한다. 도 1 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이고, 도 8은 도 2 및 도 4의 공정시 이용되는 마스크 패턴을 도시한 평면도이다.
도 1을 참조하면, 기판(10)을 제공한다. 기판(10)은 단결정 실리콘 등과 같은 반도체 물질로 이루어질 수 있으며, 요구되는 소정 구조물 예컨대, 소스 영역(미도시됨) 등을 포함할 수 있다.
이어서, 기판(10) 상에 복수의 층간 절연막(11) 및 복수의 희생막(12)을 수직 방향으로 교대로 적층한다. 여기서, 희생막(12)은 메모리 셀의 게이트 전극(이하, 셀 게이트 전극)이 형성될 공간을 제공하는 막으로서, 층간 절연막(11)과 식각 선택비를 갖는 물질 예컨대, 질화막으로 형성될 수 있다. 층간 절연막(11)은 셀 게이트 전극을 서로 절연시키기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
본 실시예에서, 희생막(12)의 두께(tn)는 하부에서 상부로 갈수록 감소할 수 있다. 이는 셀 게이트 전극의 수직 방향 폭 즉, 두께를 일정하게 하기 위함이다. 나아가, 층간 절연막(11)의 두께(to)는 하부에서 상부로 갈수록 증가할 수 있다. 이는 셀 게이트 전극 간 수직 방향 거리를 일정하게 하기 위함이다. 이에 대해서는 해당 부분에서 보다 상세히 설명하기로 한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 희생막(12)의 두께(tn) 및 층간 절연막(11)의 두께(to)는 본 실시예와 다르게 조절될 수도 있다.
도 2를 참조하면, 층간 절연막(11) 및 희생막(12)의 교대 적층 구조물을 선택적으로 식각하여, 교대 적층 구조물을 관통하여 기판(10)의 일부를 노출시키는 제1 홀(H1)을 형성한다. 제1 홀(H1)은 채널 홀이 형성될 영역을 노출시키되 원하는 채널 홀의 수평 방향 폭보다 큰 폭을 갖는 영역을 노출시키는 제1 마스크 패턴(도 8의 M1 참조)을 식각 마스크로 이용하여 형성될 수 있다. 또한, 제1 홀(H1) 형성을 위한 식각은 층간 절연막(11)을 식각할 수 있는 식각 가스와 희생막(12)을 식각할 수 있는 식각 가스를 번갈아 이용하는 건식 식각 방식으로 수행될 수 있다.
이때, 층간 절연막(11) 및 희생막(12)은 서로 식각 선택비를 갖는 물질로 이루어지기 때문에, 제1 홀(H1)의 측벽은 수직 프로파일을 갖기가 어렵다. 나아가, 식각의 특성상 도시된 바와 같이 제1 홀(H1)은 하부에서 상부로 갈수록 수평 방향의 폭 즉, 지름이 증가하는 경사 프로파일을 가질 수 있다.
도 3을 참조하면, 제1 홀(H1)을 매립하는 제1 절연막(13)을 형성한다. 제1 절연막(13)은 제1 홀(H1)이 형성된 결과물의 전체 구조 상에 제1 홀(H1)을 충분히 매립하는 두께의 절연 물질을 증착한 후, 최상부의 층간 절연막(11)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행함으로써 형성될 수 있다.
이때, 제1 절연막(13)은 층간 절연막(11)과 식각율이 실질적으로 동일한 물질로 형성될 수 있다. 예를 들어, 제1 절연막(13)은 층간 절연막(11)과 동일한 막 예컨대, 산화막일 수 있다. 이는 셀 게이트 전극의 수직 방향 폭 즉, 두께를 일정하게 하기 위함이다. 이에 대해서는 해당 부분에서 보다 상세히 설명하기로 한다.
도 4를 참조하면, 제1 홀(H1) 내에 매립된 제1 절연막(13)을 선택적으로 식각하여 기판(10)의 일부를 노출시키는 제2 홀(H2)을 형성한다. 제2 홀(H2)은 채널 홀이 형성될 영역을 노출시키는 제2 마스크 패턴(도 8의 M2 참조)을 식각 마스크로 이용하여 형성될 수 있다. 즉, 제2 홀(H2)이 실질적으로 채널 홀로 이용된다. 또한, 제2 홀(H2) 형성을 위한 식각은 건식 식각 방식으로 수행될 수 있다.
이때, 제2 홀(H2)은 단일 물질인 제1 절연막(13)의 식각으로 형성되기 때문에 식각이 용이하고 단순한 장점이 있다. 나아가, 제2 홀(H2)의 측벽 경사도는 제1 홀(H1)에 비하여 작을 수 있으며, 나아가 제2 홀(H2)은 실질적으로 수직 프로파일을 가질 수도 있다. 제2 홀(H2)의 측벽 경사도가 작은 경우, 제2 홀(H2)의 지름은 높낮이에 관계없이 거의 유사하다. 따라서, 메모리 셀의 특성을 균일하게 확보할 수 있다.
도 5를 참조하면, 제2 홀(H2) 측벽에 메모리막(14)을 형성한 후, 메모리막(14) 상에 채널막(15)을 형성하고 제2 홀(H2)의 잔류하는 공간을 절연 물질(16)로 매립한다.
메모리막(14)은 전하 차단막, 전하 저장막 및 터널 절연막을 순차적으로 증착하는 방식으로 형성될 수 있다. 전하 차단막은 예컨대, 산화막일 수 있고, 전하 저장막은 예컨대, 질화막일 수 있고, 터널 절연막은 예컨대, 산화막일 수 있다.
채널막(15)은 불순물이 도핑된 반도체 물질 또는 비도핑 반도체 물질로 형성될 수 있다. 본 실시예에서 채널막(15)은 제2 홀(H2)을 완전히 매립하지 않는 얇은 두께를 가지나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서 채널막(15)은 제2 홀(H2)을 완전히 매립하는 두께를 가질 수 있으며, 이러한 경우 절연 물질(16)의 형성은 생략된다.
도 6을 참조하면, 제1 및 제2 홀(H1, H2)이 배치되지 않은 영역에 층간 절연막(11) 및 희생막(12)의 교대 적층 구조물을 관통하는 슬릿(S)을 형성한다.
슬릿(S)은 희생막(12)을 제거하기 위하여 습식 식각액이 침투될 수 있는 공간을 제공하기 위한 것이다. 본 실시예에서 슬릿(S)은 상기 교대 적층 구조물을 관통하는 깊이를 가지나, 본 발명이 이에 한정되지는 않으며, 슬릿(S)은 최하부의 희생막(12)까지 관통하는 깊이를 가지면 족하다.
이어서, 슬릿(S)에 의해 노출되는 희생막(12)을 제거하여 제1 절연막(13)을 노출시킨 후, 제2 홀(H2) 측벽에 형성된 메모리막(14)이 드러날 때까지 노출된 제1 절연막(13)을 더 제거하여 홈(G)을 형성한다. 희생막(12) 및 제1 절연막(13)의 제거는 습식 식각 방식으로 수행될 수 있다.
이때, 메모리막(14)을 노출시키기 위해서는, 상대적으로 상부에 위치하는 희생막(12)과 대응하는 영역에서의 제1 절연막(13)의 제거량은 상대적으로 하부에 위치하는 희생막(12)과 대응하는 영역에서의 제1 절연막(13)의 제거량보다 더 커야 한다. 한편, 제1 절연막(13)은 층간 절연막(11)과 식각율이 실질적으로 동일한 물질로 형성될 수 있고, 이러한 경우 제1 절연막(13)이 제거되는 과정에서 희생막(12)이 제거된 공간 상하부에서 층간 절연막(11)이 소정 두께 제거될 수 있다. 이때, 상부로 갈수록 제1 절연막(13)의 제거량이 커지므로, 층간 절연막(11)의 제거량 또한 상부로 갈수록 커진다. 본 공정에 따라 소정 두께 제거된 층간 절연막(11)을 이하, 층간 절연막 패턴(11')이라 하기로 한다.
전술한 바와 같이, 본 실시예에서 희생막(12)의 두께(tn)는 하부에서 상부로 갈수록 감소하지만, 층간 절연막(11)의 제거량이 하부에서 상부로 갈수록 증가하므로, 결국 홈(G)의 수직 방향 폭(tn')은 일정하게 제어될 수 있다. 홈(G)의 수직 방향 폭(tn')이 일정하게 제어된다는 것은 후술하는 셀 게이트 전극의 두께가 일정하다는 것을 의미하며, 그에 따라 메모리 셀이 균일도가 더욱 향상될 수 있다.
나아가, 전술한 바와 같이, 본 실시예의 층간 절연막(11) 두께는 하부에서 상부로 갈수록 증가하지만, 층간 절연막(11)의 제거량도 하부에서 상부로 살수록 증가하므로, 결국 층간 절연막 패턴(11')의 두께(to')도 일정하게 제어될 수 있다. 층간 절연막 패턴(11')의 두께가 일정하게 제어된다는 것은 후술하는 셀 게이트 전극간 거리가 일정하다는 것을 의미하며, 그에 따라 메모리 셀의 균일도가 더욱 향상될 수 있다.
도 7을 참조하면, 홈(G) 내에 도전 물질을 매립하여 셀 게이트 전극막(17)을 형성한다. 셀 게이트 전극막(17)은 홈(G)이 형성된 결과물을 덮는 도전 물질을 형성한 후, 전면 식각을 수행하는 방식으로 형성될 수 있다. 셀 게이트 전극막(17)은 불순물이 도핑된 폴리실리콘이나 또는 금속 등의 물질로 이루어질 수 있다.
한편, 도시되지는 않았으나, 셀 게이트 전극막(17) 형성 전에 홈(G) 내벽을 따라 전하 차단막용 물질막 예컨대, 산화막을 추가로 형성할 수도 있다. 홈(G) 형성을 위한 제1 절연막(13) 제거 과정에서 메모리막(14)의 가장 바깥쪽에 위치하는 전하 차단막이 손상되는 경우 이를 보상하기 위함이다.
본 공정 결과, 어느 한 층의 셀 게이트 전극막(17), 이와 접하는 메모리막(14) 및 채널막(15)으로 이루어지는 단위 메모리 셀이 복수층으로 형성된다.
이어서, 도시하지는 않았으나, 채널막(15)의 상단에 연결되는 비트라인 형성 공정 등 공지의 후속 공정을 수행할 수 있다. 후속 공정은 당업자에게 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 채널 홀(H2 참조)의 지름을 일정하게 함으로써 메모리 셀의 균일도를 확보할 수 있다. 나아가 희생막(12) 및/또는 층간 절연막(11)의 두께를 조절하여 셀 게이트 전극막(17)의 두께 및/또는 셀 게이트 전극막(17) 간 거리를 일정하게 함으로써 메모리 셀의 균일도를 더욱 증가시킬 수 있다.
한편, 이상으로 설명한 비휘발성 메모리 장치의 제조 방법은 다양하게 변형될 수 있다. 이하, 도 9 내지 11을 참조하여 예시적으로 설명하기로 한다.
도 9 내지 도 11은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어 전술한 실시예와의 차이점을 중심으로 설명을 하기로 한다.
우선, 전술한 도 1 내지 도 4의 공정을 수행한다.
이어서, 도 9를 참조하면, 제2 홀(H2) 측벽에 채널막(15)을 형성하고 제2 홀(H2)의 잔류하는 공간을 절연 물질(16)로 매립한다. 즉, 전술한 실시예와 달리 메모리막(14) 형성 공정을 생략할 수 있다.
도 10을 참조하면, 층간 절연막(11) 및 희생막(12)의 교대 적층 구조물을 관통하는 슬릿(S)을 형성한다.
이어서, 슬릿(S)에 의해 노출되는 희생막(12)을 제거하여 제1 절연막(13)을 노출시킨 후, 채널막(15)이 드러날 때까지 노출된 제1 절연막(13)을 더 제거하여 홈(G)을 형성한다.
도 11을 참조하면, 홈(G) 내벽을 따라 터널 절연막, 전하 저장막 및 전하 차단막을 순차적으로 증착하여 메모리막(21)을 형성한 후, 잔류하는 공간에 도전 물질을 매립하여 셀 게이트 전극막(22)을 형성한다.
본 실시예는 메모리막(21)을 제2 홀(H2) 대신 홈(G) 내벽을 따라 형성한다는 점에서 전술한 실시예와 차이가 있다. 메모리막(21)은 셀 게이트 전극막(22)과 채널막(15) 사이에만 개재되면 어떠한 형태를 가져도 무방하므로 그 형성 순서는 다양하게 변형될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 층간 절연막
12: 희생막 13: 제1 절연막
14: 메모리막 15: 채널막
17: 셀 게이트 전극막

Claims (13)

  1. 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 선택적으로 식각하여 상기 기판을 노출시키는 제1 홀을 형성하는 단계;
    상기 제1 홀을 제1 절연막으로 매립하는 단계;
    상기 제1 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제2 홀을 형성하는 단계;
    상기 제2 홀 내에 채널막을 형성하는 단계;
    상기 적층 구조물 내에 상기 복수의 희생막을 노출시키는 슬릿을 형성한 후,노출된 상기 복수의 희생막을 제거하는 단계;
    상기 희생막 제거에 의해 드러나는 상기 제1 절연막을 상기 제2 홀의 측벽이 드러날 때까지 제거하여 홈을 형성하는 단계; 및
    상기 홈 내에 매립되고, 메모리막을 사이에 두고 상기 채널막과 접하는 게이트 전극막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 홀은, 하부에서 상부로 갈수록 지름이 증가하는 경사 프로파일을 갖고,
    상기 제2 홀은, 상기 제2 홀은, 상기 제1 홀에 비하여 경사도가 작은 프로파일을 갖는
    비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 홈 형성 단계에서,
    상기 제1 절연막과 함께 상기 희생막 제거에 의해 드러나는 상기 층간 절연막의 일부가 제거되는
    비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 절연막과 상기 층간 절연막은, 동일한 식각율을 갖는
    비휘발성 메모리 장치의 제조 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 희생막은, 하부에서 상부로 갈수록 두께가 감소하는
    비휘발성 메모리 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 층간 절연막은, 하부에서 상부로 갈수록 두께가 증가하는
    비휘발성 메모리 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 홀 형성 단계는,
    채널 예정 영역과 중첩하면서 채널 예정 영역보다 큰 폭을 갖는 영역을 노출시키는 제1 마스크 패턴을 이용하여 수행되고,
    상기 제2 홀 형성 단계는,
    상기 채널 예정 영역을 노출시키는 제2 마스크 패턴을 이용하여 수행되는
    비휘발성 메모리 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 채널막 형성 단계 전에,
    상기 제2 홀 내에 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 게이트 전극막 형성 단계 전에,
    상기 홈 내벽을 따라 전하 차단막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 홈 형성 단계 후에,
    상기 홈 내벽을 따라 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층 구조물을 형성하되, 하부에서 상부로 갈수록 상기 희생막 두께를 감소시키는 단계;
    상기 적층 구조물을 선택적으로 식각하여 상기 기판을 노출시키면서 하부에서 상부로 갈수록 지름이 증가하는 제1 홀을 형성하는 단계;
    상기 제1 홀을 제1 절연막으로 매립하는 단계;
    상기 제1 절연막을 선택적으로 식각하여 상기 기판을 노출시키면서 상기 제1 홀보다 경사도가 작은 제2 홀을 형성하는 단계;
    상기 제2 홀 내에 채널막을 형성하는 단계;
    상기 적층 구조물 내에 상기 복수의 희생막을 노출시키는 슬릿을 형성한 후,노출된 상기 복수의 희생막을 제거하는 단계;
    상기 희생막 제거에 의해 드러나는 상기 제1 절연막과 상기 층간 절연막을 상기 제2 홀의 측벽이 드러날 때까지 제거하여 홈을 형성하는 단계; 및
    상기 홈 내에 매립되고, 메모리막을 사이에 두고 상기 채널막과 접하는 게이트 전극막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 층간 절연막은, 하부에서 상부로 갈수록 두께가 증가하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제11 항 또는 제12 항에 있어서,
    상기 제1 절연막과 상기 층간 절연막은, 동일한 식각율을 갖는
    비휘발성 메모리 장치의 제조 방법.

KR1020120051567A 2012-05-15 2012-05-15 비휘발성 메모리 장치의 제조 방법 KR20130127791A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120051567A KR20130127791A (ko) 2012-05-15 2012-05-15 비휘발성 메모리 장치의 제조 방법
US13/604,436 US8921182B2 (en) 2012-05-15 2012-09-05 Method for fabricating 3D nonvolatile memory device with vertical channel hole
CN201210548483.XA CN103426824B (zh) 2012-05-15 2012-12-17 制造非易失性存储器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120051567A KR20130127791A (ko) 2012-05-15 2012-05-15 비휘발성 메모리 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20130127791A true KR20130127791A (ko) 2013-11-25

Family

ID=49581639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120051567A KR20130127791A (ko) 2012-05-15 2012-05-15 비휘발성 메모리 장치의 제조 방법

Country Status (3)

Country Link
US (1) US8921182B2 (ko)
KR (1) KR20130127791A (ko)
CN (1) CN103426824B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115739A1 (ko) * 2014-01-28 2015-08-06 한양대학교 산학협력단 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 및 그 제작 방법
US9922990B2 (en) 2014-01-28 2018-03-20 Industry-University Cooperation Foundation Hanyang University Three dimensional flash memory using electrode layers and/or interlayer insulation layers having different properties, and preparation method therefor
WO2022010715A1 (en) * 2020-07-06 2022-01-13 Invensas Corporation Techniques for manufacturing split-cell 3d-nand memory devices

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20140362642A1 (en) * 2013-06-05 2014-12-11 Sandisk Technologies Inc. 3D Non-Volatile Memory With Control Gate Length Based On Memory Hole Diameter
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160137103A (ko) * 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102630925B1 (ko) 2016-09-09 2024-01-30 삼성전자주식회사 적층 구조체를 포함하는 반도체 소자
CN108010547B (zh) * 2016-10-31 2021-03-16 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其制造方法
KR102414294B1 (ko) * 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN107994033B (zh) * 2017-11-16 2020-05-12 长江存储科技有限责任公司 一种基于氧化物-多晶硅薄膜堆叠的3d nand沟道孔成形方法
CN108470737B (zh) * 2018-03-19 2021-10-29 长江存储科技有限责任公司 三维存储器及其制造方法
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
CN109148452B (zh) * 2018-09-10 2023-08-04 长江存储科技有限责任公司 半导体结构的形成方法
CN109273455B (zh) * 2018-09-19 2020-08-25 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102560513B1 (ko) * 2018-10-11 2023-07-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비등각 희생 층을 이용하여 3차원 메모리 디바이스에 채널 홀을 형성하는 방법
CN110289259B (zh) * 2019-06-27 2020-09-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112289801B (zh) * 2019-06-28 2024-02-23 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101800438B1 (ko) * 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115739A1 (ko) * 2014-01-28 2015-08-06 한양대학교 산학협력단 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리 및 그 제작 방법
US9922990B2 (en) 2014-01-28 2018-03-20 Industry-University Cooperation Foundation Hanyang University Three dimensional flash memory using electrode layers and/or interlayer insulation layers having different properties, and preparation method therefor
WO2022010715A1 (en) * 2020-07-06 2022-01-13 Invensas Corporation Techniques for manufacturing split-cell 3d-nand memory devices

Also Published As

Publication number Publication date
US8921182B2 (en) 2014-12-30
US20130309849A1 (en) 2013-11-21
CN103426824A (zh) 2013-12-04
CN103426824B (zh) 2018-04-17

Similar Documents

Publication Publication Date Title
KR20130127791A (ko) 비휘발성 메모리 장치의 제조 방법
US9343405B2 (en) Semiconductor device and method of manufacturing the same
US9305844B2 (en) Method of making a semiconductor device
KR102452562B1 (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102074982B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US10763167B2 (en) Vertical semiconductor devices and method of manufacturing the same
KR101949375B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR20140018540A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2019046916A (ja) 半導体装置
KR20140022205A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US10211222B1 (en) Memory device
KR20130076460A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140018544A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2013258360A (ja) 半導体装置の製造方法及び半導体装置
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130127793A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130045047A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20140025054A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20120126399A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102525050B1 (ko) 습식 식각 방법 및 이를 이용한 반도체 소자의 제조방법
KR20140030483A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN111540749B (zh) 三维存储器及其形成方法
US20160247816A1 (en) Semiconductor device and manufacturing method of semiconductor device
US10672787B2 (en) Three-dimensional semiconductor device and method of manufacturing the same
JP2013098470A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid