KR102525050B1 - 습식 식각 방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

습식 식각 방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

습식 식각 방법은, 그 내부에서 식각 공정이 수행되는 프로세스 배스(process bath) 내에 웨이퍼를 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것, 상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 특정 물질의 농도를 증가시키는 것, 및 상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함한다. 상기 제1 첨가제 및 상기 제2 첨가제는 상기 프로세스 배스 내에 별도로(separately) 공급된다.

Description

습식 식각 방법 및 이를 이용한 반도체 소자의 제조방법{WET ETCHING METHOD AND METHOD OF FORMING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 식각 선택성을 갖는 식각액을 이용한 습식 식각 방법 및 이를 이용한 3차원 반도체 소자의 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 3차원 반도체 메모리 소자의 제조방법은, 기판 상에 박막들을 적층하고, 상기 적층된 박막들 중 일부를 선택적으로 습식 식각하는 것을 포함할 수 있다. 이 경우, 상기 습식 식각 공정은 식각 선택성을 갖는 식각액을 이용하여 수행될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 식각액의 식각 선택성을 용이하게 제어할 수 있고, 결함의 발생을 최소화할 수 있는 습식 식각 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 소자의 제조가 용이하고 결함의 발생을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 습식 식각 방법은, 그 내부에서 식각 공정이 수행되는 프로세스 배스(process bath) 내에 웨이퍼를 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것; 상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 특정 물질의 농도를 증가시키는 것; 및 상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함할 수 있다. 상기 제1 첨가제 및 상기 제2 첨가제는 상기 프로세스 배스 내에 별도로(separately) 공급될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 박막 구조체를 형성하되, 상기 박막 구조체는 상기 기판 상에 교대로 그리고 반복적으로 적층된 산화막들 및 질화막들을 포함하는 것; 상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 및 상기 트렌치에 의해 노출되는 상기 질화막들을 제거하는 것을 포함할 수 있다. 상기 질화막들을 제거하는 것은 그 내부에서 상기 질화막들을 제거하기 위한 식각 공정이 수행되는 프로세스 배스 내에 상기 기판을 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것; 상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 특정 물질의 농도를 증가시키는 것; 및 상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함할 수 있다. 상기 제1 첨가제 및 상기 제2 첨가제는 상기 프로세스 배스 내에 별도로(separately) 공급될 수 있다.
본 발명에 따른 습식 식각 방법은, 그 내부에서 식각 공정이 수행되는 프로세스 배스(process bath) 내에 웨이퍼를 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것; 상기 프로세스 배스 내에 주식각액을 공급하는 것; 상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 특정 물질의 농도를 증가시키는 것; 및 상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함할 수 있다. 상기 식각액은 상기 주식각액, 상기 제1 첨가제, 및 상기 제2 첨가제 중 적어도 하나를 포함할 수 있다. 상기 주식각액은 인산, 상기 제1 첨가제와 동일한 물질, 및 상기 제2 첨가제와 동일한 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 식각 공정이 수행되는 프로세스 배스 내에 주식각액, 제1 첨가제, 및 제2 첨가제가 별도로 공급될 수 있다. 상기 주식각액 및 상기 제1 첨가제는 상기 프로세스 배스 내에 수용되는 식각액 내 실리콘 농도를 제어할 수 있고, 상기 제2 첨가제는 상기 식각액 내 실리콘 농도가 증가함에 따라 발생되는 결함을 감소시킬 수 있다. 상기 프로세스 배스로 공급되는 상기 주식각액, 상기 제1 첨가제, 및 상기 제2 첨가제의 공급량 및 공급 시기가 개별적으로 제어됨에 따라, 상기 식각액 내 실리콘 농도가 용이하게 제어됨과 동시에, 상기 식각 공정 동안 상기 결함의 발생이 억제될 수 있다.다. 이에 따라, 상기 식각액의 식각 선택성을 용이하게 제어할 수 있고, 식각 공정 동안 발생될 수 있는 상기 결함의 발생을 최소화할 수 있는 습식 식각 방법이 제공될 수 있다.
더하여, 상기 습식 식각 방법을 이용하여 반도체 소자를 제조하는 경우, 반도체 소자의 제조가 용이하고 결함의 발생을 최소화할 수 있는 반도체 소자의 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 습식 식각 장치를 나타내는 개념도이다.
도 2는 본 발명의 실시예들에 따른 습식 식각 방법의 일 예를 설명하기 위한 그래프이다.
도 3 내지 도 7은 본 발명의 실시예들에 따른 습식 식각 방법을 설명하기 위한 개념도들이다.
도 8은 본 발명의 실시예들에 따른 습식 식각 방법의 다른 예를 설명하기 위한 그래프이다.
도 9a 내지 도 15a는 본 발명의 실시예들에 따른 습식 식각 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 15b는 각각 도 9a 내지 도 15a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 16는 도 12b의 A부분을 확대한 도면이다.
도 17 내지 도 19는 도 13b의 B부분을 확대한 도면들이다.
도 20 내지 도 22는 도 14b의 C부분을 확대한 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 습식 식각 장치를 나타내는 개념도이다.
도 1을 참조하면, 습식 식각 장치(1000)는 그 내부에서 식각 공정이 수행되는 프로세스 배스(process bath, 200), 상기 프로세스 배스(200) 내에 주식각액(300a)을 공급하는 제1 공급 유닛(300), 상기 프로세스 배스(200) 내에 제1 첨가제(310a)를 공급하는 제2 공급 유닛(310), 및 상기 프로세스 배스(200) 내에 제2 첨가제(320a)를 공급하는 제3 공급 유닛(320)을 포함할 수 있다. 상기 프로세스 배스(200)는 그 내부에 식각액(330)을 수용할 수 있고, 상기 식각액(330)은 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a) 중 적어도 하나를 포함할 수 있다. 상기 습식 식각 장치(1000)는 상기 프로세스 배스(200) 내에 수용된 상기 식각액(330) 내 특정 물질의 농도를 검출하는 검출기(400), 및 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)의 각각의 공급량 및 공급 시기를 제어하는 제어기(500)를 포함할 수 있다. 상기 검출기(400)는 일 예로, 흡수 분광분석(absorption spectrometry)를 이용하여 상기 식각액(330) 내 상기 특정 물질의 농도를 검출할 수 있다. 제1, 제2, 및 제3 공급 밸브들(V1, V2, V3)이 상기 제1, 제2, 및 제3 공급 유닛들(300, 310, 320)에 각각 결합될 수 있다. 상기 제어기(500)는 상기 제1, 제2, 및 제3 공급 밸브들(V1, V2, V3)을 제어함으로써, 상기 프로세스 배스(200)로 공급되는 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)의 각각의 공급량 및 공급 시기를 제어할 수 있다. 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)의 각각은 상기 제1 내지 제3 공급 유닛들(300, 310, 320)의 각각으로부터 상기 프로세스 배스(200) 내로 별도로(separately) 공급될 수 있다. 상기 제어기(500)는 상기 검출기(400)에 결합될 수 있고, 상기 검출기(400)로부터 획득되는, 상기 식각액(330) 내 상기 특정 물질의 농도 데이터를 기초로 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)의 각각의 공급량 및 공급 시기를 제어할 수 있다. 상기 습식 식각 장치(1000)는 상기 프로세스 배스(200)에 결합된 배수 밸브(V4)를 포함할 수 있다. 상기 제어기(500)는 상기 배수 밸브(V4)를 제어하여 상기 프로세스 배스(200) 내 상기 식각액(330)의 액면의 높이를 일정하게 유지시킬 수 있다.
상기 프로세스 배스(200) 내부에서 상기 식각액(330)을 이용한 식각 공정이 수행될 수 있다. 상기 식각 공정은 배치 공정(batch processing)을 이용한 식각 공정일 수 있다. 일 예로, 복수의 웨이퍼들(100)이 상기 프로세스 배스(200) 내 상기 식각액(330)에 동시에 담가질 수 있다. 일부 실시예들에 따르면, 상기 웨이퍼들(100)의 각각은 상기 웨이퍼들(100)의 각각 상에 적층된 질화막 및 산화막을 포함할 수 있고, 상기 식각 공정은 상기 웨이퍼들(100)의 각각 상에서 상기 질화막을 선택적으로 식각하기 위해 채용될 수 있다. 이 경우, 상기 식각액(330)에 의한 상기 산화막의 식각 속도는 상기 식각액(330)에 의한 상기 질화막의 식각 속도보다 작을 수 있다. 즉, 상기 식각액(330)은 상기 산화막에 대하여 식각 선택성을 가질 수 있다.
일부 실시예들에 따르면, 상기 웨이퍼들(100)의 각각은 상기 웨이퍼들(100)의 각각 상에 적층된 실리콘 질화막 및 실리콘 산화막을 포함할 수 있고, 상기 식각액(330)은 상기 실리콘 산화막에 대하여 식각 선택성을 가질 수 있다. 일 예로, 상기 식각액(330)은 상기 제1 공급 유닛(300)으로부터 공급된 상기 주식각액(300a)를 포함할 수 있고, 상기 주식각액(300a)은 상기 실리콘 산화막에 대하여 식각 선택성을 가질 수 있다. 즉, 상기 주식각액(300a)에 의한 상기 실리콘 산화막의 식각 속도는 상기 주식각액(300a)에 의한 상기 실리콘 질화막의 식각 속도보다 작을 수 있다. 상기 주식각액(300a)은 일 예로, 인산일 수 있다. 다른 예로, 상기 주식각액(300a)은 인산을 포함하되, 상기 제1 첨가제(310a)와 동일한 물질 및/또는 상기 제2 첨가제(320a)와 동일한 물질을 더 포함할 수 있다. 상기 식각액(330)은 상기 제2 공급 유닛(310)으로부터 공급된 상기 제1 첨가제(310a)를 더 포함할 수 있다. 상기 제1 첨가제(310a)는 상기 식각액(330) 내 상기 특정 물질의 농도를 증가시킬 수 있다. 일 예로, 상기 제1 첨가제(310a)는 실리콘 화합물을 포함할 수 있고, 상기 식각액(330) 내 상기 특정 물질의 농도는 상기 식각액(330) 내 실리콘 농도일 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 증가할수록, 상기 실리콘 산화막에 대한 상기 식각액(330)의 식각 선택성이 높아질 수 있다. 상기 식각액(330)은 상기 제3 공급 유닛(320)으로부터 공급된 상기 제2 첨가제(320a)를 더 포함할 수 있다. 상기 제2 첨가제(320a)는 상기 식각액(330) 내 상기 특정 물질의 농도가 증가함에 따라 발생되는 결함을 감소시킬 수 있다. 일 예로, 상기 제2 첨가제(320a)는 실리콘 소스를 포함하지 않을 수 있고, 상기 식각액(330) 내 실리콘의 과포화를 억제하는 물질을 포함할 수 있다. 상기 제2 첨가제(320a)는 일 예로, 암모늄 화합물을 포함할 수 있다.
구체적으로, 상기 프로세스 배스(200) 내에서 상기 실리콘 질화막의 선택적 식각을 위한 식각 공정을 수행하기 위해, 상기 프로세스 배스(200) 내에 상기 주식각액(300a)이 공급될 수 있다. 더하여, 상기 식각 공정 동안 상기 실리콘 산화막의 손실을 억제하기 위해 상기 프로세스 배스(200) 내에 상기 제1 첨가제(310a)가 공급될 수 있다. 상기 검출기(400)는 상기 식각액(330) 내 상기 실리콘 농도를 검출할 수 있고, 상기 제어기(500)는 상기 식각액(330) 내 상기 실리콘 농도가 요구되는 값을 가지도록 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 공급량 및 공급 시기를 제어할 수 있다. 상기 식각 공정에 의해 상기 실리콘 질화막이 식각됨에 따라 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다. 상기 제어기(500)는 상기 식각액(330) 내 상기 실리콘 농도가 증가함에 따라 발생되는 결함을 억제하기 위해, 상기 제2 첨가제(320a)의 공급량 및 공급 시기를 제어할 수 있다.
이하에서, 도 1의 습식 식각 장치를 이용한 습식 식각 방법을 설명한다.
도 2는 본 발명의 실시예들에 따른 습식 식각 방법의 일 예를 설명하기 위한 그래프이다. 도 3 내지 도 7은 본 발명의 실시예들에 따른 습식 식각 방법을 설명하기 위한 개념도들이다.
먼저, 도 1을 참조하면, 상기 프로세스 배스(200) 내에 상기 식각액(330)이 수용될 수 있다. 상기 식각액(330)은 상기 제1 공급 유닛(300)으로부터 공급된 상기 주식각액(300a)을 포함할 수 있다. 상기 주식각액(300a)은 일 예로, 인산일 수 있다. 다른 예로, 상기 주식각액(300a)은 인산을 포함하되, 상기 제1 첨가제(310a)와 동일한 물질 및/또는 상기 제2 첨가제(320a)와 동일한 물질을 더 포함할 수 있다. 상기 식각액(330) 내 실리콘 농도가 상기 검출기(400)에 의해 측정될 수 있다.
도 1, 도 2 및 도 3을 참조하면, 상기 식각액(330) 내 상기 실리콘 농도는 요구되는 값(C1)을 가질 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 요구되는 값(C1)보다 작은 경우, 상기 프로세스 배스(200) 내에 상기 제1 첨가제(310a)가 별도로 공급될 수 있다. 상기 제1 첨가제(310a) 및 상기 주식각액(300a)은 별도로 공급될 수 있다. 상기 프로세스 배스(200) 내에 복수의 웨이퍼들(100)이 제공되어, 상기 복수의 웨이퍼들(100)이 상기 식각액(330)에 동시에 담가질 수 있다. 상기 웨이퍼들(100)의 각각은, 도 3에 도시된 바와 같이, 상기 웨이퍼들(100)의 각각 상의 실리콘 산화막(110) 및 실리콘 질화막(120)을 포함할 수 있다. 상기 프로세스 배스(200) 내에서 상기 실리콘 질화막(120)의 선택적 식각을 위한 식각 공정이 수행될 수 있다. 이 경우, 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가짐에 따라, 상기 식각액(330)은 상기 실리콘 산화막(110)에 대하여 요구되는 식각 선택성을 가질 수 있다. 이에 따라, 상기 식각 공정 동안, 상기 실리콘 산화막(110)의 손실이 억제될 수 있다.
도 1, 도 2, 및 도 4를 참조하면, 상기 실리콘 질화막(120)이 식각됨에 따라, 상기 식각 공정 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다. 구체적으로, 상기 식각액(330)은 상기 실리콘 질화막(120)의 식각에 의해 발생되는 실리콘(Si)를 포함할 수 있고, 이에 따라, 상기 식각 공정 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 한계점(Climit)에 도달하는 경우, 상기 실리콘 산화막(110)의 표면에 산화물이 성장되어 상기 실리콘 산화막(110)의 두께가 증가될 수 있다(이하, 이상 성장 현상). 상기 이상 성장 현상의 발생을 억제하기 위해, 일부 실시예들에 따르면, 상기 식각 공정이 수행되는 동안 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급될 수 있다. 상기 제2 첨가제(320a)는 일 예로, 상기 식각 공정이 수행되기 시작할 때부터 상기 프로세스 배스(200) 내에 지속적으로 공급될 수 있다. 다른 예로, 상기 제2 첨가제(320a)는 상기 식각액(330) 내 상기 실리콘 농도가 소정값(C2)에 도달하는 때에 상기 프로세스 배스(200) 내에 공급될 수 있다. 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)을 초과하더라도, 상기 이상 성장 현상의 발생이 억제될 수 있다. 이에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)보다 높은 경우에도 상기 식각 공정의 수행이 가능할 수 있다. 상기 제2 첨가제(320a)가 암모늄 화합물을 포함하는 경우, 상기 제2 첨가제(320a)는 상기 식각액(330) 내에서 해리되어 암모늄 이온을 발생시킬 수 있고, 상기 암모늄 이온은 상기 실리콘 산화막의 표면에 산화물이 성장되는 것을 억제할 수 있다.
상기 제2 첨가제(320a)는 상기 제1 첨가제(310a) 및 상기 주식각액(300a)와는 별도로 공급될 수 있다. 구체적으로, 일 예로, 상기 제2 첨가제(320a)는 상기 식각 공정이 수행되기 시작할 때부터 상기 프로세스 배스(200) 내에 별도로 공급될 수 있다. 다른 예로, 상기 식각 공정이 수행되는 동안 상기 식각액(330) 내 상기 실리콘 농도가 상기 소정값(C2)을 갖는 경우, 상기 식각액(330) 내 상기 실리콘 농도가 상기 소정값(C2)에 도달할 때의 특정 시간(Ts)에 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 별도로 공급될 수 있다. 상기 제2 첨가제(320a)는 상기 식각 공정이 수행되기 시작할 때부터 상기 식각 공정이 종료될 때(즉, Tend)까지, 또는 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지 상기 프로세스 배스(200) 내에 연속적으로 또는 불연속적으로 공급될 수 있다.
상기 프로세스 배스(200) 내로 공급되는 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 양에 따라, 상기 식각액(330) 내 상기 실리콘 농도는, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에서 실질적으로 일정하게 유지되거나(Cc), 실질적으로 증가하거나(Ci), 실질적으로 감소하도록(Cd) 제어될 수 있다. 이에 따라, 상기 실리콘 산화막(110)에 대한 상기 식각액(330)의 식각 선택성이 용이하게 제어될 수 있다.
도 2, 도 5 내지 도 7을 참조하면, 상기 식각 공정 동안, 상기 식각액(330) 내 상기 실리콘 농도가 원하는 농도 범위 내에서 다양하게 제어됨에 따라, 상기 실리콘 산화막(110)의 표면 프로파일이 다양하게 제어될 수 있다. 일 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 일정하게 유지되도록(Cc) 제어되는 경우,제어되는 경우, 도 5에 도시된 바와 같이, 상기 식각 공정 동안 상기 실리콘 산화막(110)의 손실이 최소화될 수 있다. 다른 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 감소하도록(Cd) 제어되는 경우, 상기 실리콘 산화막(110)에 대한 상기 식각액(330)의 식각 선택성이 감소할 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 상기 식각 공정 동안 상기 실리콘 산화막(110)의 하부는 상기 실리콘 산화막(110)의 상부보다 더 식각될 수 있다. 즉, 상기 실리콘 산화막(110)은 상기 웨이퍼(100)의 상면에 인접할수록 옆으로(laterally) 리세스되는 측벽 프로파일을 가질 수 있다. 또 다른 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 증가하도록(Ci) 제어되는 경우, 상기 실리콘 산화막(110)에 대한 상기 식각액(330)의 식각 선택성이 증가할 수 있다. 이에 따라, 도 7에 도시된 바와 같이, 상기 식각 공정 동안 상기 실리콘 산화막(110)의 하부는 상기 실리콘 산화막(110)의 상부보다 덜 식각될 수 있다. 즉, 상기 실리콘 산화막(110)은 상기 웨이퍼(100)의 상기 상면으로부터 멀어질수록 옆으로(laterally) 리세스되는 측벽 프로파일을 가질 수 있다.
도 8은 본 발명의 실시예들에 따른 습식 식각 방법의 다른 예를 설명하기 위한 그래프이다. 설명의 간소화를 위해, 도 2 내지 도 7을 참조하여 설명한, 본 발명의 실시예들에 따른 습식 식각 방법의 일 예와 중복되는 설명은 생략될 수 있다.
도 1, 도 3 및 도 8을 참조하면, 먼저, 상기 프로세스 배스(200) 내에 상기 식각액(330)이 수용될 수 있다. 상기 식각액(330)은 상기 제1 공급 유닛(300)으로부터 공급된 상기 주식각액(300a)을 포함할 수 있다. 상기 식각액(330) 내 상기 실리콘 농도는 요구되는 값(C1)을 가질 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)보다 작은 경우, 상기 프로세스 배스(200) 내에 상기 제1 첨가제(310a)가 별도로 공급될 수 있다. 상기 제1 첨가제(310a) 및 상기 주식각액(300a)은 별도로 공급될 수 있다. 상기 프로세스 배스(200) 내에 복수의 웨이퍼들(100)이 제공되어, 상기 복수의 웨이퍼들(100)이 상기 식각액(330)에 동시에 담가질 수 있다. 상기 웨이퍼들(100)의 각각은, 도 3에 도시된 바와 같이, 상기 웨이퍼들(100)의 각각 상의 실리콘 산화막(110) 및 실리콘 질화막(120)을 포함할 수 있다. 상기 프로세스 배스(200) 내에서 상기 실리콘 질화막(120)의 선택적 식각을 위한 식각 공정이 수행될 수 있다. 상기 복수의 웨이퍼들(100)에 대한 상기 식각 공정은 제1 배치 공정(first batch processing, 1Batch)으로 정의될 수 있다.
도 1, 도 4, 및 도 8을 참조하면, 상기 실리콘 질화막(120)이 식각됨에 따라, 상기 식각 공정 동안(즉, 상기 제1 배치 공정(1Batch) 동안) 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다.
도 1, 도 5, 및 도 8을 참조하면, 상기 제1 배치 공정(1Batch)에 의해 상기 실리콘 질화막(120)이 선택적으로 식각될 수 있다. 상기 제1 배치 공정(1Batch) 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있고, 이에 따라, 상기 제1 배치 공정(1Batch) 동안 상기 실리콘 산화막(110)의 손실이 최소화될 수 있다. 상기 제1 배치 공정(1Batch)이 종료된 후, 상기 복수의 웨이퍼들(100)은 상기 프로세스 배스(200)로부터 언로드될 수 있다. 이 후, 추가적인 복수의 웨이퍼들(100)이 상기 프로세스 배스(200) 내에 제공되어 상기 식각액(330)에 동시에 담가질 수 있다. 상기 프로세스 배스(200) 내에서 상기 실리콘 질화막(120)의 선택적 식각을 위한 식각 공정이 수행될 수 있고, 상기 추가적인 복수의 웨이퍼들(100)에 대한 상기 식각 공정은 제2 배치 공정(second batch processing, 2Batch)로 정의될 수 있다.
도 8의 라인 P를 참조하면, 상기 제1 배치 공정(1Batch) 후 상기 식각액(330) 내 상기 실리콘 농도는 한계점(Climit)에 인접한 값을 가질 수 있다. 상기 식각액(330)을 이용하여 상기 제2 배치 공정(2Batch)이 수행되는 경우, 상기 식각액(330) 내 상기 실리콘 농도가 증가하여 상기 한계점(Climit)에 도달할 수 있다. 이 경우, 상술한 이상 성장 현상이 발생될 수 있다. 이를 억제하기 위해, 일부 실시예들에 따르면, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급될 수 있다. 상기 제2 첨가제(320a)는 상기 제1 첨가제(310a) 및 상기 주식각액(300a)과는 별도로 공급될 수 있다. 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)을 초과하더라도, 상기 이상 성장 현상의 발생이 억제될 수 있다. 이에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)보다 높은 경우에도 상기 제2 배치 공정(2Batch)의 수행이 가능할 수 있다. 즉, 상기 식각액(330) 내 상기 실리콘 농도의 한계점이 증가할 수 있다(Climit -> Climit').
도 8의 라인 Q를 참조하면, 상기 식각액(330) 내 상기 실리콘 농도를 감소시키기 위해, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 주식각액(300a)이 상기 프로세스 배스(200) 내에 공급될 수 있다. 상기 주식각액(300a)은 상기 제1 첨가제(310a) 및 상기 제2 첨가제(320a)와는 별도로 공급될 수 있다.상기 프로세스 배스(200) 내에 상기 주식각액(300a)이 공급됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 감소할 수 있다. 일 예로, 상기 주식각액(300a)은 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가지도록 상기 프로세스 배스(200) 내에 공급될 수 있다. 이에 따라, 상기 제2 배치 공정(2Batch)이 수행되는 동안, 상기 식각액(330)은 상기 실리콘 산화막(110)에 대하여 요구되는 식각 선택성을 가질 수 있고, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit) 이하로 감소함에 따라 상기 이상 성장 현상의 발생이 억제될 수 있다. 일부 실시예들에 따르면, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 주식각액(300a) 및 상기 제2 첨가제(320a)가 상기 프로세스 배스(200) 내에 함께 공급될 수 있다. 상기 주식각액(300a)은 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가지도록 상기 프로세스 배스(200) 내에 공급될 수 있다, 이에 따라, 상기 제2 배치 공정(2Batch)이 수행되는 동안, 상기 식각액(330)은 상기 실리콘 산화막(110)에 대하여 요구되는 식각 선택성을 가질 수 있다. 더하여, 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급됨에 따라, 상기 이상 성장 현상의 발생을 억제하는 것이 용이할 수 있다.
상기 제1 배치 공정(1Batch) 동안, 상기 프로세스 배스(200) 내로 공급되는 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 공급량이 제어됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 증가하는 기울기(S)가 제어될 수 있다. 이 경우, 도 7을 참조하여 설명한, 상기 실리콘 산화막(110)에 대한 상기 식각액(330)의 식각 선택성이 제어될 수 있다. 이에 따라, 상기 실리콘 산화막(110)의 측벽 프로파일의 제어가 가능할 수 있다.
본 발명의 개념에 따르면, 상기 식각 공정이 수행되는 상기 프로세스 배스(200) 내에 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)가 별도로 공급될 수 있다. 상기 프로세스 배스(200)로 공급되는 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)의 각각의 공급량 및 공급 시기를 개별적으로 제어함에 따라, 상기 프로세스 배스(200) 내에 수용되는 상기 식각액(330)의 상기 실리콘 농도가 용이하게 제어됨과 동시에, 상기 식각 공정 동안 발생될 수 있는 상기 이상 성장 현상의 발생이 억제될 수 있다. 이에 따라, 상기 식각액(330)의 식각 선택성을 제어하는 것, 및 상기 식각 공정 동안 발생될 수 있는 상기 이상 성장 현상을 억제하는 것이 용이할 수 있다.
도 9a 내지 도 15a는 본 발명의 실시예들에 따른 습식 식각 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 9b 내지 도 15b는 각각 도 9a 내지 도 15a의 Ⅰ-Ⅰ'에 따른 단면도들이다. 도 16는 도 12b의 A부분을 확대한 도면이다. 도 17 내지 도 19는 도 13의 B부분을 확대한 도면들이다. 도 20 내지 도 22 도 14b의 C부분을 확대한 도면들이다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 하부 절연막(102)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 하부 절연막(102)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 상기 하부 절연막(102) 상에 희생막들(104) 및 절연막들(106)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다. 일부 실시예들에 따르면, 상기 희생막들(104)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(104) 중 최하층 및 최상층의 희생막들(104)은 이들 사이에 위치한 희생막들(104)에 비해 두껍게 형성될 수 있다. 상기 절연막들(106)은 동일한 두께를 가지거나, 상기 절연막들(106) 중 일부는 두께가 다를 수도 있다. 상기 하부 절연막(102)은 그 위에 형성되는 상기 희생막들(104) 및 상기 절연막들(106)보다 얇은 두께를 가질 수 있다. 상기 희생막들(104) 및 상기 절연막(106)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 희생막들(104) 및 상기 절연막들(106)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생막들(104)은 실리콘 질화막으로 형성될 수 있고, 상기 절연막들(106)은 실리콘 산화막으로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 관통 홀(H)이 형성될 수 있다. 상기 관통 홀(H)은 상기 박막 구조체(TS) 내에 복수 개로 형성될 수 있고, 복수 개의 상기 관통 홀들(H)은, 평면적 관점에서, 상기 박막 구조체(TS)의 상면 상에 2차원적으로 형성될 수 있다. 일부 실시예들에 따르면, 상기 관통 홀들(H)은 제1 방향(D1)을 따라 하나의 열을 이루도록 배열될 수 있다. 다른 실시예들에 따르면, 상기 관통 홀들(H)은 상기 제1 방향(D1)을 따라 지그재그로 배치될 수도 있다.
상기 관통 홀(H)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)이 형성될 영역을 정의하는 개구부를 갖는 제1 마스크 패턴을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 상기 희생막들(104) 및 상기 절연막들(106)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정에 의해 상기 기판(100)의 상면이 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 이에 따라, 상기 관통 홀(H)은 상기 기판(100)의 적어도 일부를 관통할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 관통 홀(H) 내에 반도체 패턴(122)이 형성될 수 있다. 일부 실시예들에 따르면, 상기 반도체 패턴(122)는 상기 기판(100)의 적어도 일부를 관통하는 필라 형태로 형성될 수 있다. 상기 반도체 패턴(122)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)을 채우는 반도체 막을 형성하고, 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 반도체 막을 평탄화하는 것을 포함할 수 있다. 상기 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 반도체 패턴(122)은 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 박막 구조체(TS)를 패터닝하여 서로 인접하는 반도체 패턴들(122) 사이에 상기 기판(100)을 노출하는 트렌치(T)가 형성될 수 있다. 상기 트렌치(T)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치(T)가 형성될 평면적 위치를 정의하는 제2 마스크 패턴을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 트렌치(T)은 상기 반도체 패턴(122)으로부터 이격되어, 상기 희생막들(104) 및 상기 절연막들(106)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서 상기 트렌치(T)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 일 단면의 관점에서 상기 트렌치(T)는 상기 기판(100)의 상면을 노출시키도록 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상부가 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 트렌치(T)가 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향(일 예로, 상기 제1 방향(D1))으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 반도체 패턴들(122)에 의해 관통될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 트렌치(T)에 의해 노출된 상기 희생막들(104)을 제거하여, 상기 절연막들(106) 사이에 리세스 영역들(R)이 형성될 수 있다. 상기 리세스 영역들(R)은, 상기 절연막들(106), 상기 반도체 패턴(122), 상기 하부 절연막(102), 및 상기 기판(100)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 상기 희생막들(104)을 등방적으로 식각하여 형성될 수 있다. 상기 희생막들(104)은 상기 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 상기 희생막들(104)이 실리콘 질화막이고, 상기 절연막들(106)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 이용하는 습식 식각 공정일 수 있다.
일부 실시예들에 따르면, 상기 리세스 영역들(R)을 형성하기 위한 상기 식각 공정은, 도 2 내지 도 7을 참조하여 설명한, 본 발명의 개념에 따른 습식 식각 방법의 일 예를 이용하여 수행될 수 있다.
구체적으로, 먼저, 도 1을 참조하면, 상기 프로세스 배스(200) 내에 식각액(330)이 수용될 수 있다. 상기 식각액(330)은 상기 제1 공급 유닛(300)으로부터 공급된 상기 주식각액(300a)을 포함할 수 있다. 상기 주식각액(300a)은 일 예로, 인산일 수 있다. 다른 예로, 상기 주식각액(300a)은 인산을 포함하되, 상기 제1 첨가제(310a)와 동일한 물질 및/또는 상기 제2 첨가제(320a)와 동일한 물질을 더 포함할 수 있다. 상기 식각액(330) 내 실리콘 농도가 상기 검출기(400)에 의해 측정될 수 있다.
도 1 및 도 2를 참조하면, 상기 식각액(330) 내 상기 실리콘 농도는 요구되는 값(C1)을 가질 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)보다 작은 경우, 상기 프로세스 배스(200) 내에 상기 제1 첨가제(310a)가 별도로 공급될 수 있다. 상기 제1 첨가제(310a)는, 일 예로, 실리콘 화합물을 포함할 수 있고, 상기 식각액(330) 내 상기 실리콘 농도를 증가시킬 수 있다. 상기 제1 첨가제(310a) 및 상기 주식각액(300a)은 별도로 공급될 수 있다. 상기 프로세스 배스(200) 내에, 도 12a 및 도 12b에 도시된 바와 같이, 상기 트렌치(T)가 형성된 상기 박막 구조체(TS)를 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100)은 상기 프로세스 배스(200) 내에 복수 개로 제공될 수 있고, 복수의 기판들(100)이 상기 식각액(330)에 동시에 담가질 수 있다. 상기 복수의 기판들(100)의 각각은 상기 트렌치(T)가 형성된 상기 박막 구조체(TS)를 포함할 수 있다. 상기 프로세스 배스(200) 내에서 상기 희생막들(104, 즉, 실리콘 질화막들)의 선택적 식각을 위한 식각 공정이 수행될 수 있다. 이 경우, 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가짐에 따라, 상기 식각액(330)은 상기 절연막들(106, 즉, 실리콘 산화막)에 대하여 요구되는 식각 선택성을 가질 수 있다. 이에 따라, 상기 식각 공정 동안, 상기 절연막들(106)의 손실이 억제될 수 있다.
도 1, 도 2, 및 도 16을 참조하면, 상기 희생막들(104)이 식각됨에 따라, 상기 식각 공정 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다. 구체적으로, 상기 식각액(330)은 상기 희생막들(104)의 식각에 의해 발생되는 실리콘(Si)를 포함할 수 있고, 이에 따라, 상기 식각 공정 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다. 상기 식각액(330) 내 상기 실리콘 농도가 한계점(Climit)에 도달하는 경우, 상기 절연막들(106)의 표면에 산화물이 성장되어 상기 절연막들(106)의 두께가 증가될 수 있다(이하, 이상 성장 현상). 상기 이상 성장 현상의 발생을 억제하기 위해, 상기 식각 공정이 수행되는 동안, 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급될 수 있다. 상기 제2 첨가제(320a)는 실리콘 소스를 포함하지 않을 수 있고, 상기 식각액(330) 내 실리콘의 과포화를 억제하는 물질을 포함할 수 있다. 상기 제2 첨가제(320a)는 일 예로, 암모늄 화합물을 포함할 수 있다. 상기 제2 첨가제(320a)는 상기 제1 첨가제(310a) 및 상기 주식각액(300a)와는 별도로 공급될 수 있다. 상기 제2 첨가제(320a)는 상기 식각 공정이 수행되는 동안 상기 프로세스 배스(200) 내에 연속적으로 또는 불연속적으로 공급될 수 있다. 상기 프로세스 배스(200) 내로 공급되는 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 양에 따라, 상기 식각 공정이 수행되는 동안 상기 식각액(330) 내 상기 실리콘 농도가 원하는 농도 범위 내에서 변경될 수 있다.
도 2, 도 17 내지 도 19를 참조하면, 상기 식각 공정 동안, 상기 식각액(330) 내 상기 실리콘 농도가 원하는 농도 범위 내에서 다양하게 제어됨에 따라, 상기 리세스 영역들(R)의 각각의 내면 프로파일이 다양하게 제어될 수 있다. 일 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 식각 공정 중 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 일정하게 유지되도록(Cc) 제어되는 경우, 도 17에 도시된 바와 같이, 상기 식각 공정 동안 상기 절연막들(106)의 손실이 최소화될 수 있다. 다른 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 감소하도록(Cd) 제어되는 경우, 상기 절연막들(106)에 대한 상기 식각액(330)의 식각 선택성이 감소할 수 있다. 이에 따라, 도 18에 도시된 바와 같이, 상기 식각 공정 동안 상기 절연막들(106)은 상기 반도체 패턴(122)에 인접할수록 더 식각될 수 있다. 또 다른 예로, 상기 식각액(330) 내 상기 실리콘 농도가, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 증가하도록(Ci) 제어되는 경우, 상기 절연막들(106)에 대한 상기 식각액(330)의 식각 선택성이 증가할 수 있다. 이에 따라, 도 19에 도시된 바와 같이, 상기 식각 공정 동안 상기 절연막들(106)은 상기 반도체 패턴(122)에 인접할수록 덜 식각될 수 있다. 이에 따라, 상기 절연막들(106)의 각각의 표면 프로파일(즉, 상기 리세스 영역들(R)의 각각의 상기 내면 프로파일)이 변경될 수 있다.
다른 실시예들에 따르면, 상기 리세스 영역들(R)을 형성하기 위한 상기 식각 공정은, 도 3 내지 도 5, 및 도 8을 참조하여 설명한, 본 발명의 개념에 따른 습식 식각 방법의 다른 예를 이용하여 수행될 수 있다. 설명의 간소화를 위해, 도 2 내지 도 7을 참조하여 설명한, 본 발명의 실시예들에 따른 습식 식각 방법의 일 예와 중복되는 설명은 생략될 수 있다.
본 실시예들에 따르면, 상기 프로세스 배스(200) 내에, 도 12a 및 도 12b에 도시된 바와 같이, 상기 트렌치(T)가 형성된 상기 박막 구조체(TS)를 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100)은 상기 프로세스 배스(200) 내에 복수 개로 제공되어, 복수의 기판들(100)이 상기 식각액(330)에 동시에 담가질 수 있다. 상기 프로세스 배스(200) 내에서 상기 희생막들(104, 즉, 실리콘 질화막들)의 선택적 식각을 위한 식각 공정이 수행될 수 있다. 상기 복수의 기판들(100)에 대한 상기 식각 공정은 제1 배치 공정(first batch processing, 1Batch)으로 정의될 수 있다.
도 1, 도 8, 및 도 16를 참조하면, 상기 희생막들(104)이 식각됨에 따라, 상기 식각 공정 동안(즉, 상기 제1 배치 공정(1Batch) 동안) 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있다.
도 1, 도 8, 및 도 17을 참조하면, 상기 제1 배치 공정(1Batch)에 의해 상기 희생막들(104)이 선택적으로 식각될 수 있다. 상기 제1 배치 공정(1Batch) 동안 상기 식각액(330) 내 상기 실리콘 농도가 증가할 수 있고, 이에 따라, 상기 제1 배치 공정(1Batch) 동안 상기 절연막들(106)의 손실이 최소화될 수 있다. 상기 제1 배치 공정(1Batch)이 종료된 후, 상기 복수의 기판들(100)은 상기 프로세스 배스(200)로부터 언로드될 수 있다. 이 후, 추가적인 복수의 기판들(100)이 상기 프로세스 배스(200) 내에 제공되어 상기 식각액(330)에 동시에 담가질 수 있다. 상기 추가적인 복수의 웨이퍼들(100)에 대한 상기 식각 공정은 제2 배치 공정(second batch processing, 2Batch)로 정의될 수 있다.
도 8의 라인 P를 참조하면, 상기 제1 배치 공정(1Batch) 후 상기 식각액(330) 내 상기 실리콘 농도는 한계점(Climit)에 인접한 값을 가질 수 있다. 상기 식각액(330)을 이용하여 상기 제2 배치 공정(2Batch)이 수행되는 경우, 상기 식각액(330) 내 상기 실리콘 농도가 증가하여 상기 한계점(Climit)에 도달할 수 있다. 이 경우, 상술한 이상 성장 현상이 발생될 수 있다. 이를 억제하기 위해, 본 실시예들에 따르면, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급될 수 있다. 상기 제2 첨가제(320a)가 공급됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)을 초과하더라도, 상기 이상 성장 현상의 발생이 억제될 수 있다. 이에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit)보다 높은 경우에도 상기 제2 배치 공정(2Batch)의 수행이 가능할 수 있다. 즉, 상기 식각액(330) 내 상기 실리콘 농도의 한계점이 증가할 수 있다(Climit -> Climit').
도 8의 라인 Q를 참조하면, 상기 식각액(330) 내 상기 실리콘 농도를 감소시키기 위해, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 주식각액(300a)이 상기 프로세스 배스(200) 내에 공급될 수 있다. 상기 주식각액(300a)은 상기 제1 첨가제(310a) 및 상기 제2 첨가제(320a)와는 별도로 공급될 수 있다. 상기 프로세스 배스(200) 내에 상기 주식각액(300a)이 공급됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 감소할 수 있다. 일 예로, 상기 주식각액(300a)은 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가지도록 상기 프로세스 배스(200) 내에 공급될 수 있다. 이에 따라, 상기 제2 배치 공정(2Batch)이 수행되는 동안, 상기 식각액(330)은 상기 실리콘 산화막(110)에 대하여 요구되는 식각 선택성을 가질 수 있고, 상기 식각액(330) 내 상기 실리콘 농도가 상기 한계점(Climit) 이하로 감소함에 따라 상기 이상 성장 현상의 발생이 억제될 수 있다. 일부 실시예들에 따르면, 상기 제1 배치 공정(1Batch) 후 상기 제2 배치 공정(2Batch)이 수행되기 전에(Ts'), 상기 주식각액(300a) 및 상기 제2 첨가제(320a)가 상기 프로세스 배스(200) 내에 함께 공급될 수 있다. 상기 주식각액(300a)은 상기 식각액(330) 내 상기 실리콘 농도가 상기 요구되는 값(C1)을 가지도록 상기 프로세스 배스(200) 내에 공급될 수 있다, 이에 따라, 상기 제2 배치 공정(2Batch)이 수행되는 동안, 상기 식각액(330)은 상기 실리콘 산화막(110)에 대하여 요구되는 식각 선택성을 가질 수 있다. 더하여, 상기 프로세스 배스(200) 내에 상기 제2 첨가제(320a)가 공급됨에 따라, 상기 이상 성장 현상의 발생을 억제하는 것이 용이할 수 있다.
상기 제1 배치 공정(1Batch) 동안, 상기 프로세스 배스(200) 내로 공급되는 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 공급량이 제어됨에 따라, 상기 식각액(330) 내 상기 실리콘 농도가 증가하는 기울기(S)가 제어될 수 있다. 이 경우, 도 19를 참조하여 설명한, 상기 절연막들(106)에 대한 상기 식각액(330)의 식각 선택성이 제어될 수 있다. 이에 따라, 상기 리세스 영역들(R)의 각각의 상기 내면 프로파일의 제어가 가능할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 리세스 영역들(R)이 형성된 후, 상기 리세스 영역들(R)의 내면들을 덮는 수평 절연체들(160), 및 상기 리세스 영역들(R)의 나머지 공간을 채우는 게이트 전극들(150)이 형성될 수 있다.
상기 수평 절연체들(160) 및 상기 게이트 전극들(150)을 형성하는 것은, 상기 리세스 영역들(R)을 차례로 덮는 수평 절연막 및 도전막을 형성하는 것, 및 상기 트렌치(T) 내에서 상기 수평 절연막 및 상기 도전막을 제거하여 상기 리세스 영역들(R) 내에 상기 수평 절연체들(160) 및 상기 게이트 전극들(150)을 국소적으로 형성하는 것을 포함할 수 있다. 상기 수평 절연막은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예들에 따르면, 상기 수평 절연막은 상기 반도체 패턴(122)에 인접하는 터널 절연막, 상기 게이트 전극들(150)에 인접하는 블로킹 절연막, 및 이들 사이의 전하저장막을 포함할 수 있다. 상기 블로킹 절연막은 일 예로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막은 실리콘 산화막일 수 있다. 상기 도전막은 상기 리세스 영역들(R)을 채우면서 상기 트렌치(T)의 내벽을 컨포말하게 덮도록 형성될 수 있다. 이 경우, 상기 게이트 전극들(150)을 형성하는 것은 상기 트렌치(T) 내에서 상기 도전막을 등방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 이와 달리, 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(T)를 채우도록 형성될 수 있으며, 이 경우 상기 게이트 전극들(150)을 형성하는 것은, 상기 트렌치(T) 내에서 상기 도전막을 이방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 상기 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다. 상기 게이트 전극들(150) 및 이들 사이에 개재된 상기 절연막들(106)은 적층 구조체(SS)로 정의될 수 있다.
도 13a 및 도 13b를 참조하여 설명한 바와 같이, 상기 리세스 영역들(R)은, 도 2 내지 도 7을 참조하여 설명한, 본 발명의 개념에 따른 습식 식각 방법의 일 예를 이용하여 형성될 수 있다. 이 경우, 상기 리세스 영역들(R)을 형성하기 위한 상기 식각 공정이 수행되는 동안, 상기 식각액(330) 내 상기 실리콘 농도가 원하는 농도 범위 내에서 변경되도록 제어될 수 있다. 일 예로, 도 2 및 도 17을 참조하여 설명한 바와 같이, 상기 식각액(330) 내 상기 실리콘 농도는 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 일정하게 유지되도록(Cc) 제어될 수 있다. 이 경우, 상기 게이트 전극들(150)의 각각은, 도 20에 도시된 바와 같이, 실질적으로 동일한 폭(W)을 가지도록 형성될 수 있다. 다른 예로, 도 2 및 도 18을 참조하여 설명한 바와 같이, 상기 식각액(330) 내 상기 실리콘 농도는, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 감소하도록(Cd) 제어될 수 있다. 이 경우, 상기 게이트 전극들(150)의 각각은, 도 21에 도시된 바와 같이, 상기 반도체 패턴(122)에 인접할수록 증가하는 폭(즉, W1<W2)을 가지도록 형성될 수 있다. 또 다른 예로, 도 2 및 도 19를 참조하여 설명한 바와 같이, 상기 식각액(330) 내 상기 실리콘 농도는, 상기 특정 시간(Ts) 후 상기 식각 공정이 종료될 때(즉, Tend)까지, 원하는 농도 범위 내에 실질적으로 증가하도록(Ci) 제어될 수 있다. 이 경우, 상기 게이트 전극들(150)의 각각은, 도 22에 도시된 바와 같이, 상기 반도체 패턴(122)에 인접할수록 감소하는 폭(즉, W1>W2)을 가지도록 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 리세스 영역들(R)을 형성하기 위한 상기 식각 공정이 수행되는 동안, 상기 식각액(330) 내 상기 실리콘 농도가 원하는 농도 범위 내에서 변경되도록 제어될 수 있고, 이에 따라, 상기 리세스 영역들(R)의 각각의 내면 프로파일이 변경될 수 있다. 그 결과, 상기 게이트 전극들(150)의 전극 특성이 변경될 수 있다.
상기 게이트 전극들(150)을 형성한 후, 상기 기판(100)에 공통 소스 영역(170)이 형성될 수 있다. 상기 공통 소스 영역(170)은 상기 트렌치(T)에 의해 노출된 상기 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소스 영역(170)은 상기 반도체 패턴(122)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 반도체 패턴(122)과 접하는 상기 기판(100)의 영역은 상기 반도체 패턴(122)과 동일한 도전형을 가질 수 있다. 플래시 메모리 장치를 위한 본 발명의 일부 실시예들에 따르면, 복수의 공통 소스 영역들(170)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 그러나, 다른 실시예들에 따르면, 상기 복수의 공통 소스 영역들(170)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다.
상기 공통 소스 영역(170) 상에 상기 트렌치(T)을 채우는 전극 분리 패턴(175)이 형성될 수 있다. 상기 전극 분리 패턴(175)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 반도체 패턴(122)에 접속하는 도전 패드(178)가 형성될 수 있다. 상기 도전 패드(178)는 상기 반도체 패턴(122)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채움으로써 형성될 수 있다. 더하여, 상기 도전 패드(178)는 상기 반도체 패턴(122)과 다른 도전형의 불순물 도핑하여 형성될 수 있다. 상기 적층 구조체(SS) 상에 상기 도전 패드(178)에 접속하는 콘택 플러그(185), 및 상기 콘택 플러그(185)에 연결되는 비트 라인(190)이 형성될 수 있다. 상기 비트 라인(190)은 상기 콘택 플러그(185)를 통해 상기 반도체 패턴(122)에 전기적으로 연결될 수 있다. 상기 비트 라인(190)은 상기 게이트 전극들(150), 또는 상기 트렌치(T)를 가로지르도록 형성될 수 있다. 상기 비트 라인(190)은 층간 절연막(180)에 의해 상기 적층 구조체(SS)로부터 이격되어 형성될 수 있다.
본 발명의 개념에 따르면, 상기 리세스 영역들(R)을 형성하기 위해 상기 희생막들(104)을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 식각 공정이 수행되는 상기 프로세스 배스(200) 내에 상기 주식각액(300a), 상기 제1 첨가제(310a), 및 상기 제2 첨가제(320a)가 별도로 공급될 수 있다. 상기 프로세스 배스(200)로 공급되는 상기 주식각액(300a) 및 상기 제1 첨가제(310a)의 각각의 공급량 및 공급 시기를 개별적으로 제어함에 따라, 상기 프로세스 배스(200) 내에 수용되는 상기 식각액(330)의 상기 실리콘 농도가 용이하게 제어될 수 있다. 상기 리세스 영역들(R)을 형성하기 위한 상기 식각 공정 동안 상기 식각액(330)의 상기 실리콘 농도가 변경되는 경우, 상기 리세스 영역들(R)의 각각의 내면 프로파일이 변경될 수 있다. 이에 따라, 상기 리세스 영역들(R) 내에 각각 형성되는 상기 게이트 전극들(150)의 전극 특성이 변경될 수 있다. 더하여, 상기 프로세스 배스(200)로 공급되는 상기 제2 첨가제(320a)의 공급량 및 공급 시기를 개별적으로 제어함에 따라, 상기 식각 공정 동안 발생될 수 있는 상기 이상 성장 현상의 억제가 용이할 수 있다. 따라서, 반도체 소자의 제조가 용이하고 결함의 발생을 최소화할 수 있는 반도체 소자의 제조방법이 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
1000: 습식 식각 장치 100: 웨이퍼, 기판
200: 프로세스 배스 300, 310, 320: 공급 유닛들
300a: 주식각액 310a: 제1 첨가제
320a: 제2 첨가제 330: 식각액
400: 검출기 500: 제어기
110: 실리콘 산화막 120: 실리콘 질화막
102: 하부 절연막 104: 희생막들
106: 절연막들 TS: 박막 구조체
H: 관통 홀 122: 반도체 패턴
T: 트렌치 R: 리세스 영역들
150: 게이트 전극들 160: 수평 절연체들
170: 공통 소스 영역 175: 전극 분리 패턴
SS: 적층 구조체 178: 도전 패드
180: 층간 절연막 185: 콘택 플러그
190: 비트 라인

Claims (10)

  1. 그 내부에서 식각 공정이 수행되는 프로세스 배스(process bath) 내에 웨이퍼를 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것;
    상기 프로세스 배스 내에 주식각액을 공급하여 상기 식각액 내 특정 물질의 농도를 제어하는 것;
    상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도를 증가시키는 것; 및
    상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함하되,
    상기 식각액은 상기 주식각액, 상기 제1 첨가제, 및 상기 제2 첨가제 중 적어도 하나를 포함하고,
    상기 제1 첨가제 및 상기 제2 첨가제는 상기 프로세스 배스 내에 별도로(separately) 공급되고,
    상기 제2 첨가제는 i) 상기 식각 공정의 개시시부터 상기 식각 공정의 종료시까지, 또는 ii) 상기 식각 공정이 수행되는 동안 상기 식각액 내 상기 특정 물질의 상기 농도가 소정값에 도달하는 특정 시간 후 상기 식각 공정의 종료시까지, 상기 프로세스 배스 내에 공급되는 습식 식각 방법.
  2. 청구항 1에 있어서,
    상기 주식각액은 상기 제1 첨가제 및 상기 제2 첨가제의 각각과 다른 물질을 포함하는 습식 식각 방법.
  3. 청구항 1에 있어서,
    상기 제1 첨가제는 실리콘 화합물을 포함하고,
    상기 식각액 내 상기 특정 물질의 상기 농도는 상기 식각액 내 실리콘 농도인 습식 식각 방법.
  4. 청구항 3에 있어서,
    상기 식각액 내 상기 특정 물질의 상기 농도를 증가시키는 것은, 상기 식각액 내 상기 실리콘 농도가 요구되는 값을 가지도록 상기 프로세스 배스 내에 상기 제1 첨가제를 공급하는 것을 포함하는 습식 식각 방법.
  5. 청구항 1에 있어서,
    상기 주식각액은 인산을 포함하고,
    상기 식각액 내 상기 특정 물질의 상기 농도는 상기 식각액 내 실리콘 농도인 습식 식각 방법.
  6. 청구항 1에 있어서,
    상기 식각 공정이 수행되는 동안 상기 식각액 내 상기 특정 물질의 상기 농도는, 상기 식각 공정이 수행되는 동안 상기 프로세스 배스 내로 공급되는 상기 주식각액 및 상기 제1 첨가제의 공급량에 따라 제어되는 습식 식각 방법.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제2 첨가제는 암모늄 화합물을 포함하는 습식 식각 방법.
  9. 기판 상에 박막 구조체를 형성하되, 상기 박막 구조체는 상기 기판 상에 교대로 그리고 반복적으로 적층된 산화막들 및 질화막들을 포함하는 것;
    상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 및
    상기 트렌치에 의해 노출되는 상기 질화막들을 제거하는 것을 포함하되,
    상기 질화막들을 제거하는 것은:
    그 내부에서 상기 질화막들을 제거하기 위한 식각 공정이 수행되는 프로세스 배스 내에 상기 기판을 제공하되, 상기 프로세스 배스는 그 내부에 식각액을 수용하는 것;
    상기 프로세스 배스 내에 제1 첨가제를 공급하여 상기 식각액 내 특정 물질의 농도를 증가시키는 것; 및
    상기 프로세스 배스 내에 제2 첨가제를 공급하여 상기 식각액 내 상기 특정 물질의 상기 농도가 증가함에 따라 발생되는 결함을 억제하는 것을 포함하고,
    상기 제1 첨가제 및 상기 제2 첨가제는 상기 프로세스 배스 내에 별도로(separately) 공급되고,
    상기 제2 첨가제는 i) 상기 식각 공정의 개시시부터 상기 식각 공정의 종료시까지, 또는 ii) 상기 식각 공정이 수행되는 동안 상기 식각액 내 상기 특정 물질의 상기 농도가 소정값에 도달하는 특정 시간 후 상기 식각 공정의 종료시까지, 상기 프로세스 배스 내에 공급되는 반도체 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 제1 첨가제 및 상기 제2 첨가제는 서로 다른 물질을 포함하는 반도체 소자의 제조방법.
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