JP2022520173A - 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法 - Google Patents

三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法 Download PDF

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Abstract

１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスおよびこれを形成するための方法の実施形態が開示される。一例において、３Ｄメモリデバイスは、基板と、基板の上方の高κ誘電体層ならびに高κ誘電体層の上方の複数の交互の導体および誘電体層を含むメモリスタックと、基板の上方で高κ誘電体層の開口に配置された半導体プラグと、を含む。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関し、特に３Ｄメモリデバイスにおける高κ誘電体層およびその製造に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくと、平面プロセスおよび製造技術は困難でコストがかかるようになる。結果として、平面メモリセルについてのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイおよびメモリアレイとの間で信号を制御するための周辺デバイスを含む。これには、同じビット密度について平面メモリセルより占めるウエハ面積が少ないという利点がある。３Ｄメモリアーキテクチャにおけるメモリストリングは、ストリングが基板の上方に垂直に配置されているという点において平面メモリセルにおけるそれとは異なる。
しかしながら、セルサイズが縮小し続けると、既存の３Ｄメモリ構造および製造方法のコスト、信頼性、および性能に関してさまざまな問題が発生する。したがって、これらの問題を解決するために新規な３Ｄメモリデバイスおよびその製造方法が必要とされている。
１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスおよびこれを形成するための方法の実施形態が本明細書に開示される。
一例において、３Ｄメモリデバイスが、基板と、基板の上方の第１の高κ誘電体層ならびに第１の高κ誘電体層の上方の第１の複数の交互の導体層および誘電体層を含むメモリデッキと、基板の上方で第１の高κ誘電体層の開口に配置された半導体プラグと、を含む。
他の一例において、３Ｄメモリデバイスを形成するための方法が開示される。基板の上方の第１の高κ誘電体層ならびに第１の高κ誘電体層の上方の第１の複数の交互の犠牲層および誘電体層を含む第１の誘電体デッキが、基板の上方に形成される。第１の誘電体デッキを通って垂直に延在する第１の誘電体デッキにおける第１の開口が形成される。第１の開口の底部で第１のメモリフィルムおよび第１の半導体チャネルに第１のホールが形成され、第１のホールは第１の高κ誘電体層を露出させる。第１のホールに露出した第１の高κ誘電体層の一部が除去される。第１のホールに第１の半導体プラグが形成される。第１の開口の上端にチャネルプラグが形成され、チャネルプラグは第１の半導体チャネルに接触している。犠牲層は導体層と置換される。
さらに他の一例において、３Ｄメモリデバイスが、基板と、第１の複数の交互の導体層および誘電体層ならびに第１のチャネル構造を有する基板の上方の第１のメモリデッキと、第１のメモリデッキの上方の高κ誘電体層と、第２の複数の交互の導体層および誘電体層ならびに第２のチャネル構造を有する高κ誘電体層の上方の第２のメモリデッキと、高κ誘電体層の開口に第１のメモリデッキと第２のメモリデッキとの間に少なくとも部分的に配置された半導体プラグと、を含む。
本明細書に組み込まれて明細書の一部を形成する添付の図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明し、当業者が本開示を作製および使用することを可能にするのにさらに役立つ。
既存の３Ｄメモリデバイスの断面図である。 図１Ａにおけるデッキ間プラグの周りの領域の拡大断面図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する例示的な３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートを示す図である。
添付の図面を参照して本開示の実施形態を説明する。
具体的な構成および配置を議論しているが、これは説明のみを目的として行われていることが理解されるべきである。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を用いることができるということを認識するであろう。本開示がさまざまな他の用途にも使用することができるということが当業者に明らかであろう。
明細書における「一実施形態」、「実施形態」、「一例の実施形態」、「いくつかの実施形態」、「他の実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含むとは限らないことを示すということが留意される。また、このような句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造または特性が一実施形態に関連して説明されるとき、明示的に説明されているか否かにかかわらず、他の実施形態に関連してこのような特徴、構造、または特性を達成することは、当業者の知識の範囲内であろう。
一般に、文脈における使用法から少なくとも部分的に用語を理解することができる。たとえば、本明細書で用いられるような「１つまたは複数」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、または特性を単数の意味において説明するために用いることができ、または特徴、構造または特性の組み合わせを複数の意味において説明するために用いることができる。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」のような用語も、少なくとも部分的に文脈に応じて、単数の使用法を伝える、または複数の使用法を伝えるように理解することができる。加えて、「に基づく」という用語は、必ずしも排他的な一組の要素を伝えるようには意図されないと理解することができ、代わりに、ここでも少なくとも部分的に文脈に応じて、必ずしも明示的に説明されていない追加の要素の存在を可能にし得る。
本開示における「上」、「より上」、および「上方」の意味は、「上」が何かの「直接上」を意味するだけでなく、中間の特徴またはその間の層とともに何かの「上」の意味も含むように、最も広い方法で解釈されるべきであり、「より上」または「上方」は、何かの「より上」または「上方」の意味を意味するだけでなく、これが中間の特徴またはその間の層なしで「より上」または「上方」（すなわち、何かの直接上）にあるという意味も含むことができるということが、容易に理解されるべきである。
さらに、「下」、「下方」、「下部」、「上方」、「上部」などのような、空間的に相対的な用語を、説明を容易にするために本明細書で用いて、図に示すような１つの要素または特徴の他の要素または特徴に対する関係を説明することができる。空間的に相対的な用語は、図に描く向きに加えて、使用または動作中のデバイスの異なる向きを包含するように意図されている。他の方法で装置を配向（９０度または他の向きに回転）することができ、本明細書で用いられる空間的に相対的な記述語は同様にこれに応じて解釈することができる。
本明細書で用いられるとき、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上に追加された材料は、パターニングすることも、パターニングしないでおくこともできる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウエハのような、非導電性材料から作製することができる。
本明細書で用いられるとき、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるまたは上にある構造の全体にかけて延在することができ、または下にあるまたは上にある構造の範囲より少ない範囲を有することができる。さらに、層は、均質または不均質の連続構造の、その連続構造の厚さより少ない厚さを有する領域であり得る。たとえば、層は、連続構造の頂面と底面との間、またはそこにある水平面の任意の対の間に配置することができる。層は、水平に、垂直に、および／または漸減表面に沿って延在することができる。基板は層であり得、その中に１つまたは複数の層を含むことができ、および／またはその上、その上方、および／またはその下方に１つまたは複数の層を有することができる。１つの層が複数の層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続線および／またはビア接点が形成される）および１つまたは複数の誘電体層を含むことができる。
本明細書で用いられるとき、「名目／名目上」という用語は、製品またはプロセスの設計段階中に設定される、部品またはプロセス動作についての特性またはパラメータの所望の、または目標の値を、その所望の値の上方および／または下方の値の範囲とともに指す。値の範囲は、製造プロセスまたは公差におけるわずかな変化のためであり得る。本明細書で用いられるとき、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。その特定の技術ノードに基づいて、「約」という用語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本明細書で用いられるとき、「３Ｄメモリデバイス」という用語は、横に配向された基板上に、メモリセルトランジスタの垂直に配向されたストリング（本明細書では、ＮＡＮＤメモリストリングのような「メモリストリング」と呼ぶ）を備えて、メモリストリングが基板に対して垂直方向に延在する半導体デバイスを指す。本明細書で用いられるとき、「垂直の／垂直に」という用語は、基板の横表面に名目上垂直であることを意味する。
９６以上のレベルを有するような、高度な技術を備えた３Ｄ ＮＡＮＤメモリデバイスを製造する際、二重デッキアーキテクチャが通常用いられ、これは、デッキ間プラグ構造によって電気的に接続することができる２つのスタックチャネル構造を含む。しかしながら、デッキ間プラグの既知の構造は、厚さおよび均一性の制御に関して重大な問題が生じる。
図１Ａは、二重デッキメモリスタック１０４（下部メモリデッキ１０４Ａおよび上部メモリデッキ１０４Ｂを含む）を通って垂直に延在する２つの隣接する３Ｄメモリストリングを有する既存の３Ｄメモリデバイス１００の断面図を示す。下部および上部メモリデッキ１０４Ａおよび１０４Ｂのそれぞれは、それぞれが基板１０２の上方に形成された導体層１０６および誘電体層１０８を含む複数の対を含む。半導体プラグ１１６が基板１０２に部分的に埋め込まれている。半導体プラグ１１６および基板１０２は同じ単結晶シリコン材料を用いるため、これは基板１０２から上向きに選択的エピタキシャル成長（ＳＥＧ）プロセスによって形成される。半導体プラグ１１６は、下部半導体チャネル１１２に電気的に接続している。シリコンベースのデッキ間プラグ１１０が、下部メモリデッキ１０４Ａと上部メモリデッキ１０４Ｂとの間の接合酸化物層１１３に設けられている。デッキ間プラグ１１０は、下部半導体チャネル１１２を上部半導体チャネル１１４と、両チャネルとの接触を通して電気的に接続する。
図１Ｂは、図１Ａにおけるデッキ間プラグの周りの領域１２０の拡大断面図を示す。図１Ｂから分かるように、デッキ間プラグ１１０の右部分１３０は、デッキ間プラグ１１０の反対側端部の左部分より狭い突起を有する。これは、エッチング前の意図された領域からのフォトレジスト層のずれ、または上部チャネルのエッチング中のデッキ間プラグへの損傷のような、既存の技術における非効果的なエッチング停止制御によって引き起こされ得る。下部半導体チャネル１１２と上部半導体チャネル１１４との間のデッキ間プラグ１１０を通過する電子は、この通常より狭い部分１３０において漏れやすい。半導体デバイスにおける漏れは、電荷キャリアが絶縁領域を通り抜け、これによって電力消費の増加または完全な回路障害さえ引き起こす量子現象を指す。他方、デッキ間プラグ１１０の左部分を通過する電子は、２つの半導体チャネル間を流れる電流の量を減少させるより長い経路を取り、したがって３Ｄメモリデバイス１００の性能を妨げる電流降下を引き起こす。
さらに、デッキ間プラグ１１０が設けられた接合酸化物層１１３にはエッチング停止能力がないので、デッキ間プラグ１１０を通したエッチングを回避するため、後続のメモリデバイス１００の製造中にデッキ間プラグ１１０の形成後のエッチングの制御が要求される。このエッチング制御プロセスは「ガウジング」としても知られている。
本開示によるさまざまな実施形態が、３Ｄメモリデバイスにおけるエッチング停止層として高κ誘電体層を用いる新規で有利な構造およびこれを製造するための方法を提供する。この構造および製造方法は、半導体プラグおよびデッキ間プラグでの電子の漏れを減少させ、基板とメモリストリングの下部デッキとの間およびメモリストリングの上部および下部デッキ間の電気的接続を改善し、チャネルのエッチング中のプラグへの損傷を低減し、プラグ形成に関するガウジングおよびＳＥＧプロセスを取り除くことによってコストを節約することができる。
図２は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００の断面図を示す。図２における３Ｄメモリデバイス２００は基板２０２を含むことができ、これは、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含むことができる。３Ｄメモリデバイス２００における構成要素の空間的関係をさらに説明するためにｘ軸およびｙ軸が図２に含まれることが留意される。３Ｄメモリデバイス２００の基板２０２は、ｘ方向（すなわち、横方向）に横に延在する２つの横表面（たとえば、頂面および底面）を含む。本明細書で用いられるとき、１つの構成要素（たとえば、層またはデバイス）が３Ｄメモリデバイス（たとえば、３Ｄメモリデバイス２００）の他の構成要素（たとえば、層またはデバイス）の「上」、「上方」、または「下方」にあるかどうかは、３Ｄメモリデバイスの基板（たとえば、基板２０２）が３Ｄメモリデバイスのｙ方向（すなわち、垂直方向）における最も低い平面に配置されているときのｙ方向における基板に対して決定される。空間的関係を説明するための同じ概念が本開示全体に適用される。
３Ｄメモリデバイス２００は、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスでは、周辺デバイス処理およびメモリアレイデバイス処理の畳み込みにより、製造に追加の制限がある。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の製造は、同じ基板上に形成された、または形成されるべき周辺デバイスに関連する熱履歴によって制約される。
あるいは、３Ｄメモリデバイス２００は、非モノリシック３Ｄメモリデバイスの一部とすることができ、構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）は、異なる基板上に別々に形成され、次いで、たとえば、対面方式で接合され得る。いくつかの実施形態において、メモリアレイデバイス基板（たとえば、基板２０２）は、接合された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（たとえば、ページバッファ、デコーダ、およびラッチのような、３Ｄメモリデバイス２００の動作を促進するために用いられる任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む、図示せず）は、ハイブリッド接合のために裏返され、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって下向きになる。いくつかの実施形態において、メモリアレイデバイス基板（たとえば、基板２０２）は、ハイブリッド接合のために裏返され、周辺デバイス（図示せず）に向かって下向きになり、接合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスの上方にくるようになることが理解される。メモリアレイデバイス基板（たとえば、基板２０２）は、薄型基板（これは接合された非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）相互接続は、薄型メモリアレイデバイス基板の裏側に形成することができる。
いくつかの実施形態において、図２に示すように、３Ｄメモリデバイス２００は、二重デッキメモリスタック２０４を通って基板２０２の上方に垂直に延在するＮＡＮＤメモリストリングのアレイの形態で提供されたメモリセルを有するＮＡＮＤフラッシュメモリデバイスである。図２に示すように、メモリストリングは、下部チャネル構造２１２および上部チャネル構造２１４を含むことができる。下部および上部チャネル構造２１２および２１４のそれぞれは、円筒形状（たとえば、柱形状）を有することができる。メモリスタック２０４は、下部メモリデッキ２０４Ａおよび上部メモリデッキ２０４Ｂを含む。下部チャネル構造２１２は、下部メモリデッキ２０４Ａに配置され、これを通って垂直に延在する一方、上部チャネル構造２１４は、上部メモリデッキ２０４Ｂに配置され、これを通って垂直に延在する。下部および上部チャネル構造２１２および２１４のそれぞれは、それぞれが導体層２０６および誘電体層２０８を含む複数の対（本明細書では「導体／誘電体層対」と呼ぶ）を通って延在することができる。メモリスタック２０４における導体／誘電体層対の数（たとえば、３２、６４、９６、または１２８）により、３Ｄメモリデバイス２００におけるメモリセルの数が決まる。メモリスタック２０４は、複数の交互の導体層２０６および誘電体層２０８を含むことができる。メモリスタック２０４における導体層２０６および誘電体層２０８は、垂直方向に交互にすることができる。導体層２０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはこれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。誘電体層２０８は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。下部および上部メモリデッキ２０４Ａおよび２０４Ｂのそれぞれにおける導体／誘電体層対の数は、同じでも異なってもよい。
図２に示すように、３Ｄメモリデバイス２００はまた、下部チャネル構造２１２の下端に半導体プラグ２１６、および上部チャネル構造２１４の上端にチャネルプラグ２１８を含むことができる。本明細書で用いられるとき、構成要素の「上端」は、基板２０２が３Ｄメモリデバイス２００の最も低い平面に配置されたとき、基板２０２からｙ方向に遠い方の端であり、構成要素の「下端」は、基板２０２にｙ方向に近い方の端である。
いくつかの実施形態において、下部チャネル構造２１２と上部チャネル構造２１４との間の接続として、下部チャネル構造２１２はその上部にデッキ間プラグ２１０を含む。下部チャネル構造２１２は、その側壁に沿って下部メモリフィルム２２６および下部半導体チャネル２２７をさらに含む。同様に、上部チャネル構造２１４は、その側壁に沿って上部メモリフィルム２２８および上部半導体チャネル２２９を含む。メモリフィルム２２６および２２８のそれぞれは、トンネリング層、貯蔵層（「電荷蓄積層」としても知られる）、およびブロッキング層（図示せず）を含むことができる。いくつかの実施形態によれば、半導体チャネル２２７およびメモリフィルム２２６は、柱の中心から外面に向かってこの順序で径方向に配置することができる。同じ配置が、上部半導体チャネル２２９および上部メモリフィルム２２８にも当てはまり得る。
いくつかの実施形態と一致して、下部チャネル構造２１２および上部チャネル構造２１４はそれぞれ、その対向面でデッキ間プラグ２１０と接触することができ、したがって、デッキ間プラグ２１０によって電気的に接続することができる。下部チャネル構造２１２および上部チャネル構造２１４は、それぞれ、半導体プラグ２１６およびチャネルプラグ２１８に電気的に接続することができる。
本開示によれば、メモリスタック２０４の下部メモリデッキ２０４Ａは、基板２０２の上方に形成された高κ誘電体層２３２をさらに含むことができる。高κは、高誘電率κを備えた材料を指す。半導体業界において、高κは通常、材料の誘電率κが、３．９である二酸化シリコンのそれより高いという意味を有する。本開示による実施形態において高κ誘電体層２３２として用いることができる高κ材料の例は、二酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）、酸窒化シリコン（ＳｉＯｘＮｙ）、またはこれらの任意の組み合わせを含むことができるが、これらに限定されない。従来の二酸化シリコンと比較して、高κ材料を用いて基板の上方により薄い層を提供しながら、優れたゲート容量および漏れ効果の減少を達成することができる。いくつかの実施形態において、本開示による高κ誘電体層の厚さは、約５ｎｍから約５０ｎｍの間（たとえば、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）とすることができる。これは、通常１００ｎｍと１５０ｎｍとの間の厚さを有するシリコン酸化物層を用いるより大幅に薄くなる。
本開示による高κ誘電体層２３２は、基板２０２の頂面全体を横に覆うことができる。あるいは、これは基板２０２の頂面の一部のみを横に覆うこともできる（たとえば、下部メモリデッキ２０４Ａが基板２０２の上方に延在する領域およびその周囲で）。
いくつかの実施形態において、本開示による高κ誘電体層２３２の材料は必ずしも層全体にわたって均質である必要はない。漏れを低減して電気的接続を改善するという同じ目的を達成しながら、材料はさまざまな領域で異なり得る。他の実施形態において、高κ誘電体層２３２を集合的に形成するため、１より多くの高κ誘電体層を基板２０２の上方に垂直に積み重ねることができる。１より多くの高κ誘電体層が積み重ねられるとき、このような組み合わされた高κ誘電体層２３２の厚さは、約３０ｎｍと約１００ｎｍとの間（たとえば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）とすることができる。
本開示による実施形態と一致して、高κ誘電体層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、熱酸化、電気めっき、無電解めっき、またはこれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成することができる。いくつかの実施形態において、好ましくは、膜がその表面をガス種（典型的にはプリカーサと呼ばれる）に交互に曝露することによって基板上に成長するＡＬＤを用いることができる。ＡＬＤプロセスには、基板の表面にわたって高い均一性および精度で高κ誘電体層を形成するという利点がある。
図２に示すように、複数の交互の導体層２０６および誘電体層２０８を、メモリスタック２０４の下部メモリデッキ２０４Ａにおいて高κ誘電体層２３２の上方に配置することができる。これらの導体／誘電体層対は、それぞれ導体層２０６および誘電体層２０８を作製する異なる材料を交互に堆積させることによって形成することができる。
いくつかの実施形態において、メモリスタック２０４の形成前にシリコン基板上に、シリコン酸化物のような誘電体材料を堆積させることによって、または熱酸化によって、基板２０２と高κ誘電体層２３２との間に絶縁層（図２には示さず）を任意選択で形成することができる。この任意選択の絶縁層は、トランジスタのゲートと基板２０２との間の漏れをさらに防止することができる。
図２に示すように、本開示による実施形態は、下部チャネル構造２１２の下端にある半導体プラグ２１６をさらに開示している。いくつかの実施形態において、半導体プラグ２１６は、高κ誘電体層２３２の開口に配置されているポリシリコンを含むことができるということが理解される。半導体プラグ２１６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、電気めっき、無電解めっき、またはこれらの任意の組み合わせを含むが、これらに限定されない、シリコン基板２０２の上の１つまたは複数の薄膜堆積プロセスによって形成することができる。したがって、結果の半導体プラグ２１６は、材料および場所の両方の点において従来の半導体プラグ１１６とは違う。より具体的には、半導体プラグ２１６は、ＳＥＧプロセスを用いずに形成され、そのため基板２０２および従来の半導体プラグ１１６に見られる単結晶シリコンとは対照的にポリシリコンを含む。さらに、半導体プラグ２１６は、ＳＥＧプロセスのために基板２０２に部分的に埋め込まれている従来の半導体プラグ２１６とは対照的に、基板２０２の上方に配置される。
半導体プラグ２１６は、下部チャネル構造２１２のソース選択ゲージによって制御されるチャネルとして機能することができる。開口をエッチングすることができる限り、フッ化水素（ＨＦ）酸または他の適切な液相エッチャントのような液相エッチャントを使用するウエットエッチング製造プロセスを用いて高κ誘電体層２３２をエッチングすることによって開口を作成することができる。エッチングされていない高κ誘電体層２３２の部分は、図２に示すように、３Ｄメモリデバイス２００に残ることができる。
いくつかの実施形態において、半導体プラグ２１６は、下部メモリフィルム２２６と接触して、半導体プラグ２１６を下部チャネル構造２１２と電気的に接続することができる。接触領域は、半導体プラグ２１６の上面全体でも、半導体プラグ２１６の上面の一部のみでもよい。
多重デッキ３Ｄメモリデバイスが用いられる実施形態において、１つまたは複数の高κ誘電体層を２つのデッキ間に設けることができる。図２を一例として用いると、３Ｄメモリデバイス２００は、下部メモリデッキ２０４Ａおよび上部メモリデッキ２０４Ｂを含む二重デッキ構造を有する。下部メモリデッキ２０４Ａが製造された後、原子層堆積（ＡＬＤ）のような、高κ誘電体層２３２の形成と同じ製造プロセスを用いて、高κ誘電体層２３４を下部メモリデッキ２０４Ａの上方に形成することができる。複数の交互の導体層２０６および誘電体層２０８を、メモリスタック２０４の上部メモリデッキ２０４Ｂにおいて高κ誘電体層２３４の上方に配置することができる。これらの導体／誘電体層対は、それぞれ導体層２０６および誘電体層２０８を作製する異なる材料を交互に堆積させることによって形成することができる。
いくつかの実施形態において、高κ誘電体層２３２における開口と同様に、たとえば、ウエットエッチングプロセスによって高κ誘電体層２３４に開口を作成することができ、下部メモリフィルム２２６と上部メモリフィルム２２８との間の接触を可能にするデッキ間プラグ２１０を形成することができるようになる。従来の接合酸化物層の代わりに高κ誘電体層２３２が用いられるため、後続の製造プロセスによるデッキ間プラグ２１０を通したエッチングのリスクが大幅に低減され、したがって、本開示によれば、「ガウジング」プロセスはもはや必要でなくなり得る。
高κ誘電体層２３４は、高κ誘電体層２３２と同じ材料を含むことができる。あるいは、高κ誘電体層２３４の一部または全部が、高κ誘電体層２３２とは異なる材料を含むことができる。これらの材料は、ＨｆＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＳｉＯｘＮｙ、またはこれらの任意の組み合わせの１つまたは複数とすることができる。
高κ誘電体層２３２と同様に、高κ誘電体層２３４は、約５ｎｍと約５０ｎｍとの間（たとえば、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲内）の厚さを有することができる。いくつかの実施形態において、高κ誘電体層２３４は、下部メモリデッキ２０４Ａの上面全体を横に覆うことができる。あるいは、これは下部メモリデッキ２０４Ａの上面の一部のみを横に覆うこともできる（たとえば、上部メモリデッキ２０４Ｂが下部メモリデッキ２０４Ａの上方に延在する領域およびその周囲で）。
いくつかの実施形態において、高κ誘電体層２３４の材料は必ずしも層全体にわたって均質である必要はない。漏れを低減して電気的接続を改善するという同じ目的を達成しながら、材料はさまざまな領域で異なり得る。他の実施形態において、高κ誘電体層２３４を集合的に形成するため、１より多くの高κ誘電体層を下部メモリデッキ２０４Ａの上方に垂直に積み重ねることができる。１より多くの高κ誘電体層が積み重ねられるとき、このような組み合わされた高κ誘電体層２３４の厚さは、約３０ｎｍと約１００ｎｍとの間（たとえば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲内）とすることができる。さらなる実施形態において、上部メモリデッキ２０４Ｂの形成前にシリコン基板上に、シリコン酸化物のような誘電体材料を堆積させることによって、または熱酸化によって、下部メモリデッキ２０４Ａと高κ誘電体層２３２との間に絶縁層（図２には示さず）を任意選択で形成することができる。この任意選択の絶縁層は、トランジスタのゲートとデッキ間プラグ２１０との間の漏れをさらに防止することができる。
本開示による実施形態は、３Ｄメモリデバイスに１つまたは複数の高κ誘電体層を提供し、これは、メモリデバイスの製造プロセス中にエッチング停止層として機能することができる。これにより、従来のシリコン酸化物層と比較して、膜厚を減少させ、全体的な均一性を向上させることができ、したがって半導体プラグおよびデッキ間プラグでの電子の漏れが減少し、基板とメモリストリングの下部デッキとの間およびメモリストリングの上部および下部デッキ間の電気的接続が改善されるという有益な結果が得られる。これにより、プラグ形成に関するガウジングおよびＳＥＧプロセスを取り除くことによって、チャネルのエッチング中のプラグへの損傷をさらに低減し、コストを節約することができる。
図３Ａ～図３Ｈは、本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す。図４は、本開示のいくつかの実施形態による、１つまたは複数の高κ誘電体層を有する３Ｄメモリデバイスを形成するための例示的な方法４００のフローチャートを示す。図３Ａ～図３Ｈおよび図４に描く３Ｄメモリデバイスの例は、図２に描く３Ｄメモリデバイス２００を含む。図３Ａ～図３Ｈおよび図４を一緒に説明する。方法４００に示す動作は網羅的ではなく、他の動作が、図示する動作のいずれかの前、後、または間にも実行され得るということが理解される。さらに、動作のいくつかは、同時に、または図４に示すものとは異なる順序で実行することができる。
図４を参照すると、方法４００は動作４０２で開始し、誘電体デッキが基板上に形成される。基板はシリコン基板とすることができる。誘電体デッキは、高κ誘電体層ならびに複数の交互の犠牲層および誘電体層を含むことができる。図３Ａを参照すると、高κ誘電体層３３２と、誘電体層３０６および誘電体層（「犠牲層」として知られる）３０８（まとめて本明細書では「誘電体層対」と呼ぶ）の複数の対と、を含む下部誘電体デッキ３０４Ａが、シリコン基板３０２上に形成される。いくつかの実施形態において、下部誘電体デッキ３０４Ａの形成前にシリコン基板３０２上に、シリコン酸化物のような誘電体材料を堆積させることによって、または熱酸化によって、下部誘電体デッキ３０４Ａとシリコン基板３０２との間に絶縁層３０３を任意選択で形成することができる。
本開示による実施形態と一致して、高κ誘電体層３３２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、電気めっき、無電解めっき、またはこれらの任意の組み合わせを含むが、これらに限定されない、シリコン基板３０２の上（または存在すれば絶縁層３０３の上）の１つまたは複数の薄膜堆積プロセスによって形成することができる。好ましくは、ＡＬＤを用いて、シリコン基板３０２の（または存在すれば絶縁層３０３の）表面を交互にガス種（通常プレカーサと呼ばれる）に曝露して、高κ誘電体材料の薄膜をシリコン基板３０２上（または存在すれば絶縁層３０３上）に成長させることができるようにする。本開示による実施形態において高κ誘電体層３３２として用いることができる高κ材料の例は、ＨｆＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＳｉＯｘＮｙ、またはこれらの任意の組み合わせを含むことができるが、これらに限定されない。高κ誘電体層３３２の厚さは、約５ｎｍから約５０ｎｍの間（たとえば、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義される範囲内）とすることができる。
本開示による高κ誘電体層３３２は、シリコン基板３０２の上面全体を横に覆うように形成することができる。あるいは、これはシリコン基板３０２の上面の一部のみを横に覆うように形成することもできる（たとえば、下部誘電体デッキ３０４Ａがシリコン基板３０２の上方に延在する領域およびその周囲で）。
いくつかの実施形態において、本開示による高κ誘電体層３３２の材料は必ずしも層全体にわたって均質である必要はない。漏れを低減して電気的接続を改善するという同じ目的を達成しながら、材料はさまざまな領域で異なり得る。他の実施形態において、高κ誘電体層３３２を集合的に形成するため、１より多くの高κ誘電体層をシリコン基板３０２の上方に垂直に積み重ねることができる。１より多くの高κ誘電体層が積み重ねられるとき、このような組み合わされた高κ誘電体層３３２の厚さは、約３０ｎｍと約１００ｎｍとの間（たとえば、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、これらの値のいずれかによって下端に接している任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲内）とすることができる。
本開示によれば、下部誘電体デッキ３０４Ａは、いくつかの実施形態によれば、交互の犠牲層３０８および誘電体層３０６を含む。誘電体層３０６および犠牲層３０８はあるいは、高κ誘電体層３３２上に堆積して下部誘電体デッキ３０４Ａを形成することができる。いくつかの実施形態において、各誘電体層３０６はシリコン酸化物の層を含み、各犠牲層３０８はシリコン窒化物の層を含む。下部誘電体デッキ３０４Ａは、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成することができる。
図４に示すように、方法４００は動作４０４に進み、誘電体デッキを通って高κ誘電体層まで垂直に延在する開口が形成される。図３Ｂに示すように、３Ｄメモリデバイスの製造中にエッチング停止層として機能することができる高κ誘電体層３３２に到達するまで、下部誘電体デッキ３０４Ａを通って垂直に延在する開口３５２が形成される。いくつかの実施形態において、複数の開口が下部誘電体デッキ３０４Ａを通して形成され、各開口が、後のプロセスにおいて個々のＮＡＮＤメモリストリングを成長させるための場所になるようになっている。図３Ｂに示すように、このような開口の２つが形成される。いくつかの実施形態において、開口３５２を形成するための製造プロセスは、深掘りイオン反応性エッチング（ＤＲＩＥ）のような、ウエットエッチングおよび／またはドライエッチングを含むことができる。
図４に示すように、方法４００は動作４０６に進み、メモリフィルムおよび半導体チャネルが形成される。図３Ｃに示すように、メモリフィルム３２６（ブロッキング層、貯蔵層、およびトンネリング層（図示せず）を含む）および半導体チャネル３２７が、開口３５２にその側壁に沿って形成される。いくつかの実施形態において、メモリフィルム３２６をまず開口３５２の側壁に沿ってそして高κ誘電体層３３２上に堆積させることができ、半導体チャネル３２７を次いでメモリフィルム３２６の上に堆積させることができる。ブロッキング層、貯蔵層、およびトンネリング層を続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組み合わせのような、１つまたは複数の薄膜堆積プロセスを用いてこの順序で堆積させて、メモリフィルム３２６を形成することができる。次いで、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組み合わせのような、１つまたは複数の薄膜堆積プロセスを用いてポリシリコンまたは任意の他の適切な材料をトンネリング層上に堆積させることによって、半導体チャネル３２７を形成することができる。図３Ｃに示すように、メモリフィルム３２６および半導体チャネル３２７は、開口３５２の底面（高κ誘電体層３３２の上）および側壁の両方を覆うことができる。いくつかの実施形態において、シリコン酸化物層、シリコン窒化物層、シリコン酸化物層、およびポリシリコン層（「ＯＮＯＰ」構造）を順次堆積させて、メモリフィルム３２６（ブロック層、貯蔵層、およびトンネリング層として）および半導体チャネル３２７を形成することができる。
図４に示すように、方法４００は動作４０８に進み、メモリフィルムおよび半導体チャネルが形成される。図３Ｄに示すように、開口３５２の底部でメモリフィルム３２６および半導体チャネル３２７にホール３５４が形成される。いくつかの実施形態において、ホール３５４は、「ＰＯＮＯ」パンチとして知られている製造プロセスを通して作成することができる。「ＰＯＮＯ」パンチを用いて、ポリシリコン、シリコン酸化物、シリコン窒化物、およびシリコン酸化物の順序で材料が積み重ねられた層の構造を通してエッチングすることができ、これは、半導体チャネル３２７からメモリフィルム３２６のブロッキング層、貯蔵層、およびトンネリング層までの材料と同じ順序である。「ＰＯＮＯ」パンチは高κ誘電体層３３２で停止し、これはエッチング停止層として機能することができる。いくつかの実施形態において、図３Ｄに示すように、メモリフィルム３２６および半導体チャネル３２７のＬ形状突起３５６および３５８が、エッチング後、開口３５２の左および右底部の一方または両方に残ることがある。突起３５６および３５８は、次のステップにおいてさらに除去することができる。
図４に示すように、方法４００は動作４１０に進み、ウエットエッチングを適用して、開口に露出した高κ誘電体層の一部を除去することができる。図３Ｅに示すように、ウエットエッチングプロセスを用いて、開口３５２に露出している高κ誘電体層３３２の一部を除去することができる。ウエットエッチングは、ＨＦ酸または他の適切な液相エッチャントのような液相エッチャントを使用する。ウエットエッチングプロセスの具体的な一例として、下部誘電体スタック３０４Ａおよびシリコン基板３０２を含むウエハをエッチャント浴に浸漬し、これにより次にエッチャントに曝露された高κ誘電体層３３２の部分を除去する。いくつかの実施形態において、ウエットエッチングはまた、突起３５６および３５８が前のステップから残っていればこれらを除去し、これによって、図３Ｅに示すように、ホール３５４を拡大することができる。他の実施形態において、ウエットエッチングは、高κ誘電体層３３２の除去された部分に当接する絶縁層３０３（存在すれば）の一部をさらに除去することができる。さらなる実施形態において、下部誘電体デッキ３０４Ａを通るウエットエッチングプロセスはシリコン基板３０２の頂面で停止することなくシリコン基板３０２の一部をエッチングし続けることができるため、ホール３５４は、シリコン基板３０２の頂部にさらに延在することができる。あるいは、別のエッチングプロセスを用いて、下部誘電体デッキ３０４Ａを通るエッチング後にシリコン基板３０２の一部をエッチングすることができる。
図４に示すように、方法４００は動作４１２に進み、ホールをポリシリコンで少なくとも部分的に充填することによって半導体プラグが形成される。図３Ｆに示すように、ＰＶＤ、ＣＶＤ、電気めっき、無電解めっき、またはこれらの任意の組み合わせのような、１つまたは複数の薄膜堆積プロセスを用いてホール３５４を充填するためにポリシリコンが用いられ、したがって半導体プラグ３１６を形成することができる。堆積プロセスを通して形成される半導体プラグ３１６は、ガウジングおよびＳＥＧプロセスによって形成されるプラグと比較して均一性およびゲートから基板への漏れに関してより良好な結果を達成することができる。半導体プラグ３１６は、半導体チャネル３２７と接触することができる。
図４に示すように、方法４００は動作４１４に進み、開口は充填層で充填され、開口の上端に中間チャネルプラグが形成される。図３Ｇに示すように、半導体プラグ３１６の形成後、開口３５２の残りの未充填空間を、シリコン酸化物のような誘電体材料を含む充填層で部分的または完全に充填することができる。開口３５２は円筒形状（たとえば、柱形状）を有することができる。いくつかの実施形態によれば、開口３５２、半導体チャネル３２７、およびメモリフィルム３２６は、柱の中心から外面に向かってこの順序で径方向に配置することができる。
本開示によるいくつかの実施形態において、下部誘電体デッキ３０４Ａの表面の上に接合酸化物層３１３を形成することができる。これは、開口３５２の充填層と同時に形成されても、あるいは充填層の形成に続いて別々に形成されてもよい。図３Ｇに示すように、接合酸化物層３１３が部分的に除去された場所に中間チャネルプラグ３１１を形成することができるように、開口３５２に当接する接合酸化物層３１３の一部を除去することができるということが理解される。除去は、たとえば、ウエットエッチングおよび／またはドライエッチングによって実行することができる。
いくつかの実施形態と一致して、中間チャネルプラグ３１１は、たとえば、接合酸化物層３１３の除去後に作成されたホールにポリシリコンを堆積させることによって形成することができる。中間チャネルプラグ３１１と半導体プラグ３１６との間を電子が流れるための経路を作成することができるように、中間チャネルプラグ３１１は半導体チャネル３２７と接触している。続いて、下部誘電体デッキ３０４Ａの頂面は、化学機械研磨（ＣＭＰ）、ウエットエッチング、および／またはドライエッチングによって平坦化することができ、中間チャネルプラグ３１１の頂面が下部誘電体デッキ３０４Ａの頂面と同一平面になるようにする。
図４に示すように、方法４００は動作４１６に進み、動作４０２から４１４が繰り返されて第２の誘電体デッキを製造し、これは、第１の誘電体デッキの中間チャネルプラグに結合してデッキ間プラグを形成する下部チャネルプラグを含む。図３Ｈに示すように、上で議論した動作４０２から４１４を繰り返すことによって上部誘電体デッキ３０４Ｂを形成することができる。簡潔にするため、下部誘電体デッキ３０４Ａと上部誘電体デッキ３０４Ｂとを形成することの間の違いのみをここで詳述する。
上部誘電体デッキ３０４Ｂには基板が必要とされないため、下部誘電体デッキ３０４Ａの上に間に基板なしで第２の高κ誘電体層３３４を形成することができる。第２の高κ誘電体層３３４の一部が除去された後、上部誘電体デッキ３０４Ｂの底部で半導体プラグを中間チャネルプラグ３１１の上に形成することができる。中間チャネルプラグ３１１および半導体プラグは両方ともその材料としてポリシリコンを含むため、図３Ｈに示すように、２つのプラグは結合されてデッキ間プラグ３１０を形成することができる。下部誘電体デッキ３０４Ａから第１のメモリデッキを形成するのと同様に、上部誘電体デッキ３０４Ｂにおける犠牲層３０８を導体層と置換することによって第２のメモリデッキを形成することができる。したがって、エッチング停止層として高κ誘電体層を用いる二重デッキメモリスタックを、上の動作で得ることができる。
図３Ｈにおいて、図２におけるものに対応する数字によって示されるさまざまな部品および構成要素で３Ｄメモリデバイス３００が示されている。たとえば、３Ｄメモリデバイス３００は、基板３０２、下部メモリデッキ３０４Ａおよび上部メモリデッキ３０４Ｂを有するメモリスタック３０４、第１の高κ誘電体層３３２、第２の高κ誘電体層３３４、複数の交互の導体層３０６および誘電体層３０８、半導体プラグ３１６、デッキ間プラグ３１０、チャネルプラグ３１８、下部チャネル構造３１２、上部チャネル構造３１４、下部メモリフィルム３２６、上部メモリフィルム３２８、下部半導体チャネル３２７、および上部半導体チャネル３２９の１つまたは複数を含むことができる。
図示していないが、図３Ａ～図３Ｈに示すような下部および上部誘電体デッキ３０４Ａおよび３０４Ｂの形成後、下部および上部誘電体デッキ３０４Ａおよび３０４Ｂにおける犠牲層３０８を導体層と置換することによってメモリデッキを形成することができるということが理解される。メモリデッキはしたがって複数の導体／誘電体層対を含むことができる。いくつかの実施形態において、メモリデッキを形成するため、スリット開口（たとえば、ゲートラインスリット）を下部および上部誘電体デッキ３０４Ａおよび３０４Ｂを通して形成することができ、スリット開口を通してエッチャントを塗布して複数の横方向のくぼみを形成することによって、下部および上部誘電体デッキ３０４Ａおよび３０４Ｂにおける犠牲層３０８をエッチングすることができ、導体層を横方向のくぼみに堆積させることができる。単一デッキメモリスタックが設けられているいくつかの他の実施形態において、メモリスタックに誘電体デッキを形成した後に犠牲層の導体層との同じ置換を単一デッキメモリスタックに適用することもできるということがさらに理解される。同様に、３つ以上の誘電体デッキを備えたメモリスタックでは、すべての誘電体デッキが形成された後に同じ置換プロセスを適用することができる。
本開示による実施形態は、１つまたは複数の高κ誘電体層を備えた３Ｄメモリデバイスを形成するための方法を提供し、これは、メモリデバイスの製造プロセス中にエッチング停止層として機能することができる。これにより、従来のシリコン酸化物層と比較して、膜厚を減少させ、全体的な均一性を向上させることができ、したがって半導体プラグとデッキ間プラグでの電子の漏れが減少し、基板とメモリストリングの下部デッキとの間およびメモリストリングの上部および下部デッキ間の電気的接続が改善されるという有益な結果が得られる。これにより、プラグ形成に関するガウジングおよびＳＥＧプロセスを取り除くことによって、チャネルのエッチング中のプラグへの損傷をさらに低減し、コストを節約することができる。
本開示の一態様によれば、３Ｄメモリデバイスが、基板と、基板の上方の第１の高κ誘電体層ならびに第１の高κ誘電体層の上方の第１の複数の交互の導体層および誘電体層を含むメモリデッキと、基板の上方で第１の高κ誘電体層の開口に配置された半導体プラグと、を含む。
いくつかの実施形態において、３Ｄメモリデバイスは、半導体プラグの上方でメモリスタックを通って垂直に延在する第１のチャネル構造をさらに含む。第１のチャネル構造は、第１の高κ誘電体層の上方の第１のチャネル構造の側壁に沿った第１のメモリフィルムを含む。第１のメモリフィルムは半導体プラグと接触している。
いくつかの実施形態において、３Ｄメモリデバイスは、第１のメモリストリングの上方でメモリスタックを通って垂直に延在する第２のチャネル構造と、第１のチャネル構造と第２のチャネル構造との間に配置された第２の高κ誘電体層と、第２の高κ誘電体層の開口に配置されたデッキ間プラグと、をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の高κ誘電体層の上方の第２のチャネル構造の側壁に沿った第２のメモリフィルムをさらに含み、上記第２のメモリフィルムはデッキ間プラグと接触している。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれは、二酸化シリコンより高い誘電率κを有する。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれは、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む。
いくつかの実施形態において、半導体プラグはポリシリコンを含む。
いくつかの実施形態において、第１および第２の高κ誘電体層の少なくとも１つはＡＬＤによって準備されている。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれの厚さは、約５ｎｍと約５０ｎｍとの間である。
いくつかの実施形態において、第１および第２の高κ誘電体層の少なくとも１つは、基板の上方に垂直に積み重ねられた２つ以上の層を含み、２つ以上の層のそれぞれは高κ誘電体層である。これらの実施形態における第１および第２の高κ誘電体層のそれぞれの厚さは、約３０ｎｍと約１００ｎｍとの間である。
いくつかの実施形態において、第１および第２の高κ誘電体層の少なくとも１つの開口は、ウエットエッチングによってエッチングされている。
いくつかの実施形態において、３Ｄメモリデバイスは、第１の高κ誘電体層と基板との間に絶縁層をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の高κ誘電体層と下部チャネル構造との間に絶縁層をさらに含む。
本開示の他の一態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。基板の上方の第１の高κ誘電体層ならびに第１の高κ誘電体層の上方の第１の複数の交互の犠牲層および誘電体層を含む第１の誘電体デッキが、基板の上方に形成される。第１の誘電体デッキを通って垂直に延在する第１の誘電体デッキにおける第１の開口が形成される。第１の開口の底部で第１のメモリフィルムおよび第１の半導体チャネルに第１のホールが形成され、第１のホールは第１の高κ誘電体層を露出させる。第１のホールに露出した第１の高κ誘電体層の一部が除去される。第１のホールに第１の半導体プラグが形成される。第１の開口の上端にチャネルプラグが形成され、チャネルプラグは第１の半導体チャネルに接触している。犠牲層は導体層と置換される。
いくつかの実施形態において、第１の誘電体デッキの上に第２の誘電体デッキが形成される。第２の誘電体デッキは、基板の上方の第２の高κ誘電体層と、第２の高κ誘電体層の上方の第２の複数の交互の犠牲層および誘電体層と、を含む。第２の誘電体デッキを通って垂直に延在する第２の誘電体デッキにおける第２の開口が形成される。第２の開口に第２の開口の側壁に沿って第２のメモリフィルムおよび第２の半導体チャネルが形成される。第２の開口の底部で第２のメモリフィルムおよび第２の半導体チャネルに第２のホールが形成される。第２のホールは第２の高κ誘電体層を露出させる。第２のホールに露出した第２の高κ誘電体層の一部が除去される。第２のホールに第２の半導体プラグが形成される。第２の半導体プラグはチャネルプラグと結合してデッキ間プラグを形成する。第２の開口は第２の充填層で充填される。第２の開口の上端に第３の半導体プラグが形成される。犠牲層は導体層と置換される。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれは、二酸化シリコンより高い誘電率κを有する。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれは、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む。
いくつかの実施形態において、第１の半導体プラグは基板の上方に形成される。
いくつかの実施形態において、第１の半導体プラグはポリシリコンを含む。
いくつかの実施形態において、第１および第２の誘電体デッキの一方または両方の頂面は平坦化される。
いくつかの実施形態において、第１および第２の高κ誘電体層の少なくとも１つはＡＬＤによって準備される。
いくつかの実施形態において、第１および第２の高κ誘電体層のそれぞれの厚さは、約５ｎｍと約５０ｎｍとの間である。
いくつかの実施形態において、第１および第２の高κ誘電体層の少なくとも１つは、基板の上方に垂直に積み重ねられた２つ以上の層を含み、２つ以上の層のそれぞれは高κ誘電体層である。これらの実施形態における第１および第２の高κ誘電体層のそれぞれの厚さは、約３０ｎｍと約１００ｎｍとの間である。
いくつかの実施形態において、第１および第２のホールの少なくとも１つはウエットエッチングによって形成される。
いくつかの実施形態において、第１の高κ誘電体層と基板との間に絶縁層が形成される。
いくつかの実施形態において、第２の高κ誘電体層と第１の誘電体デッキの頂面との間に絶縁層が形成される。
本開示の他の一態様によれば、３Ｄメモリデバイスが、基板と、第１の複数の交互の導体層および誘電体層ならびに第１のチャネル構造を有する基板の上方の第１のメモリデッキと、第１のメモリデッキの上方の高κ誘電体層と、第２の複数の交互の導体層および誘電体層ならびに第２のチャネル構造を有する高κ誘電体層の上方の第２のメモリデッキと、高κ誘電体層の開口に第１のメモリデッキと第２のメモリデッキとの間に少なくとも部分的に配置された半導体プラグと、を含む。
いくつかの実施形態において、３Ｄメモリデバイスは、第１のチャネル構造に第１のチャネル構造の側壁に沿って形成された第１のメモリフィルムと、第２のチャネル構造に第２のチャネル構造の側壁に沿って形成された第２のメモリフィルムと、をさらに含む。半導体プラグは、第１のメモリフィルムおよび第２のメモリフィルムの両方と電子的に接続されている。
いくつかの実施形態において、高κ誘電体層は、二酸化シリコンより高い誘電率κを有する。
いくつかの実施形態において、高κ誘電体層は、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む。
いくつかの実施形態において、半導体プラグはポリシリコンを含む。
いくつかの実施形態において、高κ誘電体層はＡＬＤによって準備されている。
いくつかの実施形態において、高κ誘電体層の厚さは、約５ｎｍと約５０ｎｍとの間である。
いくつかの実施形態において、高κ誘電体層は、基板の上方に垂直に積み重ねられた２つ以上の層を含み、２つ以上の層のそれぞれは高κ誘電体層である。これらの実施形態における高κ誘電体層の厚さは、約３０ｎｍと約１００ｎｍとの間である。
いくつかの実施形態において、高κ誘電体層の開口はウエットエッチングによってエッチングされている。
いくつかの実施形態において、３Ｄメモリデバイスは、高κ誘電体層と第１のメモリデッキとの間に絶縁層をさらに含む。
具体的な実施形態の前述の説明は、他者が当該技術の範囲内で知識を適用することによって、過度の実験なしに、本開示の一般的な概念から逸脱することなく、このような具体的な実施形態を容易に修正および／またはさまざまな用途に適合させることができるように、本開示の一般的な性質を明らかにしているだろう。したがって、このような適合および修正は、本明細書に提示される教示および指示に基づいて、開示された実施形態の同等物の意味および範囲内にあるように意図されている。本明細書の表現または用語は、説明を目的とするものであって限定ではなく、そのため本明細書の表現または用語は、教示および指示に照らして当業者によって解釈されるべきであることが理解されるべきである。
指定された機能およびそれらの関係の実装を例示する機能的構成要素の助けを借りて、本開示の実施形態を上で説明してきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書で任意に定義されてきた。指定された機能およびそれらの関係が適切に実行される限り、代替境界を定義することができる。
概要および要約の部分は、本発明者によって企図されるような本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の請求項を限定するように決して意図されていない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、次の請求項およびそれらの同等物に従ってのみ定義されるべきである。
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ 二重デッキメモリスタック
１０４Ａ 下部メモリデッキ
１０４Ｂ 上部メモリデッキ
１０６ 導体層
１０８ 誘電体層
１１０ デッキ間プラグ
１１２ 下部半導体チャネル
１１３ 接合酸化物層
１１４ 上部半導体チャネル
１１６ 半導体プラグ
１２０ デッキ間プラグの周りの領域
１３０ 右部分
２００ ３Ｄメモリデバイス
２０２ 基板
２０４ 二重デッキメモリスタック
２０４Ａ 下部メモリデッキ
２０４Ｂ 上部メモリデッキ
２０６ 導体層
２０８ 誘電体層
２１０ デッキ間プラグ
２１２ 下部チャネル構造
２１４ 上部チャネル構造
２１６ 半導体プラグ
２１８ チャネルプラグ
２２６ 下部メモリフィルム
２２７ 下部半導体チャネル
２２８ 上部メモリフィルム
２２９ 上部半導体チャネル
２３２ 高κ誘電体層
２３４ 高κ誘電体層
３００ ３Ｄメモリデバイス
３０２ シリコン基板
３０３ 絶縁層
３０４ メモリスタック
３０４Ａ 下部誘電体デッキ
３０４Ｂ 上部誘電体デッキ
３０６ 誘電体層
３０８ 犠牲層
３１０ デッキ間プラグ
３１１ 中間チャネルプラグ
３１２ 下部チャネル構造
３１３ 接合酸化物層
３１４ 上部チャネル構造
３１６ 半導体プラグ
３１８ チャネルプラグ
３２６ 下部メモリフィルム
３２７ 下部半導体チャネル
３２８ 上部メモリフィルム
３２９ 上部半導体チャネル
３３２ 高κ誘電体層
３３４ 第２の高κ誘電体層
３５２ 開口
３５４ ホール
３５６ Ｌ形状突起
３５８ Ｌ形状突起

Claims (39)

  1. 基板と、
    メモリスタックであって、
    前記基板の上方の第１の高κ誘電体層、ならびに
    前記第１の高κ誘電体層の上方の複数の交互の導体層および誘電体層
    を含むメモリスタックと、
    前記基板の上方で前記第１の高κ誘電体層の開口に配置された半導体プラグと、
    を含む、三次元（３Ｄ）メモリデバイス。
  2. 前記半導体プラグの上方で前記メモリスタックを通って垂直に延在する第１のチャネル構造をさらに含み、前記第１のチャネル構造は、
    前記第１の高κ誘電体層の上方の前記第１のチャネル構造の側壁に沿った第１のメモリフィルムを含み、前記第１のメモリフィルムは前記半導体プラグと接触している、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第１のチャネル構造の上方で前記メモリスタックを通って垂直に延在する第２のチャネル構造と、
    前記第１のチャネル構造と前記第２のチャネル構造との間に配置された第２の高κ誘電体層と、
    前記第２の高κ誘電体層の開口に配置されたデッキ間プラグと、
    をさらに含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第２の高κ誘電体層の上方の前記第２のチャネル構造の側壁に沿った第２のメモリフィルムをさらに含み、前記第２のメモリフィルムは前記デッキ間プラグと接触している、請求項３に記載の３Ｄメモリデバイス。
  5. 前記第１および第２の高κ誘電体層のそれぞれは、二酸化シリコンより高い誘電率κを有する、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  6. 前記第１および第２の高κ誘電体層のそれぞれは、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む、請求項５に記載の３Ｄメモリデバイス。
  7. 前記半導体プラグはポリシリコンを含む、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記第１および第２の高κ誘電体層の少なくとも１つは原子層堆積（ＡＬＤ）によって準備されている、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  9. 前記第１および第２の高κ誘電体層のそれぞれの厚さは、約５ｎｍと約５０ｎｍとの間である、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  10. 前記第１および第２の高κ誘電体層の少なくとも１つは、前記基板の上方に垂直に積み重ねられた２つ以上の層を含み、前記２つ以上の層のそれぞれは高κ誘電体層である、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  11. 前記第１および第２の高κ誘電体層のそれぞれの厚さは、約３０ｎｍと約１００ｎｍとの間である、請求項１０に記載の３Ｄメモリデバイス。
  12. 前記第１および第２の高κ誘電体層の少なくとも１つの前記開口は、ウエットエッチングによってエッチングされている、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  13. 前記第１の高κ誘電体層と前記基板との間に絶縁層をさらに含む、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  14. 前記第２の高κ誘電体層と下部チャネル構造との間に絶縁層をさらに含む、請求項３または４に記載の３Ｄメモリデバイス。
  15. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の誘電体デッキを基板上に形成するステップであって、前記第１の誘電体デッキは、
    前記基板の上方の第１の高κ誘電体層と、
    前記第１の高κ誘電体層の上方の第１の複数の交互の犠牲層および誘電体層と、
    を含む、ステップと、
    前記第１の誘電体デッキを通って垂直に延在する前記第１の誘電体デッキにおける第１の開口を形成するステップと、
    前記第１の開口に前記第１の開口の側壁に沿って第１のメモリフィルムおよび第１の半導体チャネルを形成するステップと、
    前記第１の開口の底部で前記第１のメモリフィルムおよび前記第１の半導体チャネルに第１のホールを形成するステップであって、前記第１のホールは前記第１の高κ誘電体層を露出させる、ステップと、
    前記第１のホールに露出した前記第１の高κ誘電体層の一部を除去するステップと、
    前記第１のホールに第１の半導体プラグを形成するステップと、
    前記第１の開口を第１の充填層で充填するステップと、
    前記第１の開口の上端にチャネルプラグを形成するステップであって、前記チャネルプラグは前記第１の半導体チャネルに接触している、ステップと、
    前記犠牲層を導体層と置換するステップと、
    を含む、方法。
  16. 前記第１の誘電体デッキの上に第２の誘電体デッキを形成するステップであって、前記第２の誘電体デッキは、
    前記基板の上方の第２の高κ誘電体層と、
    前記第２の高κ誘電体層の上方の第２の複数の交互の犠牲層および誘電体層と、
    を含む、ステップと、
    前記第２の誘電体デッキを通って垂直に延在する前記第２の誘電体デッキにおける第２の開口を形成するステップと、
    前記第２の開口に前記第２の開口の側壁に沿って第２のメモリフィルムおよび第２の半導体チャネルを形成するステップと、
    前記第２の開口の底部で前記第２のメモリフィルムおよび前記第２の半導体チャネルに第２のホールを形成するステップであって、前記第２のホールは前記第２の高κ誘電体層を露出させる、ステップと、
    前記第２のホールに露出した前記第２の高κ誘電体層の一部を除去するステップと、
    前記第２のホールに第２の半導体プラグを形成するステップであって、前記第２の半導体プラグは前記チャネルプラグと結合してデッキ間プラグを形成する、ステップと、
    前記第２の開口を第２の充填層で充填するステップと、
    前記第２の開口の上端に第３の半導体プラグを形成するステップと、
    犠牲層を導体層と置換するステップと、
    をさらに含む、請求項１５に記載の方法。
  17. 前記第１および第２の高κ誘電体層のそれぞれは、二酸化シリコンより高い誘電率κを有する、請求項１６に記載の方法。
  18. 前記第１および第２の高κ誘電体層のそれぞれは、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む、請求項１７に記載の方法。
  19. 前記第１の半導体プラグは前記基板の上方に形成される、請求項１５または１６に記載の方法。
  20. 前記第１の半導体プラグはポリシリコンを含む、請求項１５または１６に記載の方法。
  21. 前記第１および第２の誘電体デッキの一方または両方の頂面を平坦化するステップ
    をさらに含む、請求項１６に記載の方法。
  22. 前記第１および第２の高κ誘電体層の少なくとも１つは原子層堆積（ＡＬＤ）によって準備される、請求項１６に記載の方法。
  23. 前記第１および第２の高κ誘電体層のそれぞれの厚さは、約５ｎｍと約５０ｎｍとの間である、請求項１６に記載の方法。
  24. 前記第１および第２の高κ誘電体層の少なくとも１つは、前記基板の上方に垂直に積み重ねられた２つ以上の層を含み、前記２つ以上の層のそれぞれは高κ誘電体層である、請求項１６に記載の方法。
  25. 前記第１および第２の高κ誘電体層のそれぞれの厚さは、約３０ｎｍと約１００ｎｍとの間である、請求項２４に記載の方法。
  26. 前記第１および第２のホールの少なくとも１つはウエットエッチングによって形成される、請求項１６に記載の方法。
  27. 前記第１の高κ誘電体層と前記基板との間に絶縁層を形成するステップをさらに含む、請求項１５または１６に記載の方法。
  28. 前記第２の高κ誘電体層と前記第１の誘電体デッキの頂面との間に絶縁層を形成するステップをさらに含む、請求項１６に記載の方法。
  29. 基板と、
    第１の複数の交互の導体層および誘電体層ならびに第１のチャネル構造を含む、前記基板の上方の第１のメモリデッキと、
    前記第１のメモリデッキの上方の高κ誘電体層と、
    第２の複数の交互の導体層および誘電体層ならびに第２のチャネル構造を含む、前記高κ誘電体層の上方の第２のメモリデッキと、
    前記高κ誘電体層の開口に前記第１のメモリデッキと前記第２のメモリデッキとの間に少なくとも部分的に配置された半導体プラグと、
    を含む三次元（３Ｄ）メモリデバイス。
  30. 前記第１のチャネル構造に前記第１のチャネル構造の側壁に沿って形成された第１のメモリフィルムと、
    前記第２のチャネル構造に前記第２のチャネル構造の側壁に沿って形成された第２のメモリフィルムと、
    をさらに含み、
    前記半導体プラグは、前記第１のメモリフィルムおよび前記第２のメモリフィルムの両方と電子的に接続されている、
    請求項２９に記載の３Ｄメモリデバイス。
  31. 前記高κ誘電体層は、二酸化シリコンより高い誘電率κを有する、請求項２９または３０に記載の３Ｄメモリデバイス。
  32. 前記高κ誘電体層は、二酸化ハフニウム、五酸化タンタル、二酸化チタン、または酸窒化シリコンの１つまたは複数を含む、請求項３１に記載の３Ｄメモリデバイス。
  33. 前記半導体プラグはポリシリコンを含む、請求項２９または３０に記載の３Ｄメモリデバイス。
  34. 前記高κ誘電体層は原子層堆積（ＡＬＤ）によって準備されている、請求項２９または３０に記載の３Ｄメモリデバイス。
  35. 前記高κ誘電体層の厚さは、約５ｎｍと約５０ｎｍとの間である、請求項２９または３０に記載の３Ｄメモリデバイス。
  36. 前記高κ誘電体層は、前記基板の上方に垂直に積み重ねられた２つ以上の層を含み、前記２つ以上の層のそれぞれは高κ誘電体層である、請求項２９または３０に記載の３Ｄメモリデバイス。
  37. 前記高κ誘電体層の厚さは、約３０ｎｍと約１００ｎｍとの間である、請求項３６に記載の３Ｄメモリデバイス。
  38. 前記高κ誘電体層の前記開口はウエットエッチングによってエッチングされている、請求項２９または３０に記載の３Ｄメモリデバイス。
  39. 前記高κ誘電体層と前記第１のメモリデッキとの間に絶縁層をさらに含む、請求項２９または３０に記載の３Ｄメモリデバイス。
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