JP2022143037A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】断線による動作不良を抑制できる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第１積層体と、第２積層体と、中間絶縁層と、複数の柱状体とを備えている。中間絶縁層は、第１積層体と第２積層体との間に位置し、第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも積層方向の厚さが厚い。複数の柱状体は、第１積層体と第２積層体とに亘って設けられ、半導体ボディと、複数の導電層のうちの少なくとも一つと半導体ボディとの間に設けられた電荷蓄積膜と、半導体膜とを含む。複数の柱状体はそれぞれ、第１積層体内に形成された第１柱状部と、中間絶縁層内に形成された第２柱状部と、第２積層体内に形成された第３柱状部とを有する。第２柱状部における半導体膜の積層方向に交差する方向での幅さは、中間柱状部の上端で最短であり、中間柱状部の下端で最長である。【選択図】図５
Description
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
本発明が解決しようとする課題は、断線による動作不良を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、第１積層体と、第２積層体と、中間絶縁層と、複数の柱状体と、を備えている。第１積層体は、複数の導電層と複数の絶縁層とを有し、導電層と絶縁層とが交互に積層されている。第２積層体は、前記第１積層体の上方に位置し、複数の導電層と複数の絶縁層とを有し、導電層と絶縁層とが交互に積層されている。中間絶縁層は、前記第１積層体と前記第２積層体との間に位置し、前記第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも積層方向の厚さが厚い。複数の柱状体は、前記第１積層体と前記第２積層体とに亘って設けられ、コアと、前記複数の導電層のうちの少なくとも一つと前記コアとの間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記コアとの間に設けられた半導体ボディと、を含む。前記複数の柱状体はそれぞれ、前記第１積層体内に形成された第１柱状部と、前記中間絶縁層内に形成された中間柱状部と、前記第２積層体内に形成された第２柱状部と、を有する。前記中間柱状部における前記半導体ボディの前記積層方向に交差する方向での幅は、前記中間柱状部の上端で最短であり、前記中間柱状部の下端で最長である。
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。参照符号を構成する文字の後の数字は、同じ文字を含む参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられる。同じ文字を含む参照符号で示される要素を互いに区別する必要がない場合、それら要素は同じ文字のみを含む参照符号により参照される。
先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、及び－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、及び－Ｙ方向は、後述する基板２０（図４参照）の表面と略平行な方向である。＋Ｘ方向は、後述する１つのストリングユニットＳＵ０から別のストリングユニットＳＵ１に向かう方向である（図３参照）。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向及び－Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向と－Ｙ方向とは、互いに反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向及び－Ｚ方向は、Ｘ方向及びＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、後述する第１積層体３０Ａから第２積層体３０Ｂに向かう方向である（図４参照）。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」あるいは「積層方向」と称する。本明細書では「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。＋Ｘ方向は、「第２方向」の一例である。
本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「面する」、「重なる」、及び「隣り合う」とは、２つの部材が互いに接する場合に限定されず、２つの部材の間に別の部材が存在する場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、Ｘ方向、Ｙ方向、及びＺ方向の各寸法のうちの最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。また本明細書で「Ａ方向における幅」とは、柱状体４０の中心軸Ｃ又は中心軸Ｃ近傍をＺ方向に通る、Ｘ方向と略平行な断面におけるＡ方向の幅を意味する（図４参照）。「柱状体４０の中心軸Ｃ」とは、柱状体４０のＸ方向及びＹ方向の中心をＺ方向に通る仮想的な軸線を意味する。
（第１の実施形態）
まず、本実施形態の半導体記憶装置（半導体メモリ）の全体構成について説明する。
本実施形態の半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
まず、本実施形態の半導体記憶装置（半導体メモリ）の全体構成について説明する。
本実施形態の半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体メモリ１のシステム構成を示すブロック図である。
半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインにそれぞれ所望の電圧を印加することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。
以上で説明した半導体メモリ１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ（ＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれか）に接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数（例えば１８つ）のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１７）、第１選択トランジスタＳＴ１、及び第２選択トランジスタＳＴ２を含む。
複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１７）は、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ（ＷＬ０～ＷＬ１７のいずれか）に接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
第１選択トランジスタＳＴ１は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ１７）と、対応するビットラインＢＬとの間に接続されている。第１選択トランジスタＳＴ１のドレインは、ビットラインＢＬに接続されている。第１選択トランジスタＳＴ１のソースは、複数のメモリトランジスタＭＴに接続されている。第１選択トランジスタＳＴ１の制御ゲートは、対応する選択ゲートラインＳＧＤ（ＳＧＤ０～ＳＧＤ３のいずれか）に接続されている。第１選択トランジスタＳＴ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳＴ１は、所定の電圧が選択ゲートラインＳＧＤに印加された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
第２選択トランジスタＳＴ２は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ１７）と、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳＴ２のドレインは、複数のメモリトランジスタＭＴに接続されている。第２選択トランジスタＳＴ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳＴ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳＴ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳＴ２は、所定の電圧が選択ゲートラインＳＧＳに印加された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
次に、メモリセルアレイ１０の物理的な構成について説明する。
図３は、メモリセルアレイ１０の一部領域を示す平面図である。例えば、複数のストリングユニットＳＵは、Ｘ方向に配列され、それぞれＹ方向に延びている。複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。各ストリングユニットＳＵは、Ｚ方向に延びた複数の柱状体４０を含む。各柱状体４０は、後述するコンタクトプラグＢＬＣを介して１本のビットラインＢＬと接続されている。例えば、ビットラインＢＬは、Ｘ方向に延びている。
図３は、メモリセルアレイ１０の一部領域を示す平面図である。例えば、複数のストリングユニットＳＵは、Ｘ方向に配列され、それぞれＹ方向に延びている。複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。各ストリングユニットＳＵは、Ｚ方向に延びた複数の柱状体４０を含む。各柱状体４０は、後述するコンタクトプラグＢＬＣを介して１本のビットラインＢＬと接続されている。例えば、ビットラインＢＬは、Ｘ方向に延びている。
図４は、メモリセルアレイ１０の一部領域を示す断面図である。メモリセルアレイ１０は、例えば、基板２０、絶縁層２２、ソースラインＳＬ、積層体３０、柱状体４０、コンタクトプラグＢＬＣ、及びビットラインＢＬを含む。
基板２０は、Ｘ方向及びＹ方向に沿う表面を有する。基板２０は、例えば、シリコン基板である。基板２０の上には、絶縁層２２が設けられている。絶縁層２２の内部には、ＣＭＯＳ（Complementary MOS）等を含む駆動回路が設けられている。絶縁層２２の上には、導電体であるソースラインＳＬが設けられている。ソースラインＳＬは、Ｘ方向及びＹ方向と略平行な板状に形成されている。
積層体３０は、ソースラインＳＬの上に設けられている。積層体３０は、第１積層体３０Ａと、中間絶縁層３５と、第２積層体３０Ｂとを含む。
第１積層体３０Ａは、１つの導電層３１と、複数の導電層３２と、複数の絶縁層３３とを含む。第１積層体３０Ａでは、複数の導電層３１、３２及び複数の絶縁層３３がＺ方向に積層されている。導電層３１は、選択ゲートラインＳＧＳとして機能する。複数の導電層３２は、導電層３１よりも上方に位置し、ワードラインＷＬ０～ＷＬ８としてそれぞれ機能する。絶縁層３３は、導電層３１と導電層３２との間、及び複数の導電層３２の間にそれぞれ設けられている。導電層３１、３２及び絶縁層３３の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
第２積層体３０Ｂは、第１積層体３０Ａに対して上方に位置する。第２積層体３０Ｂは、複数の導電層３７と、１つの導電層３８と、複数の絶縁層３９とを含む。第２積層体３０Ｂでは、複数の導電層３７、３８及び複数の絶縁層３９がＺ方向に積層されている。複数の導電層３７は、ワードラインＷＬ９～ＷＬ１７としてそれぞれ機能する。導電層３８は、複数の導電層３７よりも上方に位置し、選択ゲートラインＳＧＤとして機能する。絶縁層３９は、複数の導電層３７の間、及び導電層３７と導電層３８との間にそれぞれ設けられている。導電層３７、３８及び絶縁層３９の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
中間絶縁層３５は、Ｚ方向で第１積層体３０Ａと第２積層体３０Ｂとの間に位置する。Ｚ方向における中間絶縁層３５の厚さ（例えば最大厚さ）ｔ３は、第１積層体３０Ａに含まれるいずれか１つの絶縁層３３のＺ方向の厚さｔ１よりも厚く、且つ、第２積層体３０Ｂに含まれるいずれか１つの絶縁層３９のＺ方向の厚さｔ２よりも厚い。「中間絶縁層３５の厚さｔ３」とは、第１積層体３０Ａに含まれる最上方の導電層３２に接する中間絶縁層３５の下面３５Ａと、第２積層体３０Ｂに含まれる最下方の導電層３７に接する中間絶縁層３５の上面３５Ｂとの間の距離である。
中間絶縁層３５の厚さｔ３は、３０ｎｍ以下であってもよい。
中間絶縁層３５の厚さｔ３は、３０ｎｍ以下であってもよい。
柱状体４０は、例えば１つのＮＡＮＤストリングスＮＳとして機能する。柱状体４０は、Ｚ方向に沿って積層体３０内に設けられ、少なくとも第２積層体３０Ｂ内から中間絶縁層３５を貫通して第１積層体３０Ａ内に至る。柱状体４０の下端は、ソースラインＳＬに接続されている。柱状体４０の上端は、コンタクトプラグＢＬＣを介してビットラインＢＬに接続されている。コンタクトプラグＢＬＣとは、導電材料で形成された柱状または逆円錐台形状等の接続部材を意味する。本実施形態では、柱状体４０は、第１柱状部４０Ａと、第２柱状部４０Ｂと、中間柱状部４０Ｃとを含む。
第１柱状部４０Ａは、第１積層体３０Ａ内に形成され、第１積層体３０Ａ内をＺ方向に延びている。第１柱状部４０Ａは、下端４０Ａ１と、上端４０Ａ２とを有する。下端４０Ａ１は、ソースラインＳＬと接している。上端４０Ａ２は、第２柱状部４０Ｂに接している。第１柱状部４０Ａは、例えば上端４０Ａ２から下端４０Ａ１に向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。
第２柱状部４０Ｂは、第２積層体３０Ｂ内に形成され、第２積層体３０Ｂ内をＺ方向に延びている。第２柱状部４０Ｂは、下端４０Ｂ１と、上端４０Ｂ２とを有する。下端４０Ｂ１は、中間柱状部４０Ｃに接している。上端４０Ｂ２は、コンタクトプラグＢＬＣに接している。第２柱状部４０Ｂは、例えば上端４０Ｂ２から下端４０Ｂ１に向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。
中間柱状部４０Ｃは、中間絶縁層３５内に形成され、中間絶縁層３５内をＺ方向に延びている。中間柱状部４０Ｃは、下端４０Ｃ１と、上端４０Ｃ２とを有する。下端４０Ｃ１は、第１柱状部４０Ａに接している。上端４０Ｃ２は、第２柱状部４０Ｂに接している。中間柱状部４０Ｃの上端４０Ｃ２と下端４０Ｃ１とは、例えばＸ方向及びＹ方向の幅が同じとされている。中間柱状部４０ＣのＺ方向（積層方向）の厚さは、中間絶縁層３５の厚さｔ３と同じとされている。
柱状体４０はそれぞれ、内側から順に、コア４１、半導体ボディ４２、メモリ膜４３を有する。柱状体４０は、積層体３０をＺ方向に貫通したホールであるメモリホール内に形成されている。メモリ膜４３は、メモリホールの内壁に設けられている。
コア４１は、Ｚ方向に延び、柱状である。コア４１は、例えば、シリコン酸化物を含む。コア４１は、半導体ボディ４２の内側にある。
半導体ボディ４２は、Ｚ方向に延びる。半導体ボディ４２は、コア４１の外側面を被覆する。半導体ボディ４２は、メモリ膜４３の内側面とコア４１の外側面との間にある。半導体ボディ４２は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ４２は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ膜４３は、Ｚ方向に延びる。メモリ膜４３は、半導体ボディ４２の外側面を被覆する。メモリ膜４３は、メモリホールの内面と半導体ボディ４２の外側面との間にある。メモリ膜４３は、ブロック絶縁膜４４、電荷蓄積膜４５、トンネル絶縁膜４６を含む。メモリ膜４３は、メモリホールの内壁からブロック絶縁膜４４、電荷蓄積膜４５、トンネル絶縁膜４６の順で半導体ボディ４２の近くにある。
ブロック絶縁膜４４は、第１積層体３０Ａ及び第２積層体３０Ｂの導電層３１、３２、３７、３８及び絶縁層３３、３９のそれぞれと、電荷蓄積膜４５との間に位置する。ブロック絶縁膜４４は、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。
電荷蓄積膜４５は、ブロック絶縁膜４４とトンネル絶縁膜４６との間に位置する。電荷蓄積膜４５は、例えばシリコン窒化物を含む。電荷蓄積膜４５と複数の導電層３１、３２、３７、３８のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜４５が複数の導電層３１、３２、３７、３８と交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれの導電層３１、３２、３７、３８と半導体ボディ４２との間にあり、周りを絶縁材料で囲まれている。
トンネル絶縁膜４６は、電荷蓄積膜４５と半導体ボディ４２との間に位置する。トンネル絶縁膜４６は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜４６は、半導体ボディ４２と電荷蓄積膜４５との間の電位障壁である。
このような構成の半導体メモリ１では、柱状体４０と、第１積層体３０Ａ及び第２積層体３０Ｂの導電層３１、３２、３７、３８との交差部分が、それぞれトランジスタとして機能する。例えば、柱状体４０と導電層３８との交差部分は、第１選択トランジスタＳＴ１として機能する。柱状体４０と導電層３１との交差部分は、第２選択トランジスタＳＴ２として機能する。柱状体４０と複数の導電層３２、３８との交差部分は、それぞれメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１７）として機能する。
図５は、メモリセルアレイ１０の中間柱状部４０Ｃに近い領域を拡大して示す断面図である。
本実施形態のメモリセルアレイ１０は、中間柱状部４０Ｃにおける半導体ボディ４２の積層方向に交差する方向での幅は、中間柱状部４０Ｃの上端４０Ｃ２（図５においてＤＢ）で最短であり、中間柱状部４０Ｃの下端４０Ｃ１（図５中においてＤＡ）で最長である。半導体ボディ４２の積層方向に交差する方向での幅は、メモリセルアレイ１０の断面において、コア４１を挟む半導体ボディ４２の距離である。半導体ボディ４２の積層方向に交差する方向での幅は、半導体ボディ４２の積層方向に交差する方向の断面形状が円の場合、その円の直径である。断面形状が楕円の場合、その楕円の長軸の長さである。断面形状が多角形の場合、その多角形の中で最も長さが長い対角線の長さである。
中間柱状部４０Ｃにおける半導体ボディ４２は、積層方向に交差する方向での幅が中間柱状部４０Ｃの上端４０Ｃ２から下端４０Ｃ１に近づくに従って大きくなるようになっていてもよい。この場合、半導体ボディ４２の積層方向に交差する方向での幅は連続的に大きくなっていてもよいし、段階的に大きくなるようになっていてもよい。
中間絶縁層３５の積層方向（Ｚ方向）における厚さｔ３（中間柱状部４０Ｃの積層方向の厚さ）は、中間柱状部４０Ｃにおけるメモリ膜４３の平均膜厚、すなわち半導体ボディ４２の外側面と中間柱状部４０Ｃの外側面との間の平均膜厚の２倍以下である。例えば、中間絶縁層３５の厚さｔ３が３０ｎｍ以下である場合、メモリ膜４３の平均膜厚は１５ｎｍ以下である。また、中間柱状部４０Ｃにおけるメモリ膜４３（特に、電荷蓄積膜４５）の積層方向に交差する方向での幅は、中間柱状部の上端４０Ｃ２と下端４０Ｃ１との間（すなわち、上端４０Ｃ２及び下端４０Ｃ１以外の部分）で最大であってもよい。
中間柱状部４０Ｃは、Ｘ方向及びＹ方向において、第１柱状部４０Ａ及び第２柱状部４０Ｂよりも拡張されていてもよい。例えば、中間柱状部４０Ｃの下端４０Ｃ１の外周長は、第１柱状部４０Ａの上端４０Ａ２の外周長より大きく、中間柱状部４０Ｃの上端４０Ｃ２の外周長は、第２柱状部４０Ｂの下端の外周長より大きくてもよい。また、第２柱状部４０Ｂの下端４０Ｂ１の外周長は、第１柱状部４０Ａの上端４０Ａ２の外周長より短くてもよい。
次に、メモリセルアレイ１０の製造方法の一例について説明する。
図６は、メモリセルアレイ１０の製造方法の一例を示す工程図である。図７から図１９は、メモリセルアレイ１０の各製造工程を示す断面図である。
図６は、メモリセルアレイ１０の製造方法の一例を示す工程図である。図７から図１９は、メモリセルアレイ１０の各製造工程を示す断面図である。
図７は、図６に示す第１積層工程の前工程に対応する断面図である。前工程では、基板２０上に、絶縁層２２及びソースラインＳＬが形成される。絶縁層２２には、ＣＭＯＳ等を含む駆動回路が形成される。また、ソースラインＳＬの上には、１つの絶縁層３３と、１つの導電層３１が積層される。
図８は、図６に示す第１積層工程（Ｓ１０）に対応する断面図である。第１積層工程では、導電層３１上に、絶縁層３３と犠牲層５０とを交互に積層する。これにより、第１積層前駆体６０Ａが作製される。犠牲層５０は、例えば窒化シリコン（ＳｉＮ）等の窒化膜である。
図９は、図６に示す第１ホール形成工程（Ｓ１１）に対応する断面図である。第１ホール形成工程では、第１積層工程（Ｓ１０）で積層された第１積層前駆体６０Ａに第１ホールＬＨが形成される。第１ホールＬＨは、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばＲＩＥ（Reactive ion etching）を用いることができる。
図１０は、図６に示す第１犠牲材形成工程（Ｓ１２）に対応する断面図である。第１犠牲材形成工程では、第１ホール形成工程（Ｓ１１）で形成されたホールＬＨの内部に第１犠牲材５１が形成される。第１犠牲材５１は、例えばアモルファスシリコン（ａＳｉ）である。
図１１は、図６に示す中間絶縁層積層工程（Ｓ１３）に対応する断面図である。中間絶縁層積層工程では、第１犠牲材形成工程（Ｓ１２）で形成された第１犠牲材５１及び第１積層前駆体６０Ａの最上方の犠牲層５０上に、中間絶縁層３５が積層される。
図１２は、図６に示す中間ホール形成工程（Ｓ１４）に対応する断面図である。中間ホール形成工程では、中間絶縁層積層工程（Ｓ１３）で積層された中間絶縁層３５に中間ホールＭＨが形成される。中間ホールＭＨは、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばＲＩＥを用いることができる。中間ホールＭＨは、Ｘ方向及びＹ方向において、第１ホールＬＨよりも拡張されていてもよい。
図１３は、図６に示す中間犠牲材形成工程（Ｓ１５）に対応する断面図である。中間犠牲材形成工程では、中間ホール形成工程（Ｓ１４）で形成された中間ホールＭＨの内部に中間犠牲材５２が形成される。中間犠牲材５２は、例えばアモルファスシリコン（ａＳｉ）である。
図１４は、図６に示す第２積層工程（Ｓ１６）に対応する断面図である。第２積層工程では、中間犠牲材形成工程（Ｓ１５）で形成された中間犠牲材５２及び中間絶縁層３５の上に、絶縁層３３と犠牲層５４とを交互に積層する。これにより、第２積層前駆体６０Ｂが作製される。犠牲層５４は、例えば窒化シリコン（ＳｉＮ）等の窒化膜である。
図１５は、図６に示す第２ホール形成工程（Ｓ１７）に対応する断面図である。第２ホール形成工程では、第２積層工程（Ｓ１６）で積層された第２積層前駆体６０Ｂに第２ホールＵＨが形成される。第２ホールＵＨは、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばＲＩＥを用いることができる。第２ホールＵＨは、中間絶縁層３５の中間犠牲材５２と接続するように形成される。第２ホールＵＨの下端部は、中間犠牲材５２よりも小さい形状とされている。
図１６は、図６に示す犠牲材除去工程（Ｓ１８）に対応する断面図である。犠牲材除去工程では、第１犠牲材５１及び中間犠牲材５２がウェットエッチングにより除去される。これにより、第１ホールＬＨ．中間ホールＭＨの内壁面が露出する。
図１７は、図６に示すメモリ膜成膜工程（Ｓ１９）に対応する断面図である。メモリ膜成膜工程では、犠牲材除去工程（Ｓ１８）で内壁面が露出した第１ホールＬＨと中間ホールＭＨ、及び第２ホールＵＨの内壁面にブロック絶縁膜４４、電荷蓄積膜４５、トンネル絶縁膜４６を、この順に積層してメモリ膜４３を形成させる。
図１８、１９は、図６に示す半導体ボディ形成工程（Ｓ２０）に対応する断面図である。半導体ボディ形成工程では、まず、図１８に示すように、メモリ膜成膜工程（Ｓ１９）で成膜したメモリ膜４３のトンネル絶縁膜４６の内側に半導体ボディ４２を形成させる。次いで、図１９に示しように、ウエットスリミングを行って膜厚を調整する。ウエットスリミングを行うことによって、半導体ボディ４２の表面の凹凸が小さくなり、半導体ボディ４２の積層方向に交差する方向での幅が上端で最短で、下端で最長となりやすくなる。
図２０は、図６に示すコア形成工程（Ｓ２１）に対応する断面図である。コア形成工程では、まず、図２０に示すように、半導体ボディ形成工程Ｓ２０で形成した半導体ボディ４２の内側にコア４１を形成させる。
こうして、第１ホールＬＨ、中間ホールＭＨ、及び第２ホールＵＨの内側に柱状体４０が形成される。
こうして、第１ホールＬＨ、中間ホールＭＨ、及び第２ホールＵＨの内側に柱状体４０が形成される。
次いで、スリット加工工程によりスリットＳＬＴが形成される。これにより、複数のストリングユニットＳＵが区分される。そして、スリットＳＬＴを介したウェットエッチングにより犠牲層５０、５４が除去される。次いで、犠牲層５０、５４が除去された空間に導電材料が充填され、導電層３２、３７、３８となる。以上の工程により、積層体３０と柱状体４０とが形成される。
本実施形態のメモリセルアレイ１０の製造方法においては、中間絶縁層３５の厚さを、中間ホールＭＨに形成される半導体ボディ４２の外側面と中間ホールＭＨの内壁面の間の平均膜厚の２倍以下とする。例えば、積層膜成膜工程（Ｓ１９）にて、中間ホールＭＨの内壁面に成膜するメモリ膜４３の厚さを、中間絶縁層３５の厚さの２倍以下としてもよい。また、中間ホールＭＨの内壁面に成膜するメモリ膜４３は、第１ホールＬＨ及び第２ホールＵＨよりも拡張された部分を、メモリ膜４３で充填できる厚さであることが好ましい。
上記の半導体メモリ１の製造方法では、第１積層前駆体６０Ａ及び第２積層前駆体６０Ｂにおいて、犠牲層５０、５４を用いたが、これに限定されるものでない。例えば、犠牲層５０、５４の代わりに導電層としてもよい。この場合は、犠牲層を除去して、導電材料を充填する工程が不要となる。
以上で説明した本実施形態の半導体メモリ１は、中間柱状部４０Ｃにおける半導体ボディ４２の積層方向に交差する方向での幅が、中間柱状部４０Ｃの上端４０Ｃ２で最短であり、中間柱状部４０Ｃの下端４０Ｃ１で最長である。これにより、半導体ボディ４２の破断の発生を抑えることができるので、半導体メモリ１の動作不良を抑制することが可能となる。半導体ボディ４２の破断の発生を抑えることができる理由は、必ずしも明確ではないが、次のように考えられる。
第１積層体３０Ａと第２積層体３０Ｂとの間に中間絶縁層３５を備える半導体メモリ１では、製造工程において、第１積層体３０Ａ及び第２積層体３０Ｂと比較して、中間絶縁層３５に形成するホールのサイズを大きくするのが一般的である。この場合、中間ホールＭＨの上端と下端には段差が形成される。この段差を有する状態で、中間ホールＭＨの内壁面にメモリ膜４３と半導体ボディ４２とを順に形成すると、その段差のエッジ部で、半導体ボディ４２の厚さが過度に薄くなり、半導体ボディ４２が破断することがある。段差のエッジ部で、半導体ボディ４２の厚さが薄くなることは、特に、半導体ボディ４２をスリミングする際に起こりやい傾向がある。本実施形態では、半導体ボディ４２の積層方向に交差する方向での幅が中間柱状部４０Ｃの上端４０Ｃ２で最短であり、中間柱状部４０Ｃの下端４０Ｃ１で最長であるように、半導体ボディ４２をスリミングするので、段差のエッジ部で、半導体ボディ４２の厚さが過度に薄くなりにくくなる。このため、半導体ボディ４２が破断しにくくなる。
本実施形態の半導体メモリ１において、半導体ボディ４２の積層方向に交差する方向での幅は、中間柱状部４０Ｃの上端４０Ｃ２から下端４０Ｃ１に近づくに従い、大きくなっていてもよい。この場合は、半導体ボディ４２の表面形状が滑らかになるので、半導体ボディ４２がより破断しにくくなる。
本実施形態の半導体メモリ１において、中間柱状部における前記電荷蓄積膜の積層方向に交差する方向での幅は、前記中間柱状部の上端及び下端以外の部分で最大となっていてもよい。
本実施形態の半導体メモリ１において、中間絶縁層３５の積層方向における厚さｔ３は、中間柱状部４０Ｃにおける前記半導体ボディの外側面と前記中間柱状部の外側面との間の平均膜厚（すなわち、メモリ膜４３の平均膜厚）の２倍以下であってもよい。この場合、中間絶縁層３５の積層方向における厚さｔ３が薄いため、絶縁体４３形成後、中間絶縁層３５内周長が上端４０Ｃ２から下端４０Ｃ１に近づくに従い、単調に増加する滑らかな形状となる。それにより半導体ボディ４２の厚さが過度に薄くなることがより起こりにくくなる。
本実施形態の半導体メモリ１において、中間絶縁層３５の積層方向における厚さｔ３は３０ｎｍ以下であってもよい。この場合、中間絶縁層３５の積層方向における厚さｔ３が３０ｎｍ以下と薄いため、絶縁体４３形成後、中間絶縁層３５内周長が上端４０Ｃ２から下端４０Ｃ１に近づくに従い、さらに単調に増加する滑らかな形状となる。それにより半導体ボディ４２の厚さが過度に薄くなることがさらに起こりにくくなる。
本実施形態の半導体メモリ１において、中間柱状部４０Ｃの下端４０Ｃ１の外周長は、第１柱状部４０Ａの上端４０Ａ２の外周長より大きく、中間柱状部４０Ｃの上端４０Ｃ２の外周長は、第２柱状部４０Ｂの下端４０Ｂ１の外周長より小さくてもよい。この場合、中間柱状部４０Ｃが、Ｘ方向及びＹ方向において、第１柱状部４０Ａ及び第２柱状部４０Ｂよりも大きいので、第１柱状部４０Ａ及び第２柱状部４０Ｂを、中間柱状部４０Ｃを介して接続させやすくなる。
本実施形態の半導体メモリ１において、第２柱状部４０Ｂの下端４０Ｂ１の外周長は、第１柱状部４０Ａの上端４０Ａ２の外周長より短くていてもよい。この場合、第２柱状部４０Ｂを中間柱状部４０Ｃより接続させやすくなるので、第１柱状部４０Ａ及び第２柱状部４０Ｂを、中間柱状部４０Ｃを介してより接続させやすくなる。
本実施形態の半導体メモリ１の製造方法は、中間絶縁層３５の厚さｔ３を、中間ホールＭＨに形成する半導体ボディ４２の外側面と中間ホールＭＨの内壁面の間の平均膜厚の２倍以下とする。これにより、中間絶縁層３５の積層方向における厚さｔ３が薄く、中間ホールＭＨの上端と下端の段差間の距離が短くなる。このため、得られる半導体メモリ１は、中間柱状部４０Ｃにおける半導体ボディ４２の積層方向に交差する方向での幅は、中間柱状部４０Ｃの上端４０Ｃ２で最短であり、中間柱状部４０Ｃの下端４０Ｃ１で最長となりやくなり、段差のエッジ部で、半導体ボディ４２の厚さが過度に薄くなることが起こりにくくなる。
本実施形態の半導体メモリ１においては、メモリセルアレイの中間絶縁層３５の厚さｔ３と中間柱状部４０Ｃの積層方向の厚さが同じとされている。ただし、中間絶縁層３５の厚さｔ３と中間柱状部４０Ｃの厚さの関係はこれに限定されるものではない。すなわち、中間絶縁層３５内に中間柱状部４０Ｃが形成される領域を有していれば、中間絶縁層３５の全体の厚さは、中間柱状部４０Ｃの厚さよりも厚くてもよい。この場合、中間柱状部４０Ｃの積層方向における厚さを、中間柱状部４０Ｃにおける半導体ボディ４２の外側面と中間柱状部４０Ｃの外側面との間の平均膜厚の２倍以下としてもよい。また、中間柱状部４０Ｃの積層方向における厚さを３０ｎｍ以下としてもよい。このような構成のメモリセルアレイの例を図２１に示す。
図２１は、第１変形例にかかるメモリセルアレイの中間柱状部近くの領域を示す断面図である。
図２１に示す第１変形例は、中間絶縁層３５の積層方向における厚さｔ３が、第１実施形態と異なる。第１変形例では、中間絶縁層３５の厚さｔ３が中間柱状部４０Ｃの厚さよりも厚くなっている。すなわち中間絶縁層３５には、中間柱状部４０Ｃと第１柱状部４０Ａとを接続する連結部と中間柱状部４０Ｃと第２柱状部４０Ｂとを接続する連結部とを有する。中間絶縁層３５の厚さｔ３は、例えば、中間柱状部４０Ｃの厚さに対して１．１倍以上３．０倍以下の範囲内にあってもよい。第１変形例の他の構成は、第１実施形態と同様であるので、同一の符号を付して、その説明を省略する。なお、第１変形例では、中間柱状部４０Ｃは中間絶縁層３５の中央に位置しているが、中間柱状部４０Ｃは、その下端が中間絶縁層３５の下端に水平となるように位置していてもよいし、その上端が中間絶縁層３５の上端に水平となるように位置していてもよい。
図２１に示す第１変形例は、中間絶縁層３５の積層方向における厚さｔ３が、第１実施形態と異なる。第１変形例では、中間絶縁層３５の厚さｔ３が中間柱状部４０Ｃの厚さよりも厚くなっている。すなわち中間絶縁層３５には、中間柱状部４０Ｃと第１柱状部４０Ａとを接続する連結部と中間柱状部４０Ｃと第２柱状部４０Ｂとを接続する連結部とを有する。中間絶縁層３５の厚さｔ３は、例えば、中間柱状部４０Ｃの厚さに対して１．１倍以上３．０倍以下の範囲内にあってもよい。第１変形例の他の構成は、第１実施形態と同様であるので、同一の符号を付して、その説明を省略する。なお、第１変形例では、中間柱状部４０Ｃは中間絶縁層３５の中央に位置しているが、中間柱状部４０Ｃは、その下端が中間絶縁層３５の下端に水平となるように位置していてもよいし、その上端が中間絶縁層３５の上端に水平となるように位置していてもよい。
第１変形例の中間絶縁層３５は、例えば、次のようにして形成することができる。
中間ホール形成工程（Ｓ１４）にて、中間絶縁層積層工程（Ｓ１３）で積層された中間絶縁層３５に、第１ホールＬＨと同じ径のホールを形成する。次いで、中間絶縁層３５の下端から上方の位置にＸ方向及びＹ方向において、第１ホールＬＨよりも拡張されたホールを形成する。こうして、中間絶縁層に、中間柱状部４０Ｃ形成用のホールと中間柱状部４０Ｃと第１柱状部４０Ａとを接続する連結部形成用のホールとを有する中間ホールＭＨを形成する。
中間ホール形成工程（Ｓ１４）にて、中間絶縁層積層工程（Ｓ１３）で積層された中間絶縁層３５に、第１ホールＬＨと同じ径のホールを形成する。次いで、中間絶縁層３５の下端から上方の位置にＸ方向及びＹ方向において、第１ホールＬＨよりも拡張されたホールを形成する。こうして、中間絶縁層に、中間柱状部４０Ｃ形成用のホールと中間柱状部４０Ｃと第１柱状部４０Ａとを接続する連結部形成用のホールとを有する中間ホールＭＨを形成する。
次に、中間犠牲材形成工程（Ｓ１５）にて、中間ホールＭＨの内部に中間犠牲材５２を形成する。
次に、第２積層工程（Ｓ１６）を行う前に、中間犠牲材５２を形成した中間絶縁層３５の上に、中間柱状部４０Ｃと第２柱状部４０Ｂとを接続する連結部を形成するための中間絶縁層３５を形成する。そして、その中間絶縁層３５の上に、第２積層工程（Ｓ１６）を行って第２積層前駆体６０Ｂを作製する。
次に、第２積層工程（Ｓ１６）を行う前に、中間犠牲材５２を形成した中間絶縁層３５の上に、中間柱状部４０Ｃと第２柱状部４０Ｂとを接続する連結部を形成するための中間絶縁層３５を形成する。そして、その中間絶縁層３５の上に、第２積層工程（Ｓ１６）を行って第２積層前駆体６０Ｂを作製する。
次に、第２ホール形成工程にて、第２積層前駆体６０Ｂに第２ホールＵＨを形成すると共に、中間絶縁層３５に、中間柱状部４０Ｃと第２柱状部４０Ｂとを接続する連結部を形成するためのホールを形成する。その後は、犠牲材除去工程（Ｓ１８）、メモリ膜成膜工程（Ｓ１９）、半導体ボディ形成工程（Ｓ２０）、コア形成工程（Ｓ２１）を順に行う。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０…基板、２２…絶縁層、３０…積層体、３０Ａ…第１積層体、３０Ｂ…第２積層体、３１、３２、３７…導電層、３３…絶縁層、３５…中間絶縁層、３５Ａ…下面、３５Ｂ…上面、３８…導電層、３９…絶縁層、４０…柱状体、４０Ａ…第１柱状部、４０Ａ１…下端、４０Ａ２…上端、４０Ｂ…第２柱状部、４０Ｂ１…下端、４０Ｂ２…上端、４０Ｃ…中間柱状部、４０Ｃ１…下端、４０Ｃ２…上端、４１…コア、４２…半導体ボディ、４３…メモリ膜、４４…ブロック絶縁膜、４５…電荷蓄積膜、４６…トンネル絶縁膜、５０、５４…犠牲層、５１…第１犠牲材、５２…中間犠牲材、６０Ａ…第１積層前駆体、６０Ｂ…第２積層前駆体
Claims (8)
- 複数の導電層と複数の絶縁層とを有し、導電層と絶縁層とが交互に積層された第１積層体と、
前記第１積層体の上方に位置し、複数の導電層と複数の絶縁層とを有し、導電層と絶縁層とが交互に積層された第２積層体と、
前記第１積層体と前記第２積層体との間に位置し、前記第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも積層方向の厚さが厚い中間絶縁層と、
前記第１積層体と前記第２積層体とに亘って設けられ、コアと、前記複数の導電層のうちの少なくとも一つと前記コアとの間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記コアとの間に設けられた半導体ボディと、を含む複数の柱状体と、を備え、
前記複数の柱状体はそれぞれ、前記第１積層体内に形成された第１柱状部と、前記中間絶縁層内に形成された中間柱状部と、前記第２積層体内に形成された第２柱状部と、を有し、
前記中間柱状部における前記半導体ボディの積層方向に交差する方向での幅は、前記中間柱状部の上端で最短であり、前記中間柱状部の下端で最長である、半導体記憶装置。 - 前記中間柱状部における前記半導体ボディの積層方向に交差する方向での幅は、前記中間柱状部の上端から下端に近づくに従い、大きくなる、請求項１に記載の半導体記憶装置。
- 前記中間柱状部における前記電荷蓄積膜の積層方向に交差する方向での幅は、前記中間柱状部の上端及び下端以外の部分で最大となる、請求項１または２に記載の半導体記憶装置。
- 前記中間柱状部の前記積層方向における厚さは、前記中間柱状部における前記半導体ボディの外側面と前記中間柱状部の外側面との間の平均膜厚の２倍以下である、請求項１～３のいずれか一項に記載の半導体記憶装置。
- 前記中間柱状部の前記積層方向における厚さは、３０ｎｍ以下である、請求項１～４のいずれか一項に記載の半導体記憶装置。
- 前記中間柱状部の下端の外周長は、前記第１柱状部の上端の外周長より大きく、
前記中間柱状部の上端の外周長は、前記第２柱状部の下端の外周長より大きい、請求項１～５のいずれか一項に記載の半導体記憶装置。 - 前記第２柱状部の下端の外周長は、前記第１柱状部の上端の外周長より短い、請求項１～６のいずれか一項に記載の半導体記憶装置。
- 犠牲層又は導電層と絶縁層とを交互に積層し、第１積層前駆体を作製する工程と、
前記第１積層前駆体の内部に第１ホールを形成する工程と、
前記第１積層前駆体の前記第１ホールに犠牲材を形成する工程と、
前記第１積層体前駆体上に、中間絶縁層を積層する工程と、
前記中間絶縁層に中間ホールを形成する工程と、
前記中間絶縁層の前記中間ホールに犠牲材を形成する工程と、
前記中間絶縁層上に、犠牲層又は導電層と絶縁層とを交互に積層し、第２積層前駆体を作製する工程と、
前記第２積層前駆体の内部に、第２ホールを形成する工程と、
前記第１ホールに形成した犠牲材及び前記中間ホールに形成した犠牲材を除去する工程と、
前記第１ホール、前記中間ホール及び前記第２ホールの内壁面に、電荷蓄積膜、半導体ボディ、コアを順に形成する工程と、を有し、
前記中間絶縁層の厚さを、前記中間ホールの内壁面に形成された前記半導体ボディの外側面と前記中間ホールの内壁面との間の平均膜厚の２倍以下とする、半導体記憶装置の製造方法。
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