CN115117083A - 半导体存储装置以及半导体存储装置的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000009825 accumulation Methods 0.000 claims abstract description 24
- 238000003475 lamination Methods 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 29
- 239000002243 precursor Substances 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 16
- 238000010030 laminating Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 133
- 239000011229 interlayer Substances 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
实施方式提供能够抑制由断线引起的动作不良的半导体存储装置及其制造方法。实施方式的半导体存储装置具备第一层叠体、第二层叠体、中间绝缘层和多个柱状体。中间绝缘层位于第一层叠体与第二层叠体之间，层叠方向的厚度比第一层叠体的多个绝缘层所包含的1个绝缘层厚。多个柱状体跨第一层叠体和第二层叠体而设置，包含：半导体基体；电荷蓄积膜，设置于多个导电层中的至少一个与半导体基体之间；及半导体膜。多个柱状体分别具有形成于第一层叠体内的第一柱状部、形成于中间绝缘层内的第二柱状部、及形成于第二层叠体内的第三柱状部。第二柱状部中的半导体膜的与层叠方向交叉的方向上的宽度在中间柱状部的上端最短、且在中间柱状部的下端最长。
Description
【关联申请】
本申请享受以日本专利申请2021-43362号(申请日：2021年3月17日)作为基础申请的优先权。本申请通过参考此基础申请包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置以及半导体存储装置的制造方法。
背景技术
已知有存储单元三维层叠而成的NAND型闪速存储器。
发明内容
本发明的实施方式提供能够抑制由断线引起的动作不良的半导体存储装置以及半导体存储装置的制造方法。
实施方式的半导体存储装置具备第一层叠体、第二层叠体、中间绝缘层及多个柱状体。第一层叠体具有多个导电层和多个绝缘层，导电层与绝缘层交替层叠。第二层叠体位于所述第一层叠体的上方，具有多个导电层和多个绝缘层，导电层与绝缘层交替层叠。中间绝缘层位于所述第一层叠体与所述第二层叠体之间，层叠方向的厚度比所述第一层叠体的多个绝缘层所包含的1个绝缘层厚。多个柱状体跨所述第一层叠体和所述第二层叠体而设置，包含：芯；电荷蓄积膜，设置于所述多个导电层中的至少一个与所述芯之间；和半导体基体，设置于所述电荷蓄积膜与所述芯之间。所述多个柱状体分别具有：第一柱状部，形成于所述第一层叠体内；中间柱状部，形成于所述中间绝缘层内；以及第二柱状部，形成于所述第二层叠体内。所述中间柱状部中的与所述半导体基体的所述层叠方向交叉的方向上的宽度，在所述中间柱状部的上端最短，在所述中间柱状部的下端最长。
附图说明
图1是表示第一实施方式的半导体存储装置的电路结构的框图。
图2是第一实施方式的半导体存储装置的存储单元阵列的电路图。
图3是第一实施方式的半导体存储装置的俯视图。
图4是第一实施方式的半导体存储装置的剖视图。
图5是表示第一实施方式的存储单元阵列的中间柱状部附近的区域的剖视图。
图6是表示第一实施方式的存储单元阵列的制造方法的工序图。
图7～图20是表示第一实施方式的存储单元阵列的制造工序的一例的剖视图。
图21是表示第一变形例的存储单元阵列的中间柱状部附近的区域的剖视图。
附图标记说明
1…半导体存储器、2…存储器控制器、10…存储单元阵列、11…行解码器、12…读出放大器、13…序列发生器、20…基板、22…绝缘层、30…层叠体、30A…第一层叠体、30B…第二层叠体、31、32、37…导电层、33…绝缘层、35…中间绝缘层、35A…下表面、35B…上表面、38…导电层、39…绝缘层、40…柱状体、40A…第一柱状部、40A1…下端、40A2…上端、40B…第二柱状部、40B1…下端、40B2…上端、40C…中间柱状部、40C1…下端、40C2…上端、41…芯、42…半导体基体、43…存储膜、44…阻挡绝缘膜、45…电荷蓄积膜、46…隧道绝缘膜、50、54…牺牲层、51…第一牺牲材料、52…中间牺牲材料、60A…第一层叠前驱体、60B…第二层叠前驱体
具体实施方式
以下，参照附图对实施方式的半导体存储装置及半导体存储装置的制造方法进行说明。附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。在以下的说明中，对具有相同或类似的功能的结构标注相同的附图标记。并且，这些结构的重复说明有时省略。构成参照附图标记的字符之后的数字通过包含相同字符的参照附图标记来参照，且用于区别具有相同结构的要素彼此。在不需要将包含相同字符的参照附图标记所示的要素相互区分的情况下，这些要素通过仅包含相同字符的参照附图标记来参照。
首先，定义+X方向、-X方向、+Y方向、-Y方向、+Z方向及-Z方向。+X方向、-X方向、+Y方向及-Y方向是与后述的基板20(参照图4)的表面大致平行的方向。+X方向是从后述的1个串单元SU0朝向其他串单元SU1的方向(参照图3)。-X方向是与+X方向相反的方向。在不区分+X方向及-X方向的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉(例如大致正交)的方向。+Y方向及-Y方向是彼此相反的方向。在不区分+Y方向及-Y方向的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉(例如大致正交)的方向。+Z方向是从后述的第一层叠体30A朝向第二层叠体30B的方向(参照图4)。-Z方向是与+Z方向相反的方向。在不区分+Z方向及-Z方向的情况下，简称为“Z方向”或“层叠方向”。在本说明书中，有时将“+Z方向”称为“上”，将“-Z方向”称为“下”。但是，这些表现为方便，并不规定重力方向。在本实施方式中，+Z方向是“第一方向”的一例。+X方向是“第二方向”的一例。
在本说明书中，“连接”不限定于物理连接的情况，也包含电连接的情况。在本说明书中，“面对”、“重叠”及“相邻”并不限定于2个部件相互接触的情况，也包含在2个部件之间存在其他部件的情况。在本说明书中，“沿A方向延伸”是指，例如，A方向的尺寸比X方向、Y方向及Z方向的各尺寸中的最小的尺寸大。“A方向”是任意的方向。另外，在本说明书中，“A方向上的宽度”是指在Z方向上在柱状体40的中心轴C或中心轴C附近通过的、与X方向大致平行的截面中的A方向的宽度(参照图4)。“柱状体40的中心轴C”是指在Z方向上通过柱状体40的X方向及Y方向的中心的虚拟的轴线。
(第一实施例)
首先，对本实施方式的半导体存储装置(半导体存储器)的整体结构进行说明。
本实施方式的半导体存储器1是非易失性的半导体存储装置，例如是NAND型闪速存储器。
图1是表示半导体存储器1的系统结构的框图。
半导体存储器1例如具备存储单元阵列10、行解码器11、读出放大器12及序列发生器13。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是非易失性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10中设置有多条位线及多条字线。各存储单元晶体管MT与1条位线和1条字线建立关联。关于存储单元阵列10的详细结构后述。
行解码器11基于从外部的存储器控制器2接收到的地址信息ADD，选择1个区块BLK。行解码器11通过对多条字线分别施加期望的电压，来控制数据对存储单元阵列10的写入动作及数据从存储单元阵列10的读出动作。
读出放大器12根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望的电压。读出放大器12基于位线的电压判定存储单元晶体管MT中存储的数据，并将判定出的读出数据DAT发送至存储器控制器2。
序列发生器13基于从存储器控制器2接收到的指令CMD，控制半导体存储器1整体的动作。
以上说明的半导体存储器1及存储器控制器2，可以通过它们的组合来构成1个半导体装置。半导体装置例如列举出SD(注册商标)卡那样的存储卡、SSD(Solid StateDrive：固态驱动器)等。
接着，对存储单元阵列10的电气结构进行说明。
图2是表示存储单元阵列10的等效电路的图，提取一个区块BLK进行表示。区块BLK包含多个(例如4个)串单元SU(SU0～SU3)。
各串单元SU是多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL(BL0～BLm(m为1以上的整数)中的任一个)。NAND串NS的另一端与源极线SL连接。各NAND串NS包含多个(例如18个)存储单元晶体管MT(MT0～MT17)、第一选择晶体管ST1及第二选择晶体管ST2。
多个存储单元晶体管MT(MT0～MT17)相互串联电连接。存储单元晶体管MT包含控制栅极及电荷蓄积膜，非易失性地存储数据。存储单元晶体管MT根据施加于控制栅极的电压，在电荷蓄积膜中蓄积电荷。存储单元晶体管MT的控制栅极与对应的字线WL(WL0～WL17中的任一个)连接。存储单元晶体管MT经由字线WL与行解码器11电连接。
第一选择晶体管ST1连接于多个存储晶体管MT(MT0～MT17)与对应的位线BL之间。第一选择晶体管ST1的漏极与位线BL连接。第一选择晶体管ST1的源极与多个存储晶体管MT连接。第一选择晶体管ST1的控制栅极连接于对应的选择栅极线SGD(SGD0～SGD3中的任一个)。第一选择晶体管ST1经由选择栅极线SGD与行解码器11电连接。第一选择晶体管ST1在规定的电压被施加于选择栅极线SGD的情况下，将NAND串NS与位线BL连接。
第二选择晶体管ST2连接于多个存储晶体管MT(MT0～MT17)与源极线SL之间。第二选择晶体管ST2的漏极与多个存储晶体管MT连接。第二选择晶体管ST2的源极与源极线SL连接。第二选择晶体管ST2的控制栅极与选择栅极线SGS连接。第二选择晶体管ST2经由选择栅极线SGS与行解码器11电连接。第二选择晶体管ST2在规定的电压被施加于选择栅极线SGS的情况下，将NAND串NS与源极线SL连接。
接着，对存储单元阵列10的物理结构进行说明。
图3是表示存储单元阵列10的一部分区域的俯视图。例如，多个串单元SU在X方向上排列，分别沿Y方向延伸。多个串单元SU由填充有绝缘材料的狭缝SLT相互分割。各串单元SU包含沿Z方向延伸的多个柱状体40。各柱状体40经由后述的接触插塞BLC与1条位线BL连接。例如，位线BL在X方向上延伸。
图4是表示存储单元阵列10的一部分区域的剖视图。存储单元阵列10例如包含基板20、绝缘层22、源极线SL、层叠体30、柱状体40、接触插塞BLC及位线BL。
基板20具有沿着X方向及Y方向的表面。基板20例如是硅基板。在基板20的上方设置有绝缘层22。在绝缘层22的内部设置有包含CMOS(Complementary MOS：互补金属氧化物半导体)等的驱动电路。在绝缘层22的上方设置有作为导电体的源极线SL。源极线SL形成为与X方向及Y方向大致平行的板状。
层叠体30设置于源极线SL的上方。层叠体30包含第一层叠体30A、中间绝缘层35及第二层叠体30B。
第一层叠体30A包含1个导电层31、多个导电层32及多个绝缘层33。在第一层叠体30A中，多个导电层31、32及多个绝缘层33在Z方向上层叠。导电层31作为选择栅极线SGS发挥功能。多个导电层32比导电层31靠上方的位置，分别作为字线WL0～WL8发挥功能。绝缘层33分别设置于导电层31与导电层32之间及多个导电层32之间。导电层31、32及绝缘层33分别形成为沿着X方向及Y方向的板状。
第二层叠体30B相对于第一层叠体30A位于上方。第二层叠体30B包含多个导电层37、1个导电层38和多个绝缘层39。在第二层叠体30B中，多个导电层37、38及多个绝缘层39在Z方向上层叠。多个导电层37分别作为字线WL9～WL17发挥功能。导电层38位于比多个导电层37靠上方的位置，作为选择栅极线SGD发挥功能。绝缘层39分别设置于多个导电层37之间、及导电层37与导电层38之间。导电层37、38及绝缘层39分别形成为沿着X方向及Y方向的板状。
中间绝缘层35在Z方向上位于第一层叠体30A与第二层叠体30B之间。中间绝缘层35的Z方向上的厚度(例如最大厚度)t3比第一层叠体30A所包含的任1个绝缘层33的Z方向的厚度t1厚，且比第二层叠体30B所包含的任1个绝缘层39的Z方向的厚度t2厚。“中间绝缘层35的厚度t3”是指与第一层叠体30A所包含的最上方的导电层32接触的中间绝缘层35的下表面35A和与第二层叠体30B所包含的最下方的导电层37接触的中间绝缘层35的上表面35B之间的距离。中间绝缘层35的厚度t3可以为30nm以下。
柱状体40例如作为1个NAND串NS发挥功能。柱状体40沿着Z方向设置于层叠体30内，至少从第二层叠体30B内贯通中间绝缘层35而到达第一层叠体30A内。柱状体40的下端与源极线SL连接。柱状体40的上端经由接触插塞BLC与位线BL连接。接触插塞BLC是指由导电材料形成的柱状或倒圆锥台形状等连接部件。在本实施方式中，柱状体40包含第一柱状部40A、第二柱状部40B和中间柱状部40C。
第一柱状部40A形成于第一层叠体30A内，在第一层叠体30A内沿Z方向延伸。第一柱状部40A具有下端40A1和上端40A2。下端40A1与源极线SL接触。上端40A2与第二柱状部40B接触。第一柱状部40A例如随着从上端40A2朝向下端40A1前进而X方向及Y方向的宽度逐渐变细。
第二柱状部40B形成于第二层叠体30B内，在第二层叠体30B内延沿Z方向伸。第二柱状部40B具有下端40B1和上端40B2。下端40B1与中间柱状部40C接触。上端40B2与接触插塞BLC接触。第二柱状部40B例如随着从上端40B2朝向下端40B1前进而X方向及Y方向的宽度逐渐变细。
中间柱状部40C形成于中间绝缘层35内，在中间绝缘层35内沿Z方向延伸。中间柱状部40C具有下端40C1和上端40C2。下端40C1与第一柱状部40A接触。上端40C2与第二柱状部40B接触。中间柱状部40C的上端40C2和下端40C1例如X方向及Y方向的宽度相同。中间柱状部40C的Z方向(层叠方向)的厚度被设为与中间绝缘层35的厚度t3相同。
柱状体40分别从内侧依次具有芯41、半导体基体42、存储膜43。柱状体40形成于在Z方向上贯通层叠体30的孔即存储孔内。存储膜43设置于存储孔的内壁。
芯41沿Z方向延伸，为柱状。芯41例如包含硅氧化物。芯41位于半导体基体42的内侧。
半导体基体42沿Z方向延伸。半导体基体42覆盖芯41的外侧面。半导体基体42位于存储膜43的内侧面与芯41的外侧面之间。半导体基体42例如包含硅。硅例如是使非晶硅结晶化而成的多晶硅。半导体基体42是第一选择晶体管S1、存储单元晶体管MT及第二选择晶体管S2各自的沟道。沟道是在源极侧与漏极侧之间的载流子的流路。
存储膜43沿Z方向延伸。存储膜43覆盖半导体基体42的外侧面。存储膜43位于存储孔的内表面与半导体基体42的外侧面之间。存储膜43包含阻挡绝缘膜44、电荷蓄积膜45和隧道绝缘膜46。存储膜43从存储孔的内壁起以阻挡绝缘膜44、电荷蓄积膜45、隧道绝缘膜46的顺序位于半导体基体42的附近。
阻挡绝缘膜44位于第一层叠体30A及第二层叠体30B的导电层31、32、37、38及绝缘层33、39各自与电荷蓄积膜45之间。阻挡绝缘膜44是层叠有氧化硅膜、金属氧化物膜、多个绝缘膜的层叠结构膜。金属氧化物的一例是铝氧化物。
电荷蓄积膜45位于阻挡绝缘膜44与隧道绝缘膜46之间。电荷蓄积膜45例如包含硅氮化物。电荷蓄积膜45与多个导电层31、32、37、38各自交叉的部分分别作为晶体管发挥功能。根据电荷蓄积膜45与多个导电层31、32、37、38交叉的部分(电荷蓄积部)内的电荷的有无、或者所蓄积的电荷量，存储单元晶体管MT保持数据。电荷蓄积部处于各个导电层31、32、37、38与半导体基体42之间，周围被绝缘材料包围。
隧道绝缘膜46位于电荷蓄积膜45与半导体基体42之间。隧道绝缘膜46例如包含硅氧化物、或硅氧化物和硅氮化物。隧道绝缘膜46是半导体基体42与电荷蓄积膜45之间的电位势垒。
在这样的结构的半导体存储器1中，柱状体40与第一层叠体30A及第二层叠体30B的导电层31、32、37、38的交叉部分分别作为晶体管发挥功能。例如，柱状体40与导电层38的交叉部分作为第一选择晶体管ST1发挥功能。柱状体40与导电层31的交叉部分作为第二选择晶体管ST2发挥功能。柱状体40与多个导电层32、38的交叉部分分别作为存储单元晶体管MT(MT0～MT17)发挥功能。
图5是将存储单元阵列10的接近中间柱状部40C的区域放大表示的剖视图。
本实施方式的存储单元阵列10中，中间柱状部40C中的半导体基体42的与层叠方向交叉的方向上的宽度，在中间柱状部40C的上端40C2(在图5中为DB)最短，在中间柱状部40C的下端40C1(在图5中为DA)最长。在半导体基体42的与层叠方向交叉的方向上的宽度是在存储单元阵列10的截面中夹着芯41的半导体基体42的距离。关于半导体基体42的与层叠方向交叉的方向上的宽度，在半导体基体42的与层叠方向交叉的方向上的截面形状为圆的情况下，为该圆的直径。在截面形状为椭圆的情况下，是该椭圆的长轴的长度。在截面形状为多边形的情况下，是该多边形中长度最长的对角线的长度。
中间柱状部40C中的半导体基体42在与层叠方向交叉的方向上的宽度也可以随着从中间柱状部40C的上端40C2接近下端40C1而变大。在该情况下，半导体基体42的与层叠方向交叉的方向上的宽度既可以连续地变大，也可以阶段性地变大。
中间绝缘层35的层叠方向(Z方向)上的厚度t3(中间柱状部40C的层叠方向的厚度)为中间柱状部40C中的存储膜43的平均膜厚、即半导体基体42的外侧面与中间柱状部40C的外侧面之间的平均膜厚的2倍以下。例如，在中间绝缘层35的厚度t3为30nm以下的情况下，存储膜43的平均膜厚为15nm以下。另外，中间柱状部40C中的存储膜43(特别是电荷蓄积膜45)的层叠方向交叉的方向上的宽度也可以在中间柱状部的上端40C2与下端40C1之间(即，上端40C2及下端40C1以外的部分)最大。
中间柱状部40C也可以在X方向及Y方向上比第一柱状部40A及第二柱状部40B扩张。例如，中间柱状部40C的下端40C1的外周长度可以大于第一柱状部40A的上端40A2的外周长度，中间柱状部40C的上端40C2的外周长度也可以大于第二柱状部40B的下端的外周长度。另外，第二柱状部40B的下端40B1的外周长度也可以比第一柱状部40A的上端40A2的外周长度短。
接着，对存储单元阵列10的制造方法的一例进行说明。
图6是表示存储单元阵列10的制造方法的一例的工序图。图7至图19是表示存储单元阵列10的各制造工序的剖视图。
图7是与图6所示的第一层叠工序的前工序对应的剖视图。在前工序中，在基板20上形成绝缘层22及源极线SL。在绝缘层22形成有包含CMOS等的驱动电路。另外，在源极线SL的上方层叠1个绝缘层33和1个导电层31。
图8是与图6所示的第一层叠工序(S10)对应的剖视图。在第一层叠工序中，在导电层31上交替地层叠绝缘层33和牺牲层50。由此，制作出第一层叠前驱体60A。牺牲层50例如是氮化硅(SiN)等氮化膜。
图9是与图6所示的第一孔形成工序(S11)对应的剖视图。在第一孔形成工序中，在第一层叠工序(S10)中层叠的第一层叠前驱体60A形成第一孔LH。第一孔LH通过光刻及各向异性蚀刻进行加工。各向异性蚀刻例如能够使用RIE(Reactive ion etching：反应离子蚀刻)。
图10是与图6所示的第一牺牲材料形成工序(S12)对应的剖视图。在第一牺牲材料形成工序中，在由第一孔形成工序(S11)形成的孔LH的内部形成第一牺牲材料51。第一牺牲材料51例如是非晶硅(aSi)。
图11是与图6所示的中间绝缘层层叠工序(S13)对应的剖视图。在中间绝缘层层叠工序中，在由第一牺牲材料形成工序(S12)形成的第一牺牲材料51及第一层叠前驱体60A的最上方的牺牲层50上层叠中间绝缘层35。
图12是与图6所示的中间孔形成工序(S14)对应的剖视图。在中间孔形成工序中，在由中间绝缘层层叠工序(S13)层叠的中间绝缘层35中形成中间孔MH。中间孔MH通过光刻及各向异性蚀刻进行加工。各向异性蚀刻例如可以使用RIE。中间孔MH可以在X方向及Y方向上比第一孔LH扩张。
图13是与图6所示的中间牺牲材料形成工序(S15)对应的剖视图。在中间牺牲材料形成工序中，在由中间孔形成工序(S14)形成的中间孔MH的内部形成中间牺牲材料52。中间牺牲材料52例如是非晶硅(aSi)。
图14是与图6所示的第二层叠工序(S16)对应的剖视图。在第二层叠工序中，在由中间牺牲材料形成工序(S15)形成的中间牺牲材料52及中间绝缘层35的上方，交替地层叠绝缘层33和牺牲层54。由此，制作出第二层叠前驱体60B。牺牲层54例如是氮化硅(SiN)等氮化膜。
图15是与图6所示的第二孔形成工序(S17)对应的剖视图。在第二孔形成工序中，在由第二层叠工序(S16)层叠的第二层叠前驱体60B中形成第二孔UH。第二孔UH通过光刻及各向异性蚀刻来加工。各向异性蚀刻例如能够使用RIE。第二孔UH形成为与中间绝缘层35的中间牺牲材料52连接。第二孔UH的下端部为比中间牺牲材料52小的形状。
图16是与图6所示的牺牲材料去除工序(S18)对应的剖视图。在牺牲材料去除工序中，通过湿蚀刻去除第一牺牲材料51及中间牺牲材料52。由此，第一孔LH、中间孔MH的内壁面露出。
图17是与图6所示的存储膜成膜工序(S19)对应的剖视图。在存储膜成膜工序中，在通过牺牲材料去除工序(S18)而内壁面露出的第一孔LH和中间孔MH、及第二孔UH的内壁面依次层叠阻挡绝缘膜44、电荷蓄积膜45、隧道绝缘膜46而形成存储膜43。
图18、图19是与图6所示的半导体基体形成工序(S20)对应的剖视图。在半导体基体形成工序中，首先，如图18所示，在通过存储膜成膜工序(S19)而成膜的存储膜43的隧道绝缘膜46的内侧形成半导体基体42。接着，如图19所示，进行湿式薄化(slimming)而调整膜厚。通过进行湿式薄化，半导体基体42的表面的凹凸变小，半导体基体42的与层叠方向交叉的方向上的宽度容易在上端最短，且在下端容易成为最长。
图20是与图6所示的芯形成工序(S21)对应的剖视图。在芯形成工序中，首先，如图20所示，在由半导体基体形成工序S20形成的半导体基体42的内侧形成芯41。
这样，在第一孔LH、中间孔MH及第二孔UH的内侧形成柱状体40。
接着，通过狭缝加工工序形成狭缝SLT。由此，划分出多个串单元SU。然后，通过经由狭缝SLT的湿蚀刻去除牺牲层50、54。接着，在去除了牺牲层50、54后的空间填充导电材料，成为导电层32、37、38。通过以上的工序，形成层叠体30和柱状体40。
在本实施方式的存储单元阵列10的制造方法中，将中间绝缘层35的厚度设为在中间孔MH形成的半导体基体42的外侧面与中间孔MH的内壁面之间的平均膜厚的2倍以下。例如，在层叠膜成膜工序(S19)中，也可以将在中间孔MH的内壁面成膜的存储膜43的厚度设为中间绝缘层35的厚度的2倍以下。另外，在中间孔MH的内壁面成膜的存储膜43优选为能够用存储膜43来将比第一孔LH和第二孔UH扩张的部分填充的厚度。
在上述半导体存储器1的制造方法中，在第一层叠前驱体60A及第二层叠前驱体60B中，使用了牺牲层50、54，但并不限定于此。例如，也可以代替牺牲层50、54而设为导电层。在该情况下，不需要去除牺牲层并填充导电材料的工序。
以上说明的本实施方式的半导体存储器1中，中间柱状部40C中的半导体基体42的与层叠方向交叉的方向上的宽度，在中间柱状部40C的上端40C2为最短，且在中间柱状部40C的下端40C1为最长。由此，能够抑制半导体基体42的断裂的发生，因此能够抑制半导体存储器1的动作不良。关于能够抑制半导体基体42的断裂的发生的理由，虽未必是明确的，但考虑如下。
在第一层叠体30A与第二层叠体30B之间具备中间绝缘层35的半导体存储器1中，在制造工序中，与第一层叠体30A及第二层叠体30B相比，通常使形成于中间绝缘层35的孔的尺寸较大。在该情况下，在中间孔MH的上端和下端形成有台阶。在具有该台阶的状态下，若在中间孔MH的内壁面依次形成存储膜43和半导体基体42，则在该台阶的边缘部，有时半导体基体42的厚度变得过薄，半导体基体42断裂。在台阶的边缘部半导体基体42的厚度变薄，有特别是在对半导体基体42进行薄化时容易产生的倾向。在本实施方式中，以半导体基体42的与层叠方向交叉的方向上的宽度在中间柱状部40C的上端40C2为最短、且在中间柱状部40C的下端40C1为最长的方式对半导体基体42进行薄化，因此，在台阶的边缘部，半导体基体42的厚度不易过度变薄。因此，半导体基体42不易断裂。
在本实施方式的半导体存储器1中，半导体基体42的与层叠方向交叉的方向上的宽度也可以随着从中间柱状部40C的上端40C2接近下端40C1而变大。在该情况下，由于半导体基体42的表面形状变得平滑，因此半导体基体42更不易断裂。
在本实施方式的半导体存储器1中，中间柱状部中的所述电荷蓄积膜的与层叠方向交叉的方向上的宽度也可以在所述中间柱状部的上端及下端以外的部分成为最大。
在本实施方式的半导体存储器1中，中间绝缘层35的层叠方向上的厚度t3也可以为中间柱状部40C中的所述半导体基体的外侧面与所述中间柱状部的外侧面之间的平均膜厚(即，存储膜43的平均膜厚)的2倍以下。在该情况下，由于中间绝缘层35的层叠方向上的厚度t3较薄，因此在绝缘体43形成后，中间绝缘层35内周长成为随着从上端40C2接近下端40C1而单调增加的平滑的形状。由此，半导体基体42的厚度过度变薄的情况更难以发生。
在本实施方式的半导体存储器1中，中间绝缘层35的层叠方向上的厚度t3也可以为30nm以下。在该情况下，由于中间绝缘层35的层叠方向上的厚度t3薄到30nm以下，因此，在绝缘体43形成后，中间绝缘层35内周长成为随着从上端40C2接近下端40C1而进一步单调增加的平滑的形状。由此，半导体基体42的厚度过度变薄的情况更难以发生。
在本实施方式的半导体存储器1中，也可以是，中间柱状部40C的下端40C1的外周长度大于第一柱状部40A的上端40A2的外周长度，中间柱状部40C的上端40C2的外周长度小于第二柱状部40B的下端40B1的外周长度。在该情况下，中间柱状部40C在X方向及Y方向上比第一柱状部40A及第二柱状部40B大，因此，容易使第一柱状部40A及第二柱状部40B经由中间柱状部40C连接。
在本实施方式的半导体存储器1中，第二柱状部40B的下端40B1的外周长度也可以比第一柱状部40A的上端40A2的外周长度短。在该情况下，与中间柱状部40C相比容易使第二柱状部40B连接，因此，更容易使第一柱状部40A及第二柱状部40B经由中间柱状部40C连接。
本实施方式的半导体存储器1的制造方法中，将中间绝缘层35的厚度t3设为形成于中间孔MH的半导体基体42的外侧面与中间孔MH的内壁面之间的平均膜厚的2倍以下。由此，中间绝缘层35的层叠方向上的厚度t3较薄，中间孔MH的上端与下端的台阶间的距离变短。因此，得到的半导体存储器1中，中间柱状部40C中的半导体基体42的与层叠方向交叉的方向上的宽度容易在中间柱状部40C的上端40C2最短、且在中间柱状部40C的下端40C1最长，在台阶的边缘部，半导体基体42的厚度过度变薄的情况难以发生。
在本实施方式的半导体存储器1中，设为存储单元阵列的中间绝缘层35的厚度t3与中间柱状部40C的层叠方向的厚度相同。但是，中间绝缘层35的厚度t3与中间柱状部40C的厚度的关系并不限定于此。即，只要在中间绝缘层35内具有供中间柱状部40C形成的区域，则中间绝缘层35整体的厚度也可以比中间柱状部40C的厚度厚。在该情况下，也可以将中间柱状部40C的层叠方向上的厚度设为中间柱状部40C中的半导体基体42的外侧面与中间柱状部40C的外侧面之间的平均膜厚的2倍以下。另外，也可以将中间柱状部40C的层叠方向上的厚度设为30nm以下。图21示出了这样的结构的存储单元阵列的例子。
图21是表示第一变形例的存储单元阵列的中间柱状部附近的区域的剖视图。
图21所示的第一变形例的中间绝缘层35的层叠方向上的厚度t3与第一实施方式不同。在第一变形例中，中间绝缘层35的厚度t3比中间柱状部40C的厚度厚。即，中间绝缘层35具有：将中间柱状部40C与第一柱状部40A连接的连结部、及将中间柱状部40C与第二柱状部40B连接的连结部。中间绝缘层35的厚度t3例如可以在相对于中间柱状部40C的厚度为1.1倍以上且3.0倍以下的范围内。第一变形例的其他结构与第一实施方式相同，因此标注相同的附图标记并省略其说明。另外，在第一变形例中，中间柱状部40C存在于中间绝缘层35的中央，但中间柱状部40C既可以以其下端与中间绝缘层35的下端成为水平的方式存在，也可以以其上端与中间绝缘层35的上端成为水平的方式存在。
第一变形例的中间绝缘层35例如能够以如下方式形成。
在中间孔形成工序(S14)中，在通过中间绝缘层层叠工序(S13)层叠的中间绝缘层35中形成与第一孔LH相同直径的孔。接着，在从中间绝缘层35的下端向上方的位置，在X方向及Y方向上形成比第一孔LH扩张的孔。这样，在中间绝缘层形成具有中间柱状部40C形成用的孔、及将中间柱状部40C和第一柱状部40A连接的连结部形成用的孔的中间孔MH。
接着，在中间牺牲材料形成工序(S15)中，在中间孔MH的内部形成中间牺牲材料52。
接着，在进行第二层叠工序(S16)之前，在形成有中间牺牲材料52的中间绝缘层35的上方形成用于形成将中间柱状部40C与第二柱状部40B连接的连结部的中间绝缘层35。然后，在该中间绝缘层35的上方进行第二层叠工序(S16)，制作第二层叠前驱体60B。
接着，在第二孔形成工序中，在第二层叠前驱体60B中形成第二孔UH，并且在中间绝缘层35中形成用于形成将中间柱状部40C与第二柱状部40B连接的连结部的孔。然后，依次进行牺牲材料去除工序(S18)、存储膜成膜工序(S19)、半导体基体形成工序(S20)、芯形成工序(S21)。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其等同的范围内。
Claims (8)
1.一种半导体存储装置，具备：
第一层叠体，具有多个导电层和多个绝缘层，且导电层与绝缘层交替层叠；
第二层叠体，位于所述第一层叠体的上方，具有多个导电层和多个绝缘层，且导电层与绝缘层交替层叠；
中间绝缘层，位于所述第一层叠体与所述第二层叠体之间，所述中间绝缘层在层叠方向上的厚度比所述第一层叠体的多个绝缘层所包含的1个绝缘层厚；以及
多个柱状体，跨所述第一层叠体和所述第二层叠体而设置，包含：芯；电荷蓄积膜，设置于所述多个导电层中的至少一个与所述芯之间；和半导体基体，设置于所述电荷蓄积膜与所述芯之间，
所述多个柱状体分别具有：第一柱状部，形成于所述第一层叠体内；中间柱状部，形成于所述中间绝缘层内；和第二柱状部，形成于所述第二层叠体内，
所述中间柱状部中的所述半导体基体的与层叠方向交叉的方向上的宽度，在所述中间柱状部的上端最短、且在所述中间柱状部的下端最长。
2.根据权利要求1所述的半导体存储装置，其中，
所述中间柱状部中的所述半导体基体的与层叠方向交叉的方向上的宽度，随着从所述中间柱状部的上端接近下端而变大。
3.根据权利要求1或2所述的半导体存储装置，其中，
所述中间柱状部中的所述电荷蓄积膜的与层叠方向交叉的方向上的宽度，在所述中间柱状部的上端及下端以外的部分成为最大。
4.根据权利要求1或2所述的半导体存储装置，其中，
所述中间柱状部在所述层叠方向上的厚度，为所述中间柱状部中的所述半导体基体的外侧面与所述中间柱状部的外侧面之间的平均膜厚的2倍以下。
5.根据权利要求1或2所述的半导体存储装置，其中，
所述中间柱状部在所述层叠方向上的厚度为30nm以下。
6.根据权利要求1或2所述的半导体存储装置，其中，
所述中间柱状部的下端的外周长度大于所述第一柱状部的上端的外周长度，
所述中间柱状部的上端的外周长度大于所述第二柱状部的下端的外周长度。
7.根据权利要求1或2所述的半导体存储装置，其中，
所述第二柱状部的下端的外周长度比所述第一柱状部的上端的外周长度短。
8.一种半导体存储装置的制造方法，具有如下工序：
使牺牲层或导电层与绝缘层交替层叠而制作出第一层叠前驱体的工序；
在所述第一层叠前驱体的内部形成第一孔的工序；
在所述第一层叠前驱体的所述第一孔中形成牺牲材料的工序；
在所述第一层叠体前驱体上层叠中间绝缘层的工序；
在所述中间绝缘层中形成中间孔的工序；
在所述中间绝缘层的所述中间孔中形成牺牲材料的工序；
在所述中间绝缘层上使牺牲层或导电层与绝缘层交替地层叠而制作出第二层叠前驱体的工序；
在所述第二层叠前驱体的内部形成第二孔的工序；
将形成于所述第一孔的牺牲材料及形成于所述中间孔的牺牲材料去除的工序；以及
在所述第一孔、所述中间孔及所述第二孔的内壁面依次形成电荷蓄积膜、半导体基体、芯的工序，
在所述半导体存储装置的制造方法中，使所述中间绝缘层的厚度为在所述中间孔的内壁面形成的所述半导体基体的外侧面与所述中间孔的内壁面之间的平均膜厚的2倍以下。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021-043362 | 2021-03-17 | ||
| JP2021043362A JP2022143037A (ja) | 2021-03-17 | 2021-03-17 | 半導体記憶装置および半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115117083A true CN115117083A (zh) | 2022-09-27 |
Family
ID=83284219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110959421.7A Pending CN115117083A (zh) | 2021-03-17 | 2021-08-20 | 半导体存储装置以及半导体存储装置的制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US12041778B2 (zh) |
| JP (1) | JP2022143037A (zh) |
| CN (1) | CN115117083A (zh) |
| TW (1) | TWI789843B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022147957A (ja) * | 2021-03-24 | 2022-10-06 | キオクシア株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101761366B1 (ko) * | 2010-06-22 | 2017-07-25 | 삼성전자주식회사 | 3차원 반도체 장치의 형성 방법 |
| KR20120003351A (ko) | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| US9985044B2 (en) * | 2016-03-11 | 2018-05-29 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
| US10381373B2 (en) * | 2017-06-16 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof |
| US10665604B2 (en) * | 2017-07-21 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, memory device, and electronic device |
| JP2019169568A (ja) * | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | 半導体装置 |
| US10115681B1 (en) * | 2018-03-22 | 2018-10-30 | Sandisk Technologies Llc | Compact three-dimensional memory device having a seal ring and methods of manufacturing the same |
| JP2019192869A (ja) * | 2018-04-27 | 2019-10-31 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN113345910B (zh) * | 2018-08-14 | 2024-02-27 | 长江存储科技有限责任公司 | 3d存储器中的堆叠连接件及其制造方法 |
| JP2020038909A (ja) * | 2018-09-04 | 2020-03-12 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020047754A (ja) | 2018-09-19 | 2020-03-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN109496355B (zh) * | 2018-10-23 | 2020-03-27 | 长江存储科技有限责任公司 | 具有使用背面衬底减薄形成的半导体插塞的三维存储设备 |
| US10665607B1 (en) * | 2019-01-18 | 2020-05-26 | Sandisk Technologies Llc | Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same |
| CN110088906B (zh) * | 2019-03-18 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器件中的高k电介质层及其形成方法 |
| CN110114879B (zh) * | 2019-03-29 | 2021-01-26 | 长江存储科技有限责任公司 | 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法 |
| US11404427B2 (en) * | 2020-06-12 | 2022-08-02 | Sandisk Technologies Llc | Three-dimensional memory device including multi-tier moat isolation structures and methods of making the same |
-
2021
- 2021-03-17 JP JP2021043362A patent/JP2022143037A/ja active Pending
- 2021-07-26 TW TW110127307A patent/TWI789843B/zh active
- 2021-08-20 CN CN202110959421.7A patent/CN115117083A/zh active Pending
- 2021-09-01 US US17/464,173 patent/US12041778B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US12041778B2 (en) | 2024-07-16 |
| TW202238948A (zh) | 2022-10-01 |
| US20220302138A1 (en) | 2022-09-22 |
| TWI789843B (zh) | 2023-01-11 |
| JP2022143037A (ja) | 2022-10-03 |
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|---|---|---|---|
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