TWI793430B - 半導體記憶裝置 - Google Patents

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TWI793430B
TWI793430B TW109124814A TW109124814A TWI793430B TW I793430 B TWI793430 B TW I793430B TW 109124814 A TW109124814 A TW 109124814A TW 109124814 A TW109124814 A TW 109124814A TW I793430 B TWI793430 B TW I793430B
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insulating film
memory device
layer
semiconductor memory
insulator
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澤部亮介
內山泰宏
糸川寛志
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日商鎧俠股份有限公司
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Abstract

實施方式係改善半導體記憶裝置中之記憶胞電晶體之電特性。  實施方式之半導體記憶裝置包含半導體、第1絕緣體、第2絕緣體、第1導電體、第4絕緣體、及第5絕緣體。第1絕緣體與半導體鄰接，第2絕緣體與第1絕緣體鄰接。第3絕緣體設置於第1導電體之上。第4絕緣體設置於第2絕緣體與第1導電體之間。第5絕緣體設置於第2絕緣體與第3絕緣體之間，具有與第4絕緣體之氧濃度不同之氧濃度。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有能夠非揮發地記憶資料之NAND(Not And，與非)型快閃記憶體。
實施方式提供一種能夠改善記憶胞電晶體之電特性之半導體記憶裝置。
實施方式之半導體記憶裝置包含半導體、第1絕緣體、第2絕緣體、第1導電體、第4絕緣體、及第5絕緣體。第1絕緣體與半導體鄰接，第2絕緣體與第1絕緣體鄰接。第3絕緣體設置於第1導電體之上。第4絕緣體設置於第2絕緣體與第1導電體之間。第5絕緣體設置於第2絕緣體與第3絕緣體之間，具有與第4絕緣體之氧濃度不同之氧濃度。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21,22,23,25,26:導電體層
30:芯構件
31:半導體層
32:隧道絕緣膜
33:絕緣膜
34,36,37,61:阻擋絕緣膜
35:半導體層
41,50,51,54:絕緣體層
53:犧牲構件
55:空間
BLK:區塊
SU:串組件
NS:NAND串
CU:單元組件
MT:記憶胞電晶體
ST1,ST2:選擇電晶體
BL:位元線
WL:字元線
SL:源極線
SGD,SGS:選擇閘極線
MP:記憶體柱
MPC:接點
SLT:狹縫
MH:記憶體孔
C1,C2:耦合電容
圖1係表示第1實施方式之半導體記憶裝置之構成例之方塊圖。
圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。
圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之沿著圖3之IV-IV線之剖視圖。
圖5係圖4之一部分之放大圖。
圖6~12係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之記憶胞陣列之剖視圖。
圖13係圖12之一部分之放大圖。
圖14係表示參考例之半導體記憶裝置中之耦合電容之一例之記憶胞陣列之剖視圖。
圖15係表示圖5中之耦合電容之一例之記憶胞陣列之剖視圖。
圖16係表示變化例之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之剖視圖。
圖17係圖16之一部分之放大圖。
以下，參照圖式記載實施方式。各實施方式例示了用來使發明之技術思想具體化之裝置或方法。圖式係示意性或概念性之圖，各圖式之尺寸及比率等未必限定為與實物相同。關於某實施方式之所有記載只要未明示地或自明地排除，則亦適用於其他實施方式之記載。本發明之技術思想並不由構成要素之形狀、構造、配置等特定。
再者，於以下之記載中，對具有大致相同之功能及構成之構成要素標註相同之符號。構成參照符號之文字之後之數字由包含相同字符之參照符號來參照，且為了將具有相同構成之要素彼此加以區分而使用。於無須將由包含相同字符之參照符號所示之要素相互區分之情形時，該等要素分別由僅包含字符之參照符號來參照。
[1]第1實施方式
[1.1.]構成(構造)
以下，對實施方式之半導體記憶裝置1進行說明。
[1.1.1.]半導體記憶裝置之構成
圖1表示了第1實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1為能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1由外部之記憶體控制器2來控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK包含能夠非揮發地記憶資料之複數個記憶胞電晶體MT(未圖示)之集合，例如用作資料之刪除單位。於記憶胞陣列10連接有未圖示之源極線SL、字元線WL、及位元線BL等。各記憶胞電晶體例如與1條位元線BL及1條字元線WL建立關聯。關於記憶胞陣列10之詳細構成將於下文敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線WL、及位元線BL。
定序器13對半導體記憶裝置1整體之動作進行控制。例如，定序器13基於保存於指令暫存器11之指令CMD對驅動器模組14、列解碼器模組15、及感測放大器模組16等進行控制，執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等所使用之電壓，並供給至列解碼器模組15。驅動器模組14例如基於保存於位址暫存器12之頁位址PAd，對與所選擇字元線對應之信號線施加已產生之電壓。
列解碼器模組15基於保存於位址暫存器12之區塊位址BAd，選擇所對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15例如將施加至與所選擇字元線WL對應之信號線之電壓傳送至所選擇區塊BLK內之所選擇字元線WL。
感測放大器模組16於寫入動作中，將根據自記憶體控制器2接收之寫入資料DAT所規定之電壓施加給各位元線BL。又，感測放大器模組16於讀出動作中，基於位元線BL之電壓判定記憶於記憶胞電晶體MT之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Secure Digital，安全數位)TM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
[1.1.2.]記憶胞陣列之電路構成
圖2係針對第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例，抽出記憶胞陣列10中所包含之複數個區塊 BLK中之1個區塊BLK來進行表示。例如，其他區塊BLK亦全部由圖2所示之要素及連接構成。記憶胞陣列10內之區塊BLK數量、1個區塊BLK內之串組件SU數量能夠設定為任意數量。以下之記載基於1個區塊BLK包含4個串組件SU0~SU3之示例。
各串組件SU為與位元線BL0~BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS之集合。各NAND串NS例如包含記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於選擇各種動作時之串組件SU。
於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極連接於相關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT7之組之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之組之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。串組件SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
各串組件SU之1個NAND串NS連接於1條位元線BL。源極線SL例如於複數個區塊BLK間共有。
於1個串組件SU內連接於共通字元線WL之複數個記憶胞電晶體MT之集合例如稱為單元組件CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之單元組件CU之記憶容量定義為「1頁資料」。單元 組件CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。
[1.1.3.]記憶胞陣列之平面構造
以下，對實施方式中之記憶胞陣列10之構造之一例進行說明。
再者，以下所參照之圖式中，Y方向與位元線BL之延伸方向對應，X方向與字元線WL之延伸方向對應，Z方向與相對於形成有半導體記憶裝置1之半導體基板20(未圖示)之表面之鉛直方向對應。於俯視圖中，為了容易觀察圖而適當附加有影線。附加於俯視圖上之影線未必與附加有影線之構成要素之素材或特性相關。於剖視圖中，為了容易觀察圖而將絕緣層(層間絕緣膜)、配線、接點等構成要素適當省略。
圖3係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，且抽出包含作為串組件SU0~SU3發揮功能之構造體之區域進行表示。如圖3所示，記憶胞陣列10例如包含狹縫SLT、記憶體柱MP、接點MPC、及位元線BL。
複數個狹縫SLT分別於X方向延伸，且排列於Y方向。狹縫SLT包含絕緣體。狹縫SLT例如將作為字元線WL發揮功能之配線層、作為選擇閘極線SGD發揮功能之配線層、及作為選擇閘極線SGS發揮功能之配線層分別分斷。
由狹縫SLT隔開之區域作為1個串組件SU發揮功能。具體而言，例如於Y方向相鄰之串組件SU0與SU1之間、SU1與SU2之間、以及SU2與SU3之間分別配置狹縫SLT。於記憶胞陣列10，例如將與圖3所示之佈局相同之佈局於Y方向重複配置。
複數個記憶體柱MP例如於作為串組件SU發揮功能之區域中，例如呈4行錯位狀配置。再者，相鄰狹縫SLT間之記憶體柱MP之個數及配置並不限定於此，可適當變更。各記憶體柱MP例如作為1個NAND串NS發揮功能。
複數條位元線BL分別於Y方向延伸，且排列於X方向。各位元線BL針對每個串組件SU以至少與1個記憶體柱MP重疊之方式配置。例如，各記憶體柱MP與2條位元線BL重疊。於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間，設置接點MPC。各記憶體柱MP經由接點MPC而與1條位元線BL電性地連接。於1條位元線BL，於由狹縫SLT隔開之各個區域中，連接有1個接點MPC。再者，與各記憶體柱MP重疊之位元線BL之條數可設計為任意條數。
[1.1.4.]記憶胞陣列之剖面構造
圖4係沿著圖3之IV-IV線之剖視圖，表示了第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10中之剖面構造之一例。如圖4所示，記憶胞陣列10例如包含導電體層21~23、25、及26、記憶體柱MP、接點MPC、以及狹縫SLT。導電體層21~23、25、及26設置於半導體基板20之上方。以下，對記憶胞陣列10之剖面構造進行說明。
於半導體基板20之上方，介隔絕緣體層設置有導電體層21。雖然省略了圖示，但是於半導體基板20與導電體層21之間之絕緣體 層，例如設置有感測放大器模組16等電路。導電體層21例如形成為沿著XY平面擴展之板狀，且用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方，介隔絕緣體層設置導電體層22。導電體層22例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGS。導電體層22例如包含鎢(W)。
於導電體層22之上方，絕緣體層與導電體層23交替地積層。導電體層23例如形成為沿著XY平面擴展之板狀。例如，所積層之複數個導電體層23自半導體基板20側起依次分別用作字元線WL0~WL7。導電體層23例如包含鎢。
於最上層之導電體層23之上方，介隔絕緣體層設置導電體層25。導電體層25例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGD。導電體層25例如包含鎢。
於導電體層25之上方，介隔絕緣體層設置導電體層26。導電體層26例如形成為沿著Y方向延伸之線狀，且用作位元線BL。於未圖示之區域中複數個導電體層26沿著X方向排列。導電體層26例如包含銅(Cu)。
記憶體柱MP沿著Z方向延伸，且貫通導電體層22、23、及25，於底部與導電體層21接觸。
又，各個記憶體柱MP例如包含芯構件30、半導體層31、隧道絕緣膜32(對應於第1絕緣膜)、絕緣膜33(對應於第2絕緣膜)、阻擋絕緣膜37、34(對應於第5絕緣膜)及36(對應於第4絕緣膜)、以及半導體層35。
具體而言，芯構件30沿著Z方向延伸而設置，且設置於記憶體柱MP之中央部。例如，芯構件30之上端包含於較設置有導電體層25之層更靠上層，芯構件30之下端包含於設置有導電體層21之層內。芯構 件30例如包含氧化矽(SiO2)等絕緣體。
半導體層31例如具有覆蓋芯構件30之側面及底面之部分、及於芯構件30之底面下方於Z方向延伸之柱狀部。例如，半導體層31之柱狀部之底面與導電體層21接觸。半導體層31例如包含矽。
隧道絕緣膜32覆蓋除了半導體層31之柱狀部之側面之一部分以外的半導體層31之側面及底面。隧道絕緣膜32例如包含氧化矽。絕緣膜33覆蓋隧道絕緣膜32之側面及底面。絕緣膜33例如包含氮化矽(SiN)。阻擋絕緣膜37覆蓋絕緣膜33之側面及底面。阻擋絕緣膜37例如包含氧化矽。
阻擋絕緣膜34覆蓋阻擋絕緣膜37之底面及側面中之不與導電體層22、23、及25相鄰之部分。阻擋絕緣膜36形成於阻擋絕緣膜37之側面與導電體層22、23、及25之間。換言之，阻擋絕緣膜34與阻擋絕緣膜36於阻擋絕緣膜37之側面上朝向Z方向交替地形成。
阻擋絕緣膜36包含具有介電常數高於阻擋絕緣膜34之材料。阻擋絕緣膜36包含例如藉由阻擋絕緣膜34之材料氧化而以具有較阻擋絕緣膜34之材料高之介電常數之方式變化之材料。具體而言，阻擋絕緣膜34包含某第1元素(第1材料)之氮化物，阻擋絕緣膜36包含第1元素之氧化物。更具體而言，阻擋絕緣膜34包含氮化鋁、氮化鉿、或氮化鋯，阻擋絕緣膜36例如包含氧化鋁、氧化鉿、或氧化鋯。
半導體層35包含於較導電體層25靠上層，例如於側面與半導體層31之內壁相接，於底面與芯構件30之上表面相接。半導體層35與半導體層31電性地連接。半導體層35例如包含與半導體層31相同之材料。
於記憶體柱MP內之半導體層31及半導體層35之上表面設置有柱狀之接點MPC。於圖示之區域，顯示了與2根記憶體柱MP中1根記憶體柱MP連接之接點MPC。於該區域中未連接有接點MPC之記憶體柱MP，於未圖示之區域中連接有接點MPC。於接點MPC之上表面，有1個導電體層26，即1條位元線BL與之接觸。
狹縫SLT例如形成為沿著XZ平面擴展之板狀，且將導電體層22、23、及25分斷。狹縫SLT之上端包含於導電體層25與導電體層26之間之層。狹縫SLT之下端例如包含於設置有導電體層21之層。狹縫SLT例如包含氧化矽等絕緣體。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之各個部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31用作記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之通道。絕緣膜33用作記憶胞電晶體MT之電荷儲存層。藉此，各個記憶體柱MP可作為1個NAND串NS發揮功能。
圖5係將圖4之一部分放大之圖。使用圖5，對阻擋絕緣膜34及36之構造進行進一步說明。阻擋絕緣膜36例如形成於導電體層22、23、及25與阻擋絕緣膜37之間，但亦可形成於與絕緣體層41(對應於第3絕緣體層)相接之部分。即，阻擋絕緣膜36之上端及下端亦可形成於該阻擋絕緣膜36之上方及(或)下方之絕緣體層41與阻擋絕緣膜37之間。又，阻擋絕緣膜36亦可與阻擋絕緣膜34相比較厚地形成。於圖5中，表示了阻擋絕緣膜36較阻擋絕緣膜34厚之示例。然而，阻擋絕緣膜36亦可具有與阻擋絕緣膜34實質上相同之厚度。
[1.2.]製造方法
以下，對與第1實施方式之半導體記憶裝置1中之記憶胞陣列10內之積層配線構造之形成相關之一系列製造工序之一例進行說明。圖6~圖13分別表示了第1實施方式之半導體記憶裝置1之製造中途之剖面構造之一例，表示了與圖4相同之剖面。
首先，如圖6所示，積層犧牲構件53。犧牲構件53形成於預定區域，該預定區域形成有作為字元線WL或選擇閘極線SGD發揮功能之導電體層22。具體而言，首先，於半導體基板20上，依次積層絕緣體層50、導電體層21、絕緣體層51、及導電體層22。然後，於導電體層22上交替積層絕緣體層41及犧牲構件53，於最上層之犧牲構件53上形成絕緣體層54。
各絕緣體層51、41及54例如包含氧化矽。例如，形成有犧牲構件53之層數與所積層之字元線WL之條數相等。犧牲構件53例如包含氮化矽。
接下來，如圖7所示，形成記憶體孔MH。具體而言，首先，利用光微影法等，形成供形成記憶體孔MH之預定區域開口之遮罩。然後，利用使用所形成之遮罩之各向異性蝕刻，形成記憶體孔MH。
本工序中所形成之記憶體孔MH分別貫通絕緣體層51、41及54、犧牲構件53、以及導電體層22，記憶體孔MH之底部例如於導電體層21內停止。本工序中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應式離子蝕刻)。
接下來，如圖8所示，形成記憶體孔MH內之積層構造。具體而言，於記憶體孔MH之側面及底面，依次形成阻擋絕緣膜34及37、絕緣膜33、以及隧道絕緣膜32。
然後，將記憶體孔MH底部之阻擋絕緣膜34及37、絕緣膜33、以及隧道絕緣膜32之一部分去除。接下來，於記憶體孔MH內之絕緣膜33之表面上形成半導體層31。半導體層31填埋於記憶體孔MH底部將阻擋絕緣膜34及37、絕緣膜33、以及隧道絕緣膜32去除之區域，且與導電體層21相接。進而，依次形成芯構件30，記憶體孔MH內被芯構件30填埋。然後，將形成於記憶體孔MH上部之芯構件30之一部分去除，於該空間形成半導體層35。藉此，於記憶體孔MH內形成記憶體柱MP。
接下來，如圖9所示，形成狹縫SLT。具體而言，首先，利用光微影法等，形成供形成狹縫SLT之預定區域開口之遮罩。然後，利用使用所形成之遮罩之各向異性蝕刻，形成狹縫SLT。
本工序中所形成之狹縫SLT將絕緣體層51、41及54、犧牲構件53、以及導電體層22分別分斷，狹縫SLT之底部例如於導電體層21內停止。再者，狹縫SLT之底部只要至少到達至導電體層21即可。本工序中之各向異性蝕刻例如為RIE。
接下來，將犧牲構件53去除。如圖10所示，首先，於狹縫SLT內露出之導電體層21及22之表面氧化，形成未圖示之氧化保護膜。然後，例如藉由利用熱磷酸之濕式蝕刻，選擇性地去除犧牲構件53。去除了犧牲構件53之構造體藉由複數個記憶體柱MP等來維持其立體構造。藉由犧牲構件53之去除，於曾經形成有犧牲構件53之區域形成空間55。又，藉由犧牲構件53之去除，阻擋絕緣膜34於絕緣體層41之間之部分34a，即與空間55相接之部分34a露出。
接下來，如圖11所示，經由狹縫SLT對空間55送入氧。氧選擇性地使阻擋絕緣膜34中於空間55內露出之部分34a氧化。
如圖12所示，藉由氧化，阻擋絕緣膜34之部分34a之組成變化，部分34a成為阻擋絕緣膜36。於阻擋絕緣膜34之部分34a，藉由氧之進入，與第1元素鍵結之氮逐漸被氧置換掉。其結果，隨著置換之進行，阻擋絕緣膜34之部分34a自氮化物變化為氧化物。即，阻擋絕緣膜34中所包含之氮化鋁、氮化鉿、或氮化鋯分別逐漸置換為氧化鋁、氧化鉿、或氧化鋯。氧化鋁、氧化鉿、及氧化鋯分別具有較氮化鋁、氮化鉿、及氮化鋯高之介電常數。因此，進行氧化之阻擋絕緣膜36具有較阻擋絕緣膜34高之介電常數。
圖13表示圖12之放大圖。如圖13所示，阻擋絕緣膜34之部分34a變化為阻擋絕緣膜36。阻擋絕緣膜36例如不僅形成於與空間55相接之部分，亦可形成於與絕緣體層41相接之部分。即，阻擋絕緣膜34之氧化可自空間55進行到與該空間55上方及(或)下方之絕緣體層41相接之部分，阻擋絕緣膜34於與絕緣體層41相接之部分亦可變化為阻擋絕緣膜36。
阻擋絕緣膜36中之氧濃度可遍及空間55側與阻擋絕緣膜37側具有梯度，亦可於整個區域中完全不被氧化。阻擋絕緣膜36只要有部分具有與阻擋絕緣膜34相比氧濃度較高之組成即可。又，阻擋絕緣膜36亦可藉由氧化而形成得較阻擋絕緣膜34為厚。
接下來，如圖4及圖5所示，於空間55中填埋導電體。例如，導電體自記憶體柱MP之側面等經由狹縫SLT露出之部分起生長。接下來，將形成於狹縫SLT內部之導電體去除。藉此，形成作為字元線WL0~WL7發揮功能之複數個導電體層23、及作為選擇閘極線SGD發揮功能之導電體層25。接下來，於狹縫SLT內形成絕緣體。接下來，將接點MPC 設置於記憶體柱MP上。接下來，將作為位元線BL發揮功能之導電體層26形成於接點MPC上。
藉由以上所說明之第1實施方式之半導體記憶裝置1之製造工序，分別形成記憶體柱MP、連接於記憶體柱MP之源極線SL、字元線WL、以及選擇閘極線SGS及SGD。再者，以上所說明之製造工序只不過為一例，可於各製造工序之間插入其他處理，亦可將製造工序之次序於不產生問題之範圍內調換。
[1.3.]優點(效果)
根據以上所說明之第1實施方式之半導體記憶裝置1，能夠降低鄰接字元線間之耦合電容，並且改善記憶胞電晶體MT之電特性。以下，對第1實施方式之半導體記憶裝置1之詳細效果進行說明。
為了於半導體記憶裝置中提高記憶胞電晶體之密度，考慮將記憶胞電晶體之尺寸縮小。若將記憶胞電晶體之尺寸縮小，則阻擋絕緣膜之厚度變薄。阻擋絕緣膜要求要有抑制作為字元線發揮功能之導電體層與電荷儲存層之間之漏電流之作用，若阻擋絕緣膜變薄，則漏電流可能變大。
因此，存在對於阻擋絕緣膜使用高介電常數材料之情況。藉由使用高介電常數材料，即便為了防止漏電流而將阻擋絕緣膜較厚地形成，然因其介電常數較高，故而可能不會使記憶胞電晶體之電特性劣化。
然而，將高介電常數材料用於阻擋絕緣膜，會產生某位置處之耦合電容出乎意料地變高之現象。使用圖14，對於阻擋絕緣膜中使用高介電常數材料之情形時可能產生之現象進行說明。圖14係半導體記憶裝置之參考例之剖視圖，其中表示與圖5之剖視圖相同之部分。如圖14所 示，於阻擋絕緣膜中使用高介電常數材料之半導體記憶裝置中，記憶體柱MP之最外周部分整體由使用高介電常數材料之阻擋絕緣膜61形成。
然而，因介電常數較高之材料不僅形成於與導電體層23鄰接之部分，而且亦形成於與絕緣體層41鄰接之部分，而會有介隔絕緣體層41相鄰之導電體層23間之耦合電容C1變大之情況。其原因在於，介隔絕緣體層41相鄰之導電體層23間之耦合電容C1例如與記憶體柱MP中之材料中與絕緣體層41對向之部分之介電常數成比例地變大。若耦合電容C1變大，則有字元線WL之充電花費較長之時間，而半導體記憶裝置之性能惡化之虞。
對此，於第1實施方式之半導體記憶裝置1中，將使用高介電常數材料之阻擋絕緣膜36僅形成於導電體層23之鄰接部分周邊，於絕緣體層41之鄰接部周邊形成有使用低介電常數材料之阻擋絕緣膜34。
其結果，如於圖5中附加性地表示耦合電容C2所得之圖15所示，介隔絕緣體層41相鄰之導電體層23間之耦合電容C2與耦合電容C1相比降低。因此，能夠使鄰接字元線WL間之耦合電容變低，能夠改善半導體記憶裝置1之電特性。
進而，於與導電體層23相鄰之部分形成使用高介電常數材料之阻擋絕緣膜36。因為係高介電常數，阻擋絕緣膜36能夠較厚地形成，而能夠維持抑制導電體層23與絕緣膜33(電荷儲存層)之間之漏電流之效果。
因此，第1實施方式之半導體記憶裝置1能夠同時實現抑制導電體層23之間之耦合電容以及抑制導電體層23與絕緣膜33之間之漏電流。
[2]其他變化例等
[2.1.]第1實施方式之變化例
使用圖16及圖17，對第1實施方式之變化例進行說明。圖16表示了第1實施方式之變化例之半導體記憶裝置1所具備之記憶胞陣列10中之剖面構造之一例。圖17係將圖16之一部分放大之圖。圖16、圖17分別表示與圖4、圖5相同之部分。以下，主要對與參照圖4及圖5所說明之方面不同之方面進行說明。
於變化例中，採用沒有第1實施方式中之阻擋絕緣膜37且絕緣膜33與阻擋絕緣膜34及36相接之構造，關於其他構造則與第1實施方式相同。
具體而言，如圖16所示，各個記憶體柱MP例如包含芯構件30、半導體層31、隧道絕緣膜32、絕緣膜33、阻擋絕緣膜34及36、以及半導體層35。
阻擋絕緣膜34覆蓋絕緣膜33之底面及側面中之不與導電體層25相鄰之部分。阻擋絕緣膜36形成於絕緣膜33之側面與導電體層25之間。換言之，阻擋絕緣膜34與阻擋絕緣膜36於絕緣膜33之側面上朝向Z方向交替地形成。
使用圖17，對阻擋絕緣膜34及36之構造進行進一步說明。阻擋絕緣膜36例如形成於導電體層22、23、及25與絕緣膜33之間，但亦可形成於與絕緣體層41相接之部分。即，阻擋絕緣膜36之上端及下端亦可形成於該阻擋絕緣膜36之上方及(或)下方之絕緣體層41與絕緣膜33之間。又，阻擋絕緣膜36亦可與阻擋絕緣膜34相比較厚地形成。
[2.2.]優點(效果)
上述變化例例如即便沒有第1實施方式中之阻擋絕緣膜37，亦能夠適用於能夠抑制導電體層23與絕緣膜33(電荷儲存層)之間之漏電流之情況。
變化例與第1實施方式之半導體記憶裝置1同樣，能夠同時實現抑制導電體層23之間之耦合電容以及抑制導電體層23與絕緣膜33之間之漏電流。
又，變化例由於能夠使阻擋絕緣膜少1層，故而能夠使記憶胞電晶體之尺寸變小，從而能夠提高記憶胞電晶體之密度。
[2.3.]其他變化例
於第1實施方式中，例示了記憶體柱MP內之半導體層31經由記憶體柱MP之底面而與導電體層21(源極線SL)電性地連接之情況，但第1實施方式並不限定於此。例如，半導體記憶裝置1亦可為記憶體柱MP內之半導體層31與源極線SL經由記憶體柱MP之側面而連接。
於第1實施方式中，記憶體柱MP亦可為複數個柱於Z方向連結2根以上之構造。又，記憶體柱MP亦可為與選擇閘極線SGD對應之柱及與字元線WL對應之柱連結而成之構造。記憶體柱MP之配置並不限定4行之錯位狀，可設為任意配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意條數。
於第1實施方式中用於說明之圖式中，例示了記憶體柱MP之外徑不根據層位置變化之情況，但第1實施方式並不限定於此。例如，記憶體柱MP既可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。
於本說明書中“連接”表示電性地連接，例如不將於之間 介隔其他元件之情況除外。“電性地連接”只要能夠與電性地連接之情況同樣地動作，則亦可經由絕緣體。“柱狀”表示了於半導體記憶裝置1之製造工序中形成之孔內所設置之構造體。
已對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，能於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2019-152282號(申請日：2019年8月22日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
23:導電體層
30:芯構件
31:半導體層
32:隧道絕緣膜
33:絕緣膜
34,36,37:阻擋絕緣膜
41:絕緣體層
SLT:狹縫

Claims (12)

  1. 一種半導體記憶裝置，其具備：柱，其包含：於第1方向延伸之半導體層；與上述半導體層相接而設置之第1絕緣膜；及與上述第1絕緣膜相接而設置，且作為電荷儲存層發揮功能之第2絕緣膜；第1導電體層；及第3絕緣體層，其於上述第1導電體層之上述第1方向上相接而積層；上述柱係：於上述第1方向，貫通上述第1導電體層及上述第3絕緣體層；且上述柱進而包含：第4絕緣膜，其設置於上述第2絕緣膜與上述第1導電體層之間；及第5絕緣膜，其設置於上述第2絕緣膜與上述第3絕緣體層之間，具有與上述第4絕緣膜之氧濃度不同之氧濃度。
  2. 如請求項1之半導體記憶裝置，其中上述第5絕緣膜具有與上述第4絕緣膜之介電常數不同之介電常數。
  3. 如請求項1之半導體記憶裝置，其更具備：第6絕緣膜，其形成於上述第2絕緣膜上，且與上述第4絕緣膜及上述第5絕緣膜各者相接。
  4. 如請求項1之半導體記憶裝置，其中上述第4絕緣膜具備第1材料之氧化物，上述第5絕緣膜具備上述第1材料之氮化物。
  5. 如請求項4之半導體記憶裝置，其中上述第1材料具備鋁、鋯、或鉿。
  6. 如請求項1之半導體記憶裝置，其中上述第4絕緣膜具備氧化鋁，上述第5絕緣膜具備氮化鋁。
  7. 如請求項1之半導體記憶裝置，其中上述第4絕緣膜具有與上述第5絕緣膜之厚度不同之厚度。
  8. 如請求項1之半導體記憶裝置，其中上述第2絕緣膜與上述第4絕緣膜相接，且上述第2絕緣膜與上述第5絕緣膜相接。
  9. 如請求項1之半導體記憶裝置，其中上述第1絕緣膜及上述第2絕緣膜於上述第1方向延伸，上述第4絕緣膜及上述第5絕緣膜排列於上述第1方向。
  10. 如請求項9之半導體記憶裝置，其中上述半導體層、上述第1絕緣膜、上述第2絕緣膜、及上述第4絕緣膜排列於與上述第1方向交叉之第2方向。
  11. 如請求項10之半導體記憶裝置，其中上述第2絕緣膜與上述第5絕緣膜排列於上述第2方向。
  12. 如請求項1之半導體記憶裝置，其中上述柱進而包含芯構件；且上述第1絕緣膜係設置於上述芯構件之外周。
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