TWI715105B - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI715105B
TWI715105B TW108124872A TW108124872A TWI715105B TW I715105 B TWI715105 B TW I715105B TW 108124872 A TW108124872 A TW 108124872A TW 108124872 A TW108124872 A TW 108124872A TW I715105 B TWI715105 B TW I715105B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
insulator
semiconductor layer
hole
Prior art date
Application number
TW108124872A
Other languages
English (en)
Other versions
TW202032763A (zh
Inventor
鹿嶋孝之
乳井浩平
藤井光太郎
山崎博之
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202032763A publication Critical patent/TW202032763A/zh
Application granted granted Critical
Publication of TWI715105B publication Critical patent/TWI715105B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

實施形態提供一種具有能夠將記憶胞與配線良好地連接之接觸孔之半導體記憶裝置及其製造方法。  一實施形態之半導體記憶裝置具備：積層體，其包含於第1方向積層之複數個第1導電體層；第1半導體層，其於積層體內朝第1方向延伸；第1電荷儲存層，其配置於複數個第1導電體層與第1半導體層之間；第2導電體層，其配置於積層體之上方；第2半導體層，其於第2導電體層內朝第1方向延伸且電性連接於第1半導體層；第3導電體層，其配置於第2半導體層與第2導電體層之間且與第2導電體層電性連接；第1絕緣體層，其配置於第3導電體層之上方；以及第2絕緣體層，其包含配置於第2半導體層與第3導電體層之間之第1部分、及配置於第2半導體層與第1絕緣體層之間之第2部分，至少自第1部分至第2部分為連續膜；且第2絕緣體層之徑在第2部分比在第1部分大。

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
作為能夠非揮發地記憶資料之半導體記憶裝置，已知有NAND(Not-And，反及)快閃記憶體。於如該NAND快閃記憶體般之半導體記憶裝置中，為了高積體化、大容量化而採用三維記憶體構造。三維記憶體構造例如配置有於基板上設置有複數個記憶孔且於各記憶孔中包含複數個記憶胞之記憶胞群(NAND串)。上述記憶胞群之一端經由接觸孔而連接於配線。
實施形態提供一種具有能夠將記憶胞與配線良好地連接之接觸孔之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：積層體，其包含於第1方向積層之複數個第1導電體層；第1半導體層，其於上述積層體內朝上述第1方向延伸；第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間；第2導電體層，其配置於上述積層體之上方；第2半導體層，其於上述第2導電體層內朝上述第1方向延伸，且電性連接於上述第1半導體層；第3導電體層，其配置於上述第2半導體層與上述第2導電體層之間，且與上述第2導電體層電性連接；第1絕緣體層，其配置於上述第3導電體層之上方；以及第2絕緣體層，其包含配置於上述第2半導體層與 上述第3導電體層之間之第1部分、及配置於上述第2半導體層與上述第1絕緣體層之間之第2部分，自上述第1部分至上述第2部分為連續膜；且上述第2絕緣體層之徑在上述第2部分比在上述第1部分大。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
30:核心構件
30B:核心構件
31:半導體層
31B:半導體層
32:積層膜
32B:積層膜
33:半導體部
33B:半導體部
34:隧道絕緣膜
35:絕緣膜
36:阻擋絕緣膜
40:核心構件
40A:核心構件
41:半導體層
41A:半導體層
42:半導體層
42A:半導體層
43:積層膜
43A:積層膜
44:半導體層
45:絕緣體層
45':絕緣體層
46:半導體部
46A:半導體部
47:隧道絕緣膜
48:絕緣膜
49:阻擋絕緣膜
50:絕緣體層
51:絕緣體層
52:犧牲材
53:犧牲材
54:絕緣體層
55:絕緣體層
56:蝕刻終止層
57:犧牲材
58:絕緣體層
59:犧牲材
60:絕緣體層
61:絕緣體層
67:隧道絕緣膜
68:絕緣膜
69:阻擋絕緣膜
71:犧牲材
72:絕緣體層
B:交界面
B':交界面
BL:位元線
BLK:區塊
CP:接觸件
CU:胞單元
H1:孔
H2:孔
INS:絕緣體層
LP:下部柱
MH:記憶孔
MP:記憶體柱
MT:記憶胞電晶體
NS:NAND串
SGD:選擇閘極線
SGS:選擇閘極線
SH:SGD孔
SH':SGD孔
SHE:狹縫
SL:源極線
SLT:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單元
UP:上部柱
WL:字元線
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之整體構成之方塊圖。
圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之部分之電路構成圖。
圖3係自上方觀察第1實施形態之半導體記憶裝置之記憶胞陣列時之俯視圖。
圖4係沿著圖3之IV-IV線之記憶胞陣列之剖視圖。
圖5係沿著圖4之V-V線之記憶體柱上部之剖視圖。
圖6係沿著圖4之VI-VI線之記憶體柱上部之剖視圖。
圖7係沿著圖4之VII-VII線之記憶體柱上部之剖視圖。
圖8~圖26係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。
圖27(A)、(B)係用以對第1實施形態之效果進行說明之模式圖。
圖28係第2實施形態之半導體記憶裝置之記憶胞陣列之剖視圖。
圖29~圖33係用以對第2實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。
圖34~圖38係用以對第1變化例之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。
以下，參照圖式對實施形態進行說明。各實施形態例示了用以將發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非藉由構成要素之形狀、構造、配置等而特定。
再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字係用以將藉由包含相同文字之參照符號被參照且具有相同構成之要素彼此加以區別。於無需將以包含相同文字之參照符號表示之要素相互區別之情形時，該等要素分別藉由僅包含文字之參照符號被參照。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。
1.1構成
首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1半導體記憶裝置
圖1係用以對第1實施形態之半導體記憶裝置之構成進行說明之方塊圖。半導體記憶裝置1為能夠非揮發地記憶資料之NAND型快閃記憶體，由外部之記憶體控制器2進行控制。半導體記憶裝置1與記憶體控制器2之間之通信例如支援NAND介面標準。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之 整數)。區塊BLK為能夠非揮發地記憶資料之複數個記憶胞之集合，例如被用作資料之刪除單位。又，於記憶胞陣列10中，設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線相關聯。關於記憶胞陣列10之詳細構成，將於下文敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別被用於區塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1全體之動作。例如，定序器13基於指令暫存器11所保存之指令CMD，控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，而執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組14例如基於位址暫存器12所保存之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12所保存之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15例如將施加於與所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2 接收到之寫入資料DAT對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞所記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成為1個半導體裝置。作為此種半導體裝置，例如可列舉如SDTM卡般之記憶卡、或SSD(solid state drive，固態磁碟機)等。
1.1.2記憶胞陣列之電路構成
圖2係用以對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明之電路圖。於圖2中，表示記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK。
如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。各串單元SU包含分別與位元線BL0~BLm(m為1以上之整數)相關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發地保存資料。各選擇電晶體ST1及ST2被用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極連接於相關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。串單元SU0~SU3內之選擇電晶體 ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL係由各串單元SU中被分配同一行位址之NAND串NS所共用。源極線SL例如於複數個區塊BLK間被共用。
1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可設計成任意個數。各區塊BLK所包含之串單元SU之個數可設計成任意個數。
1.1.3記憶胞陣列之構造
以下，對第1實施形態之半導體記憶裝置之記憶胞陣列之構造之一例進行說明。
再者，於以下所參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於供形成半導體記憶裝置1之半導體基板20之表面的鉛直方向。於俯視圖中，為了便於觀察圖，適當附加有影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性相關。於剖視圖中，為了便於觀察圖，適當省略絕緣層(層間絕緣膜)、配線、接觸件等構成要素。
圖3係用以對第1實施形態之半導體記憶裝置之記憶胞陣列之平面佈局進行說明之俯視圖。於圖3中，作為一例，表示某一區塊BLK內之包含對應於串單元SU0~SU3之構造體之區域之一部分。
如圖3所示，記憶胞陣列10例如包含狹縫SLT及SHE、記憶體柱MP、接觸件CP以及位元線BL。
複數個狹縫SLT分別於X方向上延伸，且於Y方向上排列。複數個狹縫SHE分別於X方向上延伸，且於相鄰之狹縫SLT間於Y方向上排列。狹縫SLT之寬度例如較狹縫SHE之寬度寬。狹縫SLT及SHE之各者包含絕緣體。狹縫SLT例如將對應於字元線WL之配線層、對應於選擇閘極線SGD之配線層、及對應於選擇閘極線SGS之配線層之各者分斷。狹縫SHE將對應於選擇閘極線SGD之配線層分斷。
由狹縫SLT及SHE所分隔出之區域對應於1個串單元SU。具體而言，例如於在Y方向上相鄰之狹縫SLT間，設置有串單元SU0~SU3。而且，由在狹縫SLT間排列之3個狹縫SHE所分隔出之4個區域分別對應於串單元SU0~SU3。亦即，半導體記憶裝置1中包含由狹縫SHE所夾之串單元SU。於記憶胞陣列10中，例如於Y方向上重複配置有同樣之佈局。
複數個記憶體柱MP於相鄰之狹縫SLT間之區域中例如呈16行之錯位狀配置。記憶體柱MP之各者具有形成於記憶孔MH內之部分(下部柱LP)、及形成於SGD孔SH內之部分(上部柱UP)。上部柱UP設置於較下部柱LP靠上層，例如直徑較下部柱LP小。
對應之上部柱UP與下部柱LP之組具有俯視時重疊之部分。俯視時，對應之上部柱UP之中心與下部柱LP之中心可重疊，亦可不 重疊。配置於狹縫SHE之附近之記憶體柱MP具有與狹縫SHE重疊之部分。於第1實施形態之半導體記憶裝置1中，可設計容許狹縫SHE與記憶體柱MP之接觸之佈局。
更具體而言，配置於狹縫SHE之附近之下部柱LP可具有俯視時與狹縫SHE重疊之部分，與該下部柱LP對應之上部柱UP可具有俯視時與狹縫SHE相接之部分。
複數條位元線BL分別於Y方向上延伸，且於X方向上排列。各位元線BL係以俯視時針對每個串單元SU至少與1個上部柱UP重疊之方式配置。於圖3之例中，於各上部柱UP重疊有2條位元線BL。於重疊於上部柱UP之複數條位元線BL中之1條位元線BL與該上部柱UP之間，設置有接觸件CP。於上部柱UP內構成之導電路徑經由接觸件CP而與對應之位元線BL電性連接。
再者，以上所說明之記憶胞陣列10之平面佈局僅為一例，並不限定於此。例如，配置於相鄰之狹縫SLT間之狹縫SHE之個數可設計成任意個數。相鄰之狹縫SLT間之串單元SU之個數基於狹縫SHE之個數而變化。記憶體柱MP之個數及配置可設計成任意個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計成任意條數。
圖4係沿著圖3之IV-IV線之剖視圖，表示第1實施形態之半導體記憶裝置之記憶胞陣列10之剖面構造之一例。如圖4所示，記憶胞陣列10例如還包含導電體層21~25。導電體層21~25設置於半導體基板20之上方。
具體而言，於半導體基板20之上方，隔著絕緣體層(省略圖示)設置有導電體層21。雖省略圖示，但例如於半導體基板20與導電體 層21之間之絕緣體層中，可設置感測放大器模組16等周邊電路。導電體層21例如形成為沿著XY平面擴展之板狀，被用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方，隔著絕緣體層(省略圖示)設置有導電體層22。導電體層22例如形成為沿著XY平面擴展之板狀，被用作選擇閘極線SGS。導電體層22例如包含鎢(W)。
於導電體層22之上方，設置有交替地積層絕緣體層(省略圖示)與導電體層23而成之積層體。導電體層23例如形成為沿著XY平面擴展之板狀。例如，所積層之複數個導電體層23自半導體基板20側起依序分別被用作字元線WL0~WL7。導電體層23例如包含鎢(W)。
於最上層之導電體層23之上方，隔著絕緣體層(省略圖示)設置有導電體層24。最上層之導電體層23與導電體層24之Z方向上之間隔可較相鄰之導電體層23間之Z方向上之間隔大。換言之，最上層之導電體層23與導電體層24之間之絕緣體層之厚度可較相鄰之導電體層23間之絕緣體層之厚度厚。導電體層24例如形成為沿著XY平面擴展之板狀，被用作選擇閘極線SGD。導電體層24例如包含鎢(W)。
於導電體層24之上方，隔著絕緣體層(省略圖示)設置有導電體層25。例如，導電體層25形成為沿著Y方向延伸之線狀，被用作位元線BL。亦即，於未圖示之區域中，複數個導電體層25沿著Y方向排列。導電體層25例如包含銅(Cu)。
記憶體柱MP係沿著Z方向延伸地設置，且貫通導電體層22~24。具體而言，記憶體柱MP中之下部柱LP貫通導電體層22及23，且底部接觸於導電體層21。換言之，下部柱LP於包含導電體層22及23之積層 體內沿著Z方向延伸。記憶體柱MP中之上部柱UP貫通導電體層24，且接觸於下部柱LP。換言之，上部柱UP於導電體24內沿著Z方向延伸。
又，記憶體柱MP例如包含核心構件30、半導體層31、積層膜32、半導體部33、核心構件40、半導體層41、半導體層42、積層膜43、導電體層44、絕緣體層45及半導體部46。核心構件30、半導體層31、積層膜32及半導體部33含在下部柱LP。核心構件40、半導體層41、半導體層42、積層膜43、導電體層44、絕緣體層45及半導體部46含在上部柱UP。上部柱UP及下部柱LP具有錐形形狀，且構成為能夠經由半導體層41而電性連接。
核心構件30沿著Z方向延伸設置。核心構件30之上端例如含在較設置有最上層之導電體層23之層更靠上方之層，核心構件30之下端例如含在設置有導電體層21之層內。核心構件30例如包含氧化矽(SiO2)等絕緣體。
半導體層31覆蓋核心構件30之底面及側面。半導體層31例如包含呈圓筒狀設置之部分。半導體層31之下端接觸於導電體層21。半導體層31之上端含在較設置有最上層之導電體層23之層更為上層，且到達下部柱LP之上端。
除了導電體層21與半導體層31接觸之部分以外，積層膜32覆蓋半導體層31之側面及底面。積層膜32例如包含呈圓筒狀設置之部分。關於積層膜32之詳細層構造，將於下文敍述。
半導體部33覆蓋核心構件30之上表面，且接觸於半導體層31中設置於核心構件30之上方之部分之內壁。半導體部33例如呈圓柱狀設置，且到達下部柱LP之上端。
核心構件40係沿著Z方向延伸地設置，且於由導電體層44之上表面及絕緣體層45之下表面所形成之交界面B附近，沿著XY平面之剖面之徑之大小連續地大幅變化。於圖4之例中，核心構件40自交界面B附近起上方部分之徑相對於下方部分之徑較小。核心構件40之下端含在導電體層23與導電體層24之間之層。核心構件40之上端含在較設置導電體層24之層更為上層。
再者，交界面B未必和導電體層24與形成於導電體層24之上方之絕緣體層之交界面一致，但導電體24之至少一部分設置於較交界面B更為下方，形成於導電體層24之上方之絕緣體層之至少一部分設置於較交界面B更為上方。
半導體層41覆蓋核心構件40之側面及底面，且包含呈圓筒狀設置之部分。半導體層41之下端接觸於下部柱LP內之半導體部33。半導體層41之上端位於較核心構件40之上端更為上方，且到達上部柱UP之上端。
半導體層42覆蓋半導體層41之側面之一部分，且包含呈圓筒狀設置之部分。半導體層42之下端含在較導電體層24之下端更為下層，且半導體層42之上端到達上部柱UP之上端。再者，半導體層41及42亦可能存在未必能相互識別為不同之層之情況。
積層膜43覆蓋半導體層42之側面，且包含呈圓筒狀設置之部分。關於積層膜32之詳細層構造，將於下文敍述。
半導體層41、半導體層42、及積層膜43中之任一者均沿著Z方向連續地設置。亦即，半導體層41、半導體層42、及積層膜43均自較交界面B靠下方之部分至上方之部分為連續膜。又，半導體層41、半導體 層42、及積層膜43之沿著XY平面之層剖面之厚度係沿著Z方向實質上均勻。因此，半導體層41、半導體層42、及積層膜43係與核心構件40之直徑之情形同樣地，於交界面B附近之上方及下方，沿著XY平面之剖面之直徑沿著Z方向大幅度變化。於圖4之例中，半導體層41、半導體層42、及積層膜43係與核心構件40同樣地，交界面B附近之上方之直徑分別顯著小於下方之直徑。
導電體層44覆蓋積層膜43之側面中之較交界面B靠下方之部分。導電體層44包含呈圓筒狀設置之部分。例如，導電體層44之上端到達交界面B，導電體層44之下端位於導電體層24之下端與積層膜43之下端之間。導電體層44與導電體層24電性連接。導電體層44例如包含多晶矽。
絕緣體層45覆蓋積層膜43之側面中之較交界面B靠上方之部分。絕緣體層45包含呈圓筒狀設置之部分。例如，絕緣體層45之上端到達上部柱UP之上端，絕緣體層45之下端到達交界面B。又，例如，上部柱UP之上表面中之絕緣體層45之沿著XY平面之內徑較上部柱UP之底面之直徑小。
於交界面B附近，絕緣體層45之外徑與導電體層44之外徑實質上相等。另一方面，於交界面B附近，絕緣體層45之內徑較導電體層44之內徑小。藉此，如上所述，於核心構件40、半導體層41、半導體層42、及積層膜43中，交界面B附近之沿著XY平面之剖面之直徑大小產生急遽之變化。
半導體部46覆蓋核心構件40之上表面，且接觸於半導體層41中之設置於核心構件40之上方之部分之內壁。半導體部46例如呈圓柱 狀設置，且到達上部柱UP之上端。
於記憶體柱MP內之半導體層41、半導體層42、及半導體部46之上表面，設置有柱狀之接觸件CP。於圖示之區域中，示出與4根記憶體柱MP中之2根記憶體柱MP對應之接觸件CP。於在該區域中未連接接觸件CP之記憶體柱MP，於未圖示之區域中連接有接觸件CP。於接觸件CP之上表面，接觸有1個導電體層25、即1條位元線BL。對於1條位元線BL，於由狹縫SLT及SHE所分隔出之空間之各者中連接有1個接觸件CP。
狹縫SLT例如形成為沿著XZ平面擴展之板狀，且將導電體層22~24分斷。狹縫SLT之上端包含於導電體層24與導電體層25之間之層。狹縫SLT之下端例如包含於設置有導電體層21之層。狹縫SLT例如包含氧化矽等絕緣體。
狹縫SHE例如形成為沿著XZ平面擴展之板狀，且將導電體層24分斷。狹縫SHE之上端包含於導電體層24與導電體層25之間之層。狹縫SHE之下端例如包含於設置有最上層之導電體層23之層與設置有導電體層24之層之間的層。狹縫SHE例如包含氧化矽等絕緣體。
狹縫SLT之上端、狹縫SHE之上端、及記憶體柱MP之上端可對齊，亦可不對齊。導電體層44之下端與狹縫SHE之下端可對齊，亦可不對齊。
圖5係沿著圖4之V-V線之剖視圖，表示第1實施形態之半導體記憶裝置中之記憶體柱MP之剖面構造之一例。更具體而言，圖5表示與半導體基板20之表面平行且包含導電體層23之層中之下部柱LP之剖面構造。
如圖5所示，於包含導電體層23之層中，例如核心構件30 設置於下部柱LP之中央部。半導體層31包圍核心構件30之側面。積層膜32包圍半導體層31之側面。具體而言，積層膜32例如包含隧道絕緣膜34、絕緣膜35、及阻擋絕緣膜36。
隧道絕緣膜34包圍半導體層31之側面。絕緣膜35包圍隧道絕緣膜34之側面。阻擋絕緣膜36包圍絕緣膜35之側面。導電體層23包圍阻擋絕緣膜36之側面。隧道絕緣膜34及阻擋絕緣膜36之各者例如包含氧化矽。絕緣膜35例如包含氮化矽(SiN)。
圖6係沿著圖4之VI-VI線之剖視圖，表示第1實施形態之半導體記憶裝置中之記憶體柱MP之剖面構造之一例。更具體而言，圖6表示與半導體基板20之表面平行且包含導電體層24之層中較交界面B靠下層中之上部柱UP之剖面構造。又，於圖6所示之區域中，上部柱UP與狹縫SHE接觸。
如圖6所示，於較交界面B靠下層中，例如核心構件40設置於上部柱UP之中央部，具有外徑d1a。半導體層41包圍核心構件40之側面，具有外徑d2a。半導體層42包圍半導體層41之側面。積層膜43包圍半導體層42之側面，具有外徑d3a。具體而言，積層膜43例如包含隧道絕緣膜47、絕緣膜48及阻擋絕緣膜49。
隧道絕緣膜47包圍半導體層42之側面。絕緣膜48包圍隧道絕緣膜47之側面。阻擋絕緣膜49包圍絕緣膜48之側面。隧道絕緣膜47及阻擋絕緣膜49之各者例如包含氧化矽。絕緣膜48例如包含氮化矽(SiN)。
導電體層44包圍阻擋絕緣膜49之側面，具有外徑d4a。導電體層44之側面例如與導電體層24及狹縫SHE之各者接觸。
圖7係沿著圖4之VII-VII線之剖視圖，表示第1實施形態之 半導體記憶裝置中之記憶體柱MP之剖面構造之一例。更具體而言，圖7表示較交界面B靠上層中之與半導體基板20之表面平行且包含設置於導電體層24之上方之絕緣體層INS之層中的上部柱UP之剖面構造。又，於圖7所示之區域中，上部柱UP與狹縫SHE接觸。
如圖7所示，於較交界面B靠上層中，例如，核心構件40設置於上部柱UP之中央部，具有較外徑d1a小之外徑d1b。半導體層41包圍核心構件40之側面，具有較外徑d2a小之外徑d2b。半導體層42包圍半導體層41之側面。積層膜43包圍半導體層42之側面，具有較外徑d3a小之外徑d3b。絕緣體層45包圍積層膜43(阻擋絕緣膜49)之側面，具有外徑d4b。外徑d4b可藉由忽略伴隨錐形形狀之沿著Z方向之上部柱UP之外徑之變化量，而視為與外徑d4a實質上相等。絕緣體層45之側面例如與絕緣體層INS及狹縫SHE之各者接觸。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
亦即，半導體層31被用作記憶胞電晶體MT及選擇電晶體ST2之各者之通道。絕緣膜35被用作記憶胞電晶體MT及選擇電晶體ST2之電荷儲存層。半導體層41被用作選擇電晶體ST1之通道。絕緣膜48被用作選擇電晶體ST1之電荷儲存層。藉此，記憶體柱MP之各者例如作為1個NAND串NS發揮功能。
再者，以上所說明之記憶胞陣列10之構造僅為一例，記憶胞陣列10亦可具有其他構造。例如，導電體層23之個數可基於字元線WL 之條數來設計。設置於複數個層之複數個導電體層22亦可分配於選擇閘極線SGS。於將選擇閘極線SGS設置於複數個層之情形時，亦可使用與導電體層22不同之導電體。記憶體柱MP與導電體層25之間可經由2個以上之接觸件而電性連接，亦可經由其他配線而電性連接。狹縫SLT內亦可包含複數種絕緣體。
1.2半導體記憶裝置之製造方法
以下，對自第1實施形態之半導體記憶裝置中之與字元線WL對應之積層構造之形成至選擇閘極線SGD之形成為止之一連串之製造步驟之一例進行說明。圖8~圖26之各者表示第1實施形態之半導體記憶裝置之製造步驟中之包含與記憶胞陣列對應之構造體之剖面構造之一例。再者，於以下所參照之製造步驟之剖視圖中，包含與半導體基板20之表面平行之剖面、及與半導體基板20之表面鉛直之剖面。又，各製造步驟之剖視圖中所顯示之區域包含形成有2個記憶體柱MP、狹縫SLT及SHE之各者之區域。
首先，如圖8所示，將對應於選擇閘極線SGS之犧牲材52及對應於字元線WL之犧牲材53積層。具體而言，首先，於半導體基板20上依序積層絕緣體層50及導電體層21。雖省略圖示，但於絕緣體層50內，例如形成感測放大器模組16等周邊電路。其後，於導電體層21上積層絕緣體層51及犧牲材52，於犧牲材52上交替地積層絕緣體層51及犧牲材53複數次。然後，於最上層之犧牲材53上積層絕緣體層54。
導電體層21被用作源極線SL。導電體層21例如包含矽(Si)。絕緣體層51及54之各者例如包含氧化矽(SiO2)。例如，形成犧牲材52之層數對應於所積層之選擇閘極線SGS之條數，形成犧牲材53之層數對應於所積層之字元線WL之條數。犧牲材52及53例如包含氮化矽(SiN)。
其次，如圖9所示，形成對應於下部柱LP之記憶孔MH。具體而言，首先，藉由光微影法等，形成與記憶孔MH對應之區域開口之遮罩。然後，藉由使用所形成之遮罩進行之各向異性蝕刻，形成記憶孔MH。未圖示之俯視時，複數個記憶孔MH呈錯位狀配置。
藉由本步驟所形成之記憶孔MH貫通絕緣體層51、犧牲材52及53、以及絕緣體層54之各者，記憶孔MH之底部例如於導電體層21內停止。本步驟中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。
繼而，如圖10所示，形成記憶孔MH內之積層構造、即下部柱LP。具體而言，於記憶孔MH之側面及底面、以及絕緣體層54之上表面形成積層膜32。即，依序形成阻擋絕緣膜36、絕緣膜35及隧道絕緣膜34。
然後，於將記憶孔MH底部之積層膜32去除之後，依序形成半導體層31及核心構件30，記憶孔MH內由核心構件30填埋。然後，將形成於記憶孔MH上部之核心構件30之一部分去除，並於該空間內填埋半導體部33。其後，將殘存於較絕緣體層54更靠上層之積層膜32、半導體層31及半導體部33去除。藉此，形成下部柱LP。
繼而，如圖11所示，於下部柱LP及絕緣體層54之上表面積層絕緣體層55、蝕刻終止層56、及對應於選擇閘極線SGD之犧牲材57。絕緣體層55例如包含氧化矽(SiO2)。蝕刻終止層56例如包含氧化鋁(AlO)。犧牲材57例如由與犧牲材52及53相同之材料形成，包含氮化矽(SiN)。
繼而，如圖12所示，形成對應於狹縫SHE之孔H1。具體而言，首先，藉由光微影法等，形成與狹縫SHE對應之區域開口之遮罩。然 後，藉由使用所形成之遮罩進行之各向異性蝕刻，形成孔H1。俯視時，孔H1具有與呈錯位狀配置之下部柱LP重疊之部分。
藉由本步驟所形成之孔H1將犧牲材57分斷，且孔H1之底部例如於蝕刻終止層56內停止。孔H1只要至少將犧牲材57分斷即可。本步驟中之各向異性蝕刻例如為RIE。
繼而，如圖13所示，於犧牲材57上以填埋孔H1之方式形成對應於狹縫SHE之絕緣體層58。然後，例如藉由回蝕處理將形成於較犧牲材57更靠上層之絕緣體層58去除。絕緣體層58例如包含氧化矽(SiO2)。
繼而，如圖14所示，形成對應於上部柱UP之SGD孔SH。具體而言，首先，藉由光微影法等，形成與SGD孔SH對應之區域開口之遮罩。然後，藉由使用所形成之遮罩進行之各向異性蝕刻，形成SGD孔SH。未圖示之俯視時，複數個SGD孔SH分別重疊於複數個下部柱LP。又，複數個SGD孔SH中包含與絕緣體層58重疊之SGD孔SH。即，複數個SGD孔SH中包含絕緣體層58露出於側壁之SGD孔SH。
藉由本步驟所形成之SGD孔SH貫通犧牲材57，且SGD孔SH之底部例如於蝕刻終止層56內停止。SGD孔SH之底部可與絕緣體層58之底部對齊，亦可不對齊。本步驟中之各向異性蝕刻例如為RIE。
繼而，如圖15~圖21所示，形成SGD孔SH內之積層構造。
具體而言，首先，如圖15所示，形成積層構造至距SGD孔SH之底部所期望之高度L1為止。高度L1較自SGD孔SH之底部至開口部為止之高度L2低(L1<L2)。更具體而言，於犧牲材57及絕緣體層58上依序積層導電體層44及犧牲材59，例如藉由回蝕處理，將犧牲材59去除至 SGD孔SH內之規定之深度(L1-L2)為止。其後，藉由進一步之回蝕處理，將導電體層44去除至殘存於SGD孔SH內之犧牲材59之高度L1為止。導電體層44及犧牲材59之上表面相當於交界面B。犧牲材59例如包含SOG(Spin on Glass，旋塗式玻璃)。
然後，如圖16所示，於SGD孔SH之剩餘部分(即，較交界面B靠上方之部分)之內壁形成絕緣體層45。此處，絕緣體層45以較導電體層44更厚之方式形成。藉此，交界面B附近之絕緣體層45之內徑(=d3b)小於導電體層44之內徑(=d3a)。又，交界面B附近之絕緣體層45之內徑小於SGD孔SH底面之直徑(=d3c)。
然後，如圖17所示，於藉由回蝕處理去除犧牲材59之後，藉由各向異性蝕刻將SGD孔SH底部之導電體層44去除。藉此，於各SGD孔SH之底部，蝕刻終止層56之上表面露出。本步驟中之各向異性蝕刻例如為RIE。如上所述，SGD孔SH內之開口部之直徑小於SGD孔SH之底面之直徑。因此，較厚之絕緣體層45成為對於各向異性地入射之蝕刻氣體之成分(離子種)之遮罩，對於形成於SGD孔SH之側壁之導電體層44而言，該蝕刻氣體之成分之入射被抑制，而導電體層44之薄膜化被抑制。另一方面，各向異性地入射之蝕刻氣體之成分係充分地供給至SGD孔SH之底面而未被抑制。如此，根據本實施形態，能夠一面抑制SGD孔SH之側壁之導電體層44之蝕刻，一面更有選擇性地蝕刻底部之導電體層44。
其後，如圖18所示，於犧牲材57及絕緣體層58上、以及SGD孔SH內依序形成積層膜43及半導體層42。所形成之積層膜43及半導體層42部分之SGD孔SH之內徑係於導電體層44與絕緣體層45之交界面B附近，沿著Z方向變化。即，積層膜43中之沿著導電體層44之部分之內徑 較沿著絕緣體層45之部分之內徑大。
然後，如圖19所示，藉由各向異性蝕刻，將SGD孔SH底部之半導體層42及積層膜43去除。藉由本步驟所形成之SGD孔SH貫通蝕刻終止層56及絕緣體層55，且SGD孔SH之底部例如於下部柱LP之半導體部33內停止。本步驟中之各向異性蝕刻例如為RIE。
然後，如圖20及圖21所示，於犧牲材57及絕緣體層58上、以及SGD孔SH內依序形成半導體層41及核心構件40。半導體層41中之核心構件40與導電體層44之間之部分之直徑大於核心構件40與絕緣體層45之間之部分之直徑。其後，將形成於SGD孔SH上部之核心構件40之一部分去除，並於該空間內填埋半導體部46。殘存於較犧牲材57及絕緣體層58更靠上層之積層膜43、半導體層42、半導體層41、核心構件40、及半導體部46例如藉由CMP(chemical mechanical polishing，化學機械拋光法)而去除。藉此，於SGD孔SH內形成上部柱UP。
繼而，如圖22所示，形成對應於狹縫SLT之孔H2。具體而言，首先，藉由光微影法等，形成與孔H2對應之區域開口之遮罩。然後，藉由使用所形成之遮罩進行之各向異性蝕刻，形成孔H2。
藉由本步驟所形成之孔H2將絕緣體層51、犧牲材52及53、絕緣體層54及55、蝕刻終止層56、以及犧牲材57之各者分斷，且孔H2之底部例如於設置有導電體層21之層內停止。再者，孔H2之底部只要至少達到形成有導電體層21之層即可。本步驟中之各向異性蝕刻例如為RIE。
繼而，執行犧牲材52及53置換為字元線WL及選擇閘極線SGS之置換處理。具體而言，首先，使於孔H2內露出之導電體層21之表 面氧化，而形成未圖示之氧化保護膜。其後，例如藉由以熱磷酸進行之濕式蝕刻，選擇性地去除犧牲材52及53。犧牲材52及53經去除之構造體藉由複數個記憶體柱MP等而維持其立體構造。
然後，如圖23所示，對去除犧牲材52及53後之空間經由孔H2填埋導電體。於本步驟中，例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)。將導電體中形成於孔H2內部、以及犧牲材57及絕緣體層58之上表面之部分藉由回蝕處理而去除。藉此，將形成於相鄰之配線層之導電體分離，而形成對應於選擇閘極線SGS之導電體層22、及分別對應於字元線WL0~WL7之複數個導電體層23。本步驟中所形成之導電體層22及23亦可包含障壁金屬。於該情形時，去除犧牲材52及53後之導電體之形成，例如，於將氮化鈦(TiN)成膜為障壁金屬之後，形成鎢(W)。
繼而，如圖24所示，於孔H2內形成對應於狹縫SLT之絕緣體層60。具體而言，於犧牲材57及絕緣體層58上，以填埋孔H2之方式形成絕緣體層60。然後，藉由例如CMP而去除形成於較犧牲材57及絕緣體層58更為上層之絕緣體層60。絕緣體層60例如包含氧化矽(SiO2)。
繼而，如圖25及圖26所示，執行犧牲材57置換為選擇閘極線SGD之置換處理。
具體而言，如圖25所示，例如藉由以熱磷酸進行之濕式蝕刻，選擇性地去除犧牲材57。藉此，於相鄰之2個絕緣體層58之間、及絕緣體層58與絕緣體層60之間分別形成孔H3。
然後，如圖26所示，於去除犧牲材57而形成之孔H3中填埋導電體。於本步驟中，例如使用CVD。將導電體中形成於上部柱UP以及 絕緣體層58及60之上表面之部分藉由回蝕處理予以去除。藉此，將形成於相鄰之孔H3內之導電體分離，而形成對應於選擇閘極線SGD之導電體層24。本步驟中形成之導電體層24亦可包含障壁金屬。於該情形時，去除犧牲材57後之導電體之形成，例如，於將氮化鈦(TiN)成膜為障壁金屬之後，形成鎢(W)。其後，於導電體層24上形成絕緣體層61。具體而言，於導電體層24上，以填埋孔H3之方式形成絕緣體層61。然後，藉由例如CMP而去除形成於較上部柱UP更為上層之絕緣體層61。絕緣體層61例如包含氧化矽(SiO2)。
藉由以上所說明之第1實施形態之半導體記憶裝置之製造步驟，形成記憶體柱MP、連接於記憶體柱MP之源極線SL、字元線WL、以及選擇閘極線SGS及SGD之各者。再者，以上所說明之製造步驟僅為一例，可於各製造步驟之間插入其他處理，亦可於不會產生問題之範圍內調換製造步驟之順序。
1.3本實施形態之效果
根據第1實施形態，能夠一面保護形成於孔之內壁之膜，一面將該孔之底面蝕刻。以下使用圖27對本效果進行說明。
圖27係用以對第1實施形態之效果進行說明之模式圖。於圖27中，分別以比較例及第1實施形態表示將形成於SGD孔底面之膜去除時之情況。具體而言，圖27(A)中示出比較例之SGD孔SH'，圖27(B)中示出第1實施形態之SGD孔SH。比較例表示於SGD孔SH'之內壁形成與導電體層44相同程度之膜厚之絕緣體層45'以代替絕緣體層45之情形。
於一面保護形成於孔之側面之膜，一面將形成於底面之膜去除之情形時，例如使用具有蝕刻各向異性之RIE等。然而，孔之形狀可 為與開口部之直徑相比底面之直徑變小之錐形形狀。因此，如圖27(A)所示，於絕緣體層45'為與導電體層44相同程度之厚度之情形時，自開口部入射之蝕刻氣體之一部分有可能蝕刻形成於底面附近之內壁上之導電體層44。
根據第1實施形態，於形成上部柱UP時，當於SGD孔SH內依序形成導電體層44及犧牲材59之後，將自該SGD孔SH之上端至規定之深度(L2-L1)為止之導電體層44及犧牲材59去除。於去除導電體層44及犧牲材59之一部分之後，將絕緣體層45較導電體層44厚地形成於SGD孔SH內，並將形成於SGD孔SH之底面之絕緣體層45及SGD孔SH內之犧牲材59去除。藉此，於SGD孔SH之內壁，於呈圓筒狀形成之導電體層44之上表面上形成較導電體層44厚之圓筒狀之(換言之，以呈帽檐狀被覆於導電體層44之方式形成)絕緣體層45。因此，如圖27(B)所示，能夠使SGD孔SH之開口部分之直徑根據絕緣體層45之厚度而變窄，能夠使自開口部入射之蝕刻氣體到達底面之區域變窄。因此，於將去除犧牲材59後露出於底面之導電體層44去除時，能夠抑制蝕刻氣體向露出於內壁之導電體層44之入射，進而能夠保護內壁之導電體層44。
又，如上所述，絕緣體層45相對於導電體層44較厚地形成。藉此，於SGD孔SH內形成於較絕緣體層45及導電體層44靠內側之積層膜43、半導體層42及41、以及核心構件40係以於交界面B附近，於朝向上部柱UP之中心之方向上彎曲之方式形成。因此，積層膜43、半導體層42及41、以及核心構件40形成如下構造：於交界面B附近，自上部柱UP之中心算起之直徑沿著Z方向自下方朝向上方急遽地變小。
2.第2實施形態
第2實施形態之半導體記憶裝置具有第1實施形態之半導體記憶裝置之構造中所形成之絕緣體層45最終被去除之構造。以下，針對第2實施形態之半導體記憶裝置，對與第1實施形態不同之方面進行說明。
2.1記憶胞陣列
圖28表示第2實施形態之半導體記憶裝置所具備之記憶胞陣列10之剖面構造之一例。如圖28所示，第2實施形態中之記憶胞陣列10之構造相對於第1實施形態中使用圖4所說明之記憶胞陣列10之構造，上部柱UP之構造不同。具體而言，第2實施形態中之上部柱UP設置有核心構件40A、半導體層41A、半導體層42A、積層膜43A、導電體層44及半導體部46A。
核心構件40A係沿著Z方向延伸地設置，且於由導電體層44之上表面及積層膜43A沿著XY平面形成之交界面B'附近，沿著XY平面之剖面之外徑大幅度變化。於圖28之例中，核心構件40A於交界面B'附近，上方之部分之直徑較下方之部分之直徑大。
半導體層41A覆蓋核心構件40A之側面及底面，半導體層42A覆蓋半導體層41A之側面之一部分，積層膜43A覆蓋半導體層42A之側面，且分別包含呈圓筒狀設置之部分。
半導體層41A、半導體層42A及積層膜43A中之任一者均沿著Z方向跨交界面B'而設置。又，半導體層41A、半導體層42A及積層膜43A之各者除交界面B'以外，沿著XY平面之剖面之厚度沿著Z方向大致均勻。因此，半導體層41A、半導體層42A及積層膜43A係與核心構件40A同樣地，於交界面B'附近，沿著XY平面之剖面之外徑及內徑大幅度變化。於圖28之例中，積層膜43A中之半導體層41A及42A與導電體層24之間之部分的直徑小於半導體層41A及42A與形成於導電體層24之上方之 絕緣體層之間之部分的直徑。
導電體層44覆蓋積層膜43A之側面中之較交界面B'靠下方之部分。又，導電體層44於交界面B'(亦即，導電體層44之上表面上)與積層膜43A接觸。
於較交界面B'靠上方，上部柱UP之側面由積層膜43A形成。另一方面，於較交界面B'靠下方，上部柱UP之側面由導電體層44形成，積層膜43A形成於導電體層44之內側。藉此，如上所述，核心構件40A、半導體層41A、半導體層42A及積層膜43A於交界面B'處之沿著XY平面之剖面之直徑大小產生顯著變化。
半導體部46A覆蓋核心構件40A之上表面，接觸於半導體層41A中之設置於核心構件40A之上方之部分之內壁。半導體部46A例如呈圓柱狀設置，且到達上部柱UP之上端。如上所述，半導體層41A之直徑於交界面B'附近，自下方朝向上方大幅度變化。因此，上部柱UP之上端處之半導體層41A之內徑可能變得大於第1實施形態中之半導體層41之內徑。伴隨於此，上部柱UP之上端處之半導體部46A之直徑可能變得大於第1實施形態中之半導體部46之直徑。
2.2半導體記憶裝置之製造方法
以下，對自第2實施形態之半導體記憶裝置中之對應於字元線WL之積層構造之形成至選擇閘極線SGD之形成為止之一連串之製造步驟中與第1實施形態不同之部分進行說明。圖29~圖33之各者表示第2實施形態之半導體記憶裝置之製造步驟中之包含對應於記憶胞陣列之構造體之剖面構造之一例。
首先，執行第1實施形態中所說明之圖8~圖17中之各種步 驟。藉此，於形成上部柱UP時，藉由各向異性蝕刻，將各SGD孔SH底部之導電體層44去除。如第1實施形態中所說明般，於SGD孔SH之內壁，於呈圓筒狀形成之導電體層44之上表面上形成有較導電體層44厚之圓筒狀之絕緣體層45。因此，於將露出於SGD孔SH底面之導電體層44去除時，能夠抑制蝕刻氣體向露出於內壁之導電體層44之入射，進而能夠保護內壁之導電體層44。
然後，如圖29及圖30所示，於去除絕緣體層45之後，於犧牲材57及絕緣體層58上、及SGD孔SH內依序形成積層膜43A及半導體層42A。SGD孔SH內之積層膜43A及半導體層42A於交界面B'附近之上方及下方，沿著XY剖面之剖面之直徑大小變化。具體而言，積層膜43A及半導體層42A係交界面'附近之上方之直徑較下方之直徑大。
然後，如圖31所示，藉由各向異性蝕刻將SGD孔SH底部之半導體層42A及積層膜43A去除。藉由本步驟所形成之SGD孔SH貫通蝕刻終止層56及絕緣體層55，且SGD孔SH之底部例如於下部柱LP之半導體部33內停止。本步驟中之各向異性蝕刻例如為RIE。
然後，如圖32及圖33所示，於犧牲材57及絕緣體層58上、以及SGD孔SH內依序形成半導體層41A及核心構件40A。SGD孔SH內之半導體層41A及核心構件40A係與半導體層42A及積層膜43A同樣，交界面B'附近之上方之直徑較下方之直徑大。其後，將形成於SGD孔SH上部之核心構件40A之一部分去除，並於該空間內填埋半導體部46A。殘存於較犧牲材57及絕緣體層58更靠上層之積層膜43A、半導體層42A、半導體層41A、核心構件40A、及半導體部46A例如藉由CMP而去除。藉此，於SGD孔SH內形成上部柱UP。
以後之步驟係與第1實施形態中所說明之圖22~圖26中之步驟相同，因此省略說明。
2.3本實施形態之效果
於第2實施形態中，於藉由與第1實施形態相同之製造步驟，將SGD孔SH底面上之導電體層44去除時，於SGD孔SH之內壁中之呈圓筒狀形成之導電體層44之上表面上形成較導電體層44厚之圓筒狀之絕緣體層45。因此，與第1實施形態同樣地，能夠一面保護孔內壁上之膜，一面將底面上之膜去除。
再者，於第2實施形態中，於去除SGD孔SH底面上之導電體層44之後，將絕緣體層45去除。藉此，形成於SGD孔SH內之積層膜43A、半導體層42A及41A、以及核心構件40A係以於交界面B'，於遠離上部柱UP之中心之方向上彎曲之方式形成。因此，積層膜43A中之半導體層42A及41A與導電體層44之間之部分之直徑小於半導體層42A及41A與絕緣體層61之間之部分之直徑。伴隨於此，上部柱UP之上端處之半導體部46A之直徑較不去除絕緣體層45之情形大。因此，能夠增大上部柱UP上端處之半導體部46A之面積，進而能夠確保相對於與上部柱UP連接之接觸件CP之位置偏移之容限。
3.變化例等
再者，上述第1實施形態及第2實施形態能夠進行各種變化。
3.1第1變化例
例如，於上述第1實施形態及第2實施形態中，對在形成上部柱UP時，一面保護SGD孔SH側壁之導電體層44，一面將底部之導電體層44去除之方法進行了說明，但亦可將相同之方法應用於下部柱LP之形成。
圖34~圖38之各者表示第1變化例之半導體記憶裝置之製造步驟中之包含對應於記憶胞陣列之構造體之剖面構造之一例。
首先，執行第1實施形態中所說明之圖8及圖9中之各種步驟。藉此，於形成下部柱LP時，形成記憶孔MH。
然後，如圖34所示，形成積層構造至距記憶孔MH之底部所期望之高度L1'為止。高度L1'係較自記憶孔MH之底部至開口部為止之高度L2'短(L1'<L2')。更具體而言，於絕緣體層54上依序積層積層膜32B及犧牲材71，例如藉由回蝕處理，將犧牲材71去除至記憶孔MH內之規定之深度(L1'-L2')為止。其後，藉由進一步之回蝕處理，將積層膜32B去除至殘存於記憶孔MH內之犧牲材71之高度L1'為止。積層膜32B及犧牲材71之上表面相當於“交界面B”。
然後，如圖35所示，於記憶孔MH之剩餘之內壁形成絕緣體層72。此處，絕緣體層72形成為較積層膜32B厚。藉此，“交界面B”附近之記憶孔MH中之絕緣體層72之內徑小於積層膜32B之內徑。
然後，如圖36所示，於藉由回蝕處理去除犧牲材71之後，藉由各向異性蝕刻將記憶孔MH底部之積層膜32B去除。藉此，於各記憶孔MH之底部，導電體層21之上表面露出。本步驟中之各向異性蝕刻例如為RIE。RIE具有Z方向之蝕刻各向異性，但關於XY方向亦可能具有若干蝕刻成分。然而，由於供蝕刻氣體入射之記憶孔MH內之開口部之直徑係較記憶孔MH內部中之較“交界面B”靠下方之直徑窄，因此對於形成於記憶孔MH側壁之積層膜32B之蝕刻成分被抑制。藉此，能夠更有選擇性地蝕刻記憶孔MH底部之積層膜32B。
其後，如圖37及圖38所示，於去除絕緣體層72之後，於絕 緣體層54上、及記憶孔MH內依序形成半導體層31B及核心構件30B。記憶孔MH內之半導體層31B之“交界面B”附近之上方之直徑較下方之直徑大。其後，將形成於記憶孔MH上部之核心構件30B之一部分去除，並於該空間內填埋半導體部33B。殘存於較絕緣體層54更靠上層之半導體層31B、核心構件30B及半導體部33B例如藉由CMP而去除。藉此，於記憶孔MH內形成下部柱LP。
於第1變化例中，於去除記憶孔MH底面上之積層膜32B時，於記憶孔MH之內壁中之呈圓筒狀形成之積層膜32B之上表面上形成較積層膜32B厚之圓筒狀之絕緣體層72。因此，與第1實施形態及第2實施形態同樣地，能夠一面保護孔內壁上之膜，一面將底面上之膜去除。
3.2其他
又，於上述第1實施形態及第2實施形態中，以半導體記憶裝置1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。又，半導體記憶裝置1亦可為設置有感測放大器模組16等之晶片與設置有記憶胞陣列10之晶片貼合而成之構造。
於上述各實施形態中，對字元線WL與選擇閘極線SGS相鄰且字元線WL與選擇閘極線SGD相鄰之構造進行了說明，但並不限定於此。例如，亦可於最上層之字元線WL與選擇閘極線SGD之間設置虛設字元線。同樣地，亦可於最下層之字元線WL與選擇閘極線SGS之間設置虛設字元線。又，於為連結有複數個柱之構造之情形時，亦可將連結部分附近之導電體層用作虛設字元線。
於上述各實施形態中，對經由記憶體柱MP之底部將半導體層31與導電體層21電性連接之情形進行了例示，但並不限定於此。半導體層31與導電體層21亦可經由記憶體柱MP之側面而電性連接。於該情形時，將形成於記憶體柱MP之側面之積層膜32之一部分去除，而形成經由該部分使半導體層31與導電體層21接觸之構造。
於本說明書中，“膜厚”例如表示形成於記憶孔MH或SGD孔SH內之構成要素之內徑及外徑間之差。某一層之“內徑”及“外徑”分別意指XY平面中之剖面中之該層之內側及外側之直徑之平均。再者，“直徑”於“內徑”及“外徑”中之任一含義中均可使用。
於本說明書中，“相對向之部分”對應於在與半導體基板20之表面平行之方向上接近之2個構成要素之部分。例如，與導電體層23對向之半導體層31之部分對應於形成有該導電體層23之層中所包含之半導體層31之部分。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請享有以日本專利申請2019-29692號(申請日：2019年2月21日)作為基礎申請之優先權。本申請係藉由參照該基礎申請而包含基礎申請之全部內容。
10         記憶胞陣列 20         半導體基板 21         導電體層 22         導電體層 23         導電體層 24         導電體層 25         導電體層 30         核心構件 31         半導體層 32         積層膜 33         半導體部 40         核心構件 41         半導體層 42         半導體層 43         積層膜 44         半導體層 45         絕緣體層 46         半導體部 B           交界面 BL         位元線 CP         接觸件 LP         下部柱 MP        記憶體柱 MT        記憶胞電晶體 SGD      選擇閘極線 SGS       選擇閘極線 SHE       狹縫 SL         源極線 SLT       狹縫 ST1       選擇電晶體 ST2       選擇電晶體 SU         串單元 UP         上部柱 WL        字元線

Claims (15)

  1. 一種半導體記憶裝置，其具備：積層體，其包含於第1方向積層之複數個第1導電體層；第1半導體層，其於上述積層體內朝上述第1方向延伸；第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間；第2導電體層，其配置於上述積層體之上方；第2半導體層，其於上述第2導電體層內朝上述第1方向延伸，且電性連接於上述第1半導體層；第3導電體層，其配置於上述第2半導體層與上述第2導電體層之間，且與上述第2導電體層電性連接；第1絕緣體層，其配置於上述第3導電體層之上方；以及第2絕緣體層，其包含配置於上述第2半導體層與上述第3導電體層之間之第1部分、及配置於上述第2半導體層與上述第1絕緣體層之間之第2部分，至少自上述第1部分至上述第2部分為連續膜；且上述第2絕緣體層之徑在上述第2部分比在上述第1部分大。
  2. 如請求項1之半導體記憶裝置，其中上述第2半導體層包含沿著上述第2絕緣體層之上述第1部分之第1部分、及沿著上述第2絕緣體層之上述第2部分之第2部分，且自上述第2半導體層之上述第1部分至上述第2半導體層之上述第2部分為連續膜，上述第2半導體層之徑在上述第2部分比在上述第1部分大。
  3. 如請求項1之半導體記憶裝置，其進而具備第3絕緣體層，上述第3絕緣體層將上述第2導電體層分離成2個部分，且與上述第3導電體層相接。
  4. 一種半導體記憶裝置，其具備：積層體，其包含於第1方向積層之複數個第1導電體層；第1半導體層，其於上述積層體內朝上述第1方向延伸；第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間；第2導電體層，其配置於上述積層體之上方；第2半導體層，其於上述第2導電體層內朝上述第1方向延伸，且電性連接於上述第1半導體層；第3導電體層，其配置於上述第2半導體層與上述第2導電體層之間，且與上述第2導電體層電性連接；第1絕緣體層，其配置於上述第2導電體層之上方；以及第2絕緣體層，其包含配置於上述第2半導體層與上述第3導電體層之間之第1部分、及配置於上述第2半導體層與上述第1絕緣體層之間之第2部分，自上述第1部分至上述第2部分為連續膜，且與上述第3導電體層之上表面相接。
  5. 如請求項4之半導體記憶裝置，其中上述第2絕緣體層之徑在上述第2部分比在上述第1部分小。
  6. 如請求項4之半導體記憶裝置，其中上述第2半導體層包含沿著上述第2絕緣體層之上述第1部分之第1部分、及沿著上述第2絕緣體層之上述第2部分之第2部分，且自上述第2半導體層之上述第1部分至上述第2半導體層之上述第2部分為連續膜，上述第2半導體層之徑在上述第2部分比在上述第1部分小。
  7. 如請求項4之半導體記憶裝置，其進而具備第3絕緣體層，上述第3絕緣體層將上述第2導電體層分離成2個部分，且與上述第3導電體層及上述第2絕緣體層相接。
  8. 如請求項1或4之半導體記憶裝置，其中上述第2絕緣體層包含第2電荷儲存層。
  9. 如請求項1或4之半導體記憶裝置，其進而具備第4絕緣體層，上述第4絕緣體層將上述複數個第1導電體層及上述第2導電體層分離成2個部分。
  10. 一種半導體記憶裝置之製造方法，其具備：形成積層體，上述積層體包含於第1方向積層之複數個第1犧牲材；形成柱，上述柱包含於上述積層體內朝上述第1方向延伸之第1半導體層、及配置於上述複數個第1犧牲材與上述第1半導體層之間之第1電荷儲存層； 於上述積層體之上方形成第2犧牲材，且形成於上述第1方向通過上述第2犧牲材之孔；於上述孔內依序形成第1導電體層及第3犧牲材之後，將上述第3犧牲材及上述第1導電體層中自上述孔之上端至規定深度為止之部分去除；將第1絕緣體層較上述第1導電體層厚地形成於上述孔之側壁之後，去除形成於上述孔內之上述第3犧牲材；以及去除上述第3犧牲材之後，將上述第1導電體層中形成於上述孔之下端之部分去除。
  11. 如請求項10之製造方法，其進而具備：將上述第1導電體層之上述部分去除之後，於上述孔內形成第2絕緣體層；將上述第2絕緣體層中形成於上述孔之下端之部分去除，而使上述第1半導體層露出；及於上述第1半導體層露出之上述孔內形成第2半導體層。
  12. 如請求項11之製造方法，其進而具備：於形成上述第2半導體層之後，將上述第2犧牲材去除，且於去除上述第2犧牲材後之區域之一部分形成第2導電體。
  13. 如請求項10之製造方法，其進而具備：於形成上述孔之前，形成將上述第2犧牲材分斷之狹縫，且於上述狹縫內形成第3絕緣體層，且形成上述孔包括使上述第3絕緣體層露出於上述孔之側壁。
  14. 如請求項11之製造方法，其進而具備：去除上述第1導電體層之上述部分之後且形成上述第2絕緣體層之前，將上述第1絕緣體層去除。
  15. 如請求項14之製造方法，其中形成上述第2絕緣體層包括以上述第2絕緣體層覆蓋上述第1導電體層之上表面。
TW108124872A 2019-02-21 2019-07-15 半導體記憶裝置及其製造方法 TWI715105B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-029692 2019-02-21
JP2019029692A JP2020136535A (ja) 2019-02-21 2019-02-21 半導体記憶装置及び半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
TW202032763A TW202032763A (zh) 2020-09-01
TWI715105B true TWI715105B (zh) 2021-01-01

Family

ID=72140339

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108124872A TWI715105B (zh) 2019-02-21 2019-07-15 半導體記憶裝置及其製造方法

Country Status (4)

Country Link
US (1) US10937803B2 (zh)
JP (1) JP2020136535A (zh)
CN (1) CN111599821B (zh)
TW (1) TWI715105B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137806A (ko) 2019-05-31 2020-12-09 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
JP2020205387A (ja) * 2019-06-19 2020-12-24 キオクシア株式会社 半導体記憶装置及びその製造方法
US11387245B2 (en) * 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
KR20220151341A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201719868A (zh) * 2015-09-09 2017-06-01 Toshiba Kk 半導體記憶裝置及其製造方法
TW201820595A (zh) * 2014-03-13 2018-06-01 日商東芝記憶體股份有限公司 半導體記憶體
TW201824521A (zh) * 2016-09-13 2018-07-01 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201836072A (zh) * 2017-03-16 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶體
TW201836123A (zh) * 2017-03-23 2018-10-01 東芝記憶體股份有限公司 半導體記憶裝置
TW201841347A (zh) * 2017-03-23 2018-11-16 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201843816A (zh) * 2017-03-24 2018-12-16 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US20190013237A1 (en) * 2017-07-07 2019-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device and method of fabricating the same
US20190027489A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US20190043884A1 (en) * 2016-08-05 2019-02-07 Micron Technology, Inc. Vertical String Of Memory Cells Individually Comprising A Programmable Charge Storage Transistor Comprising A Control Gate And A Charge storage Structure And Method Of Forming A Vertical String Of Memory Cells Individually Comprising A Programmable Charge Storage Transistor Comprising A Control Gate And A Charge Storage Structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2013105979A (ja) 2011-11-16 2013-05-30 Toshiba Corp 半導体装置及びその製造方法
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
WO2018161846A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Joint openning structures of three-dimensional memory devices and methods for forming the same
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201820595A (zh) * 2014-03-13 2018-06-01 日商東芝記憶體股份有限公司 半導體記憶體
TW201719868A (zh) * 2015-09-09 2017-06-01 Toshiba Kk 半導體記憶裝置及其製造方法
US20190043884A1 (en) * 2016-08-05 2019-02-07 Micron Technology, Inc. Vertical String Of Memory Cells Individually Comprising A Programmable Charge Storage Transistor Comprising A Control Gate And A Charge storage Structure And Method Of Forming A Vertical String Of Memory Cells Individually Comprising A Programmable Charge Storage Transistor Comprising A Control Gate And A Charge Storage Structure
TW201824521A (zh) * 2016-09-13 2018-07-01 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201836072A (zh) * 2017-03-16 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶體
TW201836123A (zh) * 2017-03-23 2018-10-01 東芝記憶體股份有限公司 半導體記憶裝置
TW201841347A (zh) * 2017-03-23 2018-11-16 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201843816A (zh) * 2017-03-24 2018-12-16 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US20190013237A1 (en) * 2017-07-07 2019-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device and method of fabricating the same
US20190027489A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same

Also Published As

Publication number Publication date
US20200273876A1 (en) 2020-08-27
CN111599821A (zh) 2020-08-28
US10937803B2 (en) 2021-03-02
JP2020136535A (ja) 2020-08-31
TW202032763A (zh) 2020-09-01
CN111599821B (zh) 2023-12-05

Similar Documents

Publication Publication Date Title
US11282782B2 (en) Semiconductor memory device
TWI715105B (zh) 半導體記憶裝置及其製造方法
US11222902B2 (en) Semiconductor memory device
TWI718588B (zh) 半導體記憶裝置及其製造方法
TWI755748B (zh) 半導體記憶裝置
CN110858592B (zh) 半导体存储器及半导体存储器的制造方法
TWI716825B (zh) 半導體記憶體及其製造方法
JP2020047810A (ja) 半導体記憶装置及びその製造方法
US20200212059A1 (en) Semiconductor memory device
TWI704683B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI723737B (zh) 半導體記憶裝置
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI793430B (zh) 半導體記憶裝置
TWI714211B (zh) 半導體記憶裝置
TW202131492A (zh) 半導體記憶裝置
TWI764086B (zh) 半導體記憶裝置
JP2020126888A (ja) 半導体記憶装置
US20240090221A1 (en) Memory device

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees