CN111599821A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种具有能够将存储单元与配线良好地连接的接触孔的半导体存储装置及其制造方法。一实施方式的半导体存储装置具备：积层体，包含在第1方向上积层的多个第1导电体层；第1半导体层，在积层体内在第1方向上延伸；第1电荷累积层，配置于多个第1导电体层与第1半导体层之间；第2导电体层，配置于积层体的上方；第2半导体层，在第2导电体层内在第1方向上延伸且电连接于第1半导体层；第3导电体层，配置于第2半导体层与第2导电体层之间且与第2导电体层电连接；第1绝缘体层，配置于第3导电体层的上方；以及第2绝缘体层，包含配置于第2半导体层与第3导电体层之间的第1部分、及配置于第2半导体层与第1绝缘体层之间的第2部分，至少从第1部分到第2部分为连续膜；且第2绝缘体层的第2部分的直径比第1部分的直径大。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请享有以日本专利申请2019-29692号(申请日：2019年2月21日)作为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
作为能够非易失地存储数据的半导体存储装置，已知有NAND(Not-And，与非)闪速存储器。在像该NAND闪速存储器这样的半导体存储装置中，为了高集成化、大容量化而采用三维存储器结构。三维存储器结构例如配置有在衬底上设置有多个存储孔且在各存储孔中包含多个存储单元的存储单元群(NAND串)。所述存储单元群的一端经由接触孔而连接于配线。
发明内容
实施方式提供一种具有能够将存储单元与配线良好地连接的接触孔的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：积层体，包含在第1方向上积层的多个第1导电体层；第1半导体层，在所述积层体内在所述第1方向上延伸；第1电荷累积层，配置于所述多个第1导电体层与所述第1半导体层之间；第2导电体层，配置于所述积层体的上方；第2半导体层，在所述第2导电体层内在所述第1方向上延伸，且电连接于所述第1半导体层；第3导电体层，配置于所述第2半导体层与所述第2导电体层之间，且与所述第2导电体层电连接；第1绝缘体层，配置于所述第3导电体层的上方；以及第2绝缘体层，包含配置于所述第2半导体层与所述第3导电体层之间的第1部分、及配置于所述第2半导体层与所述第1绝缘体层之间的第2部分，从所述第1部分到所述第2部分为连续膜；且所述第2绝缘体层的所述第2部分的直径比所述第1部分的直径大。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储器系统的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路构成图。
图3是从上方观察第1实施方式的半导体存储装置的存储单元阵列时的俯视图。
图4是沿着图3的IV-IV线的存储单元阵列的剖视图。
图5是沿着图4的V-V线的存储器柱上部的剖视图。
图6是沿着图4的VI-VI线的存储器柱上部的剖视图。
图7是沿着图4的VII-VII线的存储器柱上部的剖视图。
图8～图26是用来对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图27(A)、(B)是用来对第1实施方式的效果进行说明的示意图。
图28是第2实施方式的半导体存储装置的存储单元阵列的剖视图。
图29～图33是用来对第2实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图34～图38是用来对第1变化例的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术性思想具体化的装置或方法。附图是示意性或概念性图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非通过构成要素的形状、结构、配置等而特定。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字是用来将通过包含相同文字的参照符号被参照且具有相同构成的要素彼此加以区别。在无需将以包含相同文字的参照符号表示的要素相互区别的情况下，这些要素分别通过只包含文字的参照符号被参照。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。
1.1构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置
图1是用来对第1实施方式的半导体存储装置的构成进行说明的框图。半导体存储装置1为能够非易失地存储数据的NAND型闪速存储器，由外部的存储器控制器2进行控制。半导体存储装置1与存储器控制器2之间的通信例如支援NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK为能够非易失地存储数据的多个存储单元的集合，例如被用作数据的删除单位。另外，在存储单元阵列10中，设置有多条位线及多条字线。各存储单元例如与1条位线及1条字线相关联。关于存储单元阵列10的详细构成，将在下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别被用于块BLK、字线及位线的选择。
序列发生器13控制半导体存储装置1全体的动作。例如，序列发生器13基于指令寄存器11所保存的指令CMD，控制驱动器模块14、行解码器模块15、及感测放大器模块16等，而执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于地址寄存器12所保存的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12所保存的块地址BA，选择对应的存储单元阵列10内的1个块BLK。而且，行解码器模块15例如将施加于与所选择的字线对应的信号线的电压传输到所选择的块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元所存储的数据，并将判定结果作为读出数据DAT传输到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成为1个半导体装置。作为这种半导体装置，例如可列举像SDTM卡那样的存储卡、或SSD(solidstate drive，固态驱动器)等。
1.1.2存储单元阵列的电路构成
图2是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。在图2中，表示存储单元阵列10所包含的多个块BLK中的1个块BLK。
如图2所示，块BLK例如包含4个串组件SU0～SU3。各串组件SU包含分别与位线BL0～BLm(m为1以上的整数)相关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷累积层，非易失地保存数据。各选择晶体管ST1及ST2被用于各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于相关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL是由各串组件SU中被分配同一列地址的NAND串NS所共用。源极线SL例如在多个块BLK间被共用。
1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可以具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可以设计成任意个数。各块BLK所包含的串组件SU的个数可以设计成任意个数。
1.1.3存储单元阵列的结构
以下，对第1实施方式的半导体存储装置的存储单元阵列的结构的一例进行说明。
此外，在以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于供形成半导体存储装置1的半导体衬底20的表面的铅直方向。在俯视图中，为了便于观察图，适当附加有影线。俯视图中所附加的影线未必与附加有影线的构成要素的素材或特性相关。在剖视图中，为了便于观察图，适当省略绝缘层(层间绝缘膜)、配线、接触件等构成要素。
图3是用来对第1实施方式的半导体存储装置的存储单元阵列的平面布局进行说明的俯视图。在图3中，作为一例，表示某一块BLK内的包含对应于串组件SU0～SU3的结构体的区域的一部分。
如图3所示，存储单元阵列10例如包含狭缝SLT及SHE、存储器柱MP、接触件CP、以及位线BL。
多个狭缝SLT分别在X方向上延伸，且在Y方向上排列。多个狭缝SHE分别在X方向上延伸，且在相邻的狭缝SLT间在Y方向上排列。狭缝SLT的宽度例如比狭缝SHE的宽度宽。各狭缝SLT及SHE包含绝缘体。狭缝SLT例如将对应于字线WL的配线层、对应于选择栅极线SGD的配线层、及对应于选择栅极线SGS的配线层各层分断。狭缝SHE将对应于选择栅极线SGD的配线层分断。
由狭缝SLT及SHE所分隔出的区域对应于1个串组件SU。具体来说，例如于在Y方向上相邻的狭缝SLT间，设置有串组件SU0～SU3。而且，由在狭缝SLT间排列的3个狭缝SHE所分隔出的4个区域分别对应于串组件SU0～SU3。也就是说，半导体存储装置1中包含由狭缝SHE所夹的串组件SU。在存储单元阵列10中，例如在Y方向上重复配置有同样的布局。
多个存储器柱MP在相邻的狭缝SLT间的区域中例如呈16列的错位状配置。各存储器柱MP具有形成于存储孔MH内的部分(下部柱LP)、及形成于SGD孔SH内的部分(上部柱UP)。上部柱UP设置于比下部柱LP靠上层，例如直径比下部柱LP小。
对应的上部柱UP与下部柱LP的组具有俯视时重叠的部分。俯视时，对应的上部柱UP的中心与下部柱LP的中心可以重叠，也可以不重叠。配置于狭缝SHE的附近的存储器柱MP具有与狭缝SHE重叠的部分。在第1实施方式的半导体存储装置1中，可以设计容许狭缝SHE与存储器柱MP的接触的布局。
更具体来说，配置于狭缝SHE的附近的下部柱LP可以具有俯视时与狭缝SHE重叠的部分，与该下部柱LP对应的上部柱UP可以具有俯视时与狭缝SHE相接的部分。
多条位线BL分别在Y方向上延伸，且在X方向上排列。各位线BL是以俯视时针对每个串组件SU至少与1个上部柱UP重叠的方式配置。在图3的例子中，在各上部柱UP重叠有2条位线BL。在重叠于上部柱UP的多条位线BL中的1条位线BL与该上部柱UP之间，设置有接触件CP。在上部柱UP内构成的导电路径经由接触件CP而与对应的位线BL电连接。
此外，以上所说明的存储单元阵列10的平面布局只是一例，并不限定于此。例如，配置于相邻的狭缝SLT间的狭缝SHE的个数可以设计成任意个数。相邻的狭缝SLT间的串组件SU的个数基于狭缝SHE的个数而变化。存储器柱MP的个数及配置可以设计成任意个数及配置。与各存储器柱MP重叠的位线BL的条数可以设计成任意条数。
图4是沿着图3的IV-IV线的剖视图，表示第1实施方式的半导体存储装置的存储单元阵列10的截面结构的一例。如图4所示，存储单元阵列10例如还包含导电体层21～25。导电体层21～25设置于半导体衬底20的上方。
具体来说，在半导体衬底20的上方，隔着绝缘体层设置有导电体层21。虽省略图示，但例如在半导体衬底20与导电体层21之间的绝缘体层中，可以设置感测放大器模块16等周边电路。导电体层21例如形成为沿着XY平面扩展的板状，被用作源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的上方，隔着绝缘体层设置有导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，被用作选择栅极线SGS。导电体层22例如包含钨(W)。
在导电体层22的上方，设置有交替地积层绝缘体层与导电体层23而成的积层体。导电体层23例如形成为沿着XY平面扩展的板状。例如，所积层的多个导电体层23从半导体衬底20侧起依次分别被用作字线WL0～WL7。导电体层23例如包含钨(W)。
在最上层的导电体层23的上方，隔着绝缘体层设置有导电体层24。最上层的导电体层23与导电体层24的Z方向上的间隔可以比相邻的导电体层23间的Z方向上的间隔大。换句话说，最上层的导电体层23与导电体层24之间的绝缘体层的厚度可以比相邻的导电体层23间的绝缘体层的厚度厚。导电体层24例如形成为沿着XY平面扩展的板状，被用作选择栅极线SGD。导电体层24例如包含钨(W)。
在导电体层24的上方，隔着绝缘体层设置有导电体层25。例如，导电体层25形成为沿着Y方向延伸的线状，被用作位线BL。也就是说，在未图示的区域中，多个导电体层25沿着Y方向排列。导电体层25例如包含铜(Cu)。
存储器柱MP是沿着Z方向延伸地设置，且贯通导电体层22～24。具体来说，存储器柱MP中的下部柱LP贯通导电体层22及23，且底部接触于导电体层21。换句话说，下部柱LP在包含导电体层22及23的积层体内沿着Z方向延伸。存储器柱MP中的上部柱UP贯通导电体层24，且接触于下部柱LP。换句话说，上部柱UP在导电体24内沿着Z方向延伸。
另外，存储器柱MP例如包含核心部件30、半导体层31、积层膜32、半导体部33、核心部件40、半导体层41、半导体层42、积层膜43、导电体层44、绝缘体层45、及半导体部46。核心部件30、半导体层31、积层膜32、及半导体部33包含于下部柱LP。核心部件40、半导体层41、半导体层42、积层膜43、导电体层44、绝缘体层45、及半导体部46包含于上部柱UP。上部柱UP及下部柱LP具有锥形形状，且构成为能够经由半导体层41而电连接。
核心部件30沿着Z方向延伸地设置。核心部件30的上端例如包含于比设置有最上层的导电体层23的层更靠上方的层，核心部件30的下端例如包含于设置有导电体层21的层内。核心部件30例如包含氧化硅(SiO2)等绝缘体。
半导体层31覆盖核心部件30的底面及侧面。半导体层31例如包含呈圆筒状设置的部分。半导体层31的下端接触于导电体层21。半导体层31的上端包含于比设置有最上层的导电体层23的层更靠上层，且到达下部柱LP的上端。
除了导电体层21与半导体层31接触的部分以外，积层膜32覆盖半导体层31的侧面及底面。积层膜32例如包含呈圆筒状设置的部分。关于积层膜32的详细层结构，将在下文叙述。
半导体部33覆盖核心部件30的上表面，且接触于半导体层31中的设置于核心部件30的上方的部分的内壁。半导体部33例如呈圆柱状设置，且到达下部柱LP的上端。
核心部件40是沿着Z方向延伸地设置，且在由导电体层44的上表面及绝缘体层45的下表面所形成的交界面B附近，沿着XY平面的截面的直径大小连续地大幅度变化。在图4的例子中，核心部件40从交界面B附近起上方的部分的直径比下方的部分的直径小。核心部件40的下端包含于导电体层23与导电体层24之间的层。核心部件40的上端包含于比设置有导电体层24的层更靠上层。
此外，交界面B未必和导电体层24与形成于导电体层24的上方的绝缘体层的交界面一致，但导电体24的至少一部分设置于比交界面B更靠下方，形成于导电体层24的上方的绝缘体层的至少一部分设置于比交界面B更靠上方。
半导体层41覆盖核心部件40的侧面及底面，包含呈圆筒状设置的部分。半导体层41的下端接触于下部柱LP内的半导体部33。半导体层41的上端位于比核心部件40的上端更靠上方，且到达上部柱UP的上端。
半导体层42覆盖半导体层41的侧面的一部分，包含呈圆筒状设置的部分。半导体层42的下端包含于比导电体层24的下端更靠下层，且半导体层42的上端到达上部柱UP的上端。此外，半导体层41及42也可能存在未必能相互识别为不同的层的情况。
积层膜43覆盖半导体层42的侧面，包含呈圆筒状设置的部分。关于积层膜32的详细层结构，将在下文叙述。
半导体层41、半导体层42、及积层膜43中的任一者均沿着Z方向连续地设置。也就是说，半导体层41、半导体层42、及积层膜43均从比交界面B靠下方的部分到上方的部分为连续膜。另外，半导体层41、半导体层42、及积层膜43的沿着XY平面的层截面的厚度沿着Z方向实质上均匀。因此，半导体层41、半导体层42、及积层膜43是与核心部件40的直径的情况同样地，在交界面B附近的上方及下方，沿着XY平面的截面的直径沿着Z方向大幅度变化。在图4的例子中，半导体层41、半导体层42、及积层膜43是与核心部件40同样地，交界面B附近的上方的直径分别显著小于下方的直径。
导电体层44覆盖积层膜43的侧面中的比交界面B靠下方的部分。导电体层44包含呈圆筒状设置的部分。例如，导电体层44的上端到达交界面B，导电体层44的下端位于导电体层24的下端与积层膜43的下端之间。导电体层44与导电体层24电连接。导电体层44例如包含多晶硅。
绝缘体层45覆盖积层膜43的侧面中的比交界面B靠上方的部分。绝缘体层45包含呈圆筒状设置的部分。例如，绝缘体层45的上端到达上部柱UP的上端，绝缘体层45的下端到达交界面B。另外，例如，上部柱UP的上表面中的绝缘体层45的沿着XY平面的内径比上部柱UP的底面的直径小。
在交界面B附近，绝缘体层45的外径与导电体层44的外径实质上相等。另一方面，在交界面B附近，绝缘体层45的内径比导电体层44的内径小。由此，如上所述，在核心部件40、半导体层41、半导体层42、及积层膜43中，交界面B附近的沿着XY平面的截面的直径大小产生急剧的变化。
半导体部46覆盖核心部件40的上表面，且接触于半导体层41中的设置于核心部件40的上方的部分的内壁。半导体部46例如呈圆柱状设置，且到达上部柱UP的上端。
在存储器柱MP内的半导体层41、半导体层42、及半导体部46的上表面，设置有柱状的接触件CP。在图示的区域中，示出与4根存储器柱MP中的2根存储器柱MP对应的接触件CP。于在该区域中未连接接触件CP的存储器柱MP，在未图示的区域中连接有接触件CP。在接触件CP的上表面，接触有1个导电体层25、即1条位线BL。对于1条位线BL，在由狭缝SLT及SHE所分隔出的各空间中连接有1个接触件CP。
狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体层22～24分断。狭缝SLT的上端包含于导电体层24与导电体层25之间的层。狭缝SLT的下端例如包含于设置有导电体层21的层。狭缝SLT例如包含氧化硅等绝缘体。
狭缝SHE例如形成为沿着XZ平面扩展的板状，且将导电体层24分断。狭缝SHE的上端包含于导电体层24与导电体层25之间的层。狭缝SHE的下端例如包含于设置有最上层的导电体层23的层与设置有导电体层24的层之间的层。狭缝SHE例如包含氧化硅等绝缘体。
狭缝SLT的上端、狭缝SHE的上端、及存储器柱MP的上端可以对齐，也可以不对齐。导电体层44的下端与狭缝SHE的下端可以对齐，也可以不对齐。
图5是沿着图4的V-V线的剖视图，表示第1实施方式的半导体存储装置中的存储器柱MP的截面结构的一例。更具体来说，图5表示与半导体衬底20的表面平行且包含导电体层23的层中的下部柱LP的截面结构。
如图5所示，在包含导电体层23的层中，例如核心部件30设置于下部柱LP的中央部。半导体层31包围核心部件30的侧面。积层膜32包围半导体层31的侧面。具体来说，积层膜32例如包含隧道绝缘膜34、绝缘膜35、及阻挡绝缘膜36。
隧道绝缘膜34包围半导体层31的侧面。绝缘膜35包围隧道绝缘膜34的侧面。阻挡绝缘膜36包围绝缘膜35的侧面。导电体层23包围阻挡绝缘膜36的侧面。隧道绝缘膜34及阻挡绝缘膜36各自例如包含氧化硅。绝缘膜35例如包含氮化硅(SiN)。
图6是沿着图4的VI-VI线的剖视图，表示第1实施方式的半导体存储装置中的存储器柱MP的截面结构的一例。更具体来说，图6表示与半导体衬底20的表面平行且包含导电体层24的层中比交界面B靠下层中的上部柱UP的截面结构。另外，在图6所示的区域中，上部柱UP与狭缝SHE接触。
如图6所示，在比交界面B靠下层中，例如核心部件40设置于上部柱UP的中央部，具有外径d1a。半导体层41包围核心部件40的侧面，具有外径d2a。半导体层42包围半导体层41的侧面。积层膜43包围半导体层42的侧面，具有外径d3a。具体来说，积层膜43例如包含隧道绝缘膜47、绝缘膜48、及阻挡绝缘膜49。
隧道绝缘膜47包围半导体层42的侧面。绝缘膜48包围隧道绝缘膜47的侧面。阻挡绝缘膜49包围绝缘膜48的侧面。隧道绝缘膜47及阻挡绝缘膜49各自例如包含氧化硅。绝缘膜48例如包含氮化硅(SiN)。
导电体层44包围阻挡绝缘膜49的侧面，具有外径d4a。导电体层44的侧面例如与导电体层24及狭缝SHE各自接触。
图7是沿着图4的VII-VII线的剖视图，表示第1实施方式的半导体存储装置中的存储器柱MP的截面结构的一例。更具体来说，图7表示比交界面B靠上层中的与半导体衬底20的表面平行且包含设置于导电体层24的上方的绝缘体层INS的层中的上部柱UP的截面结构。另外，在图7所示的区域中，上部柱UP与狭缝SHE接触。
如图7所示，在比交界面B靠上层中，例如，核心部件40设置于上部柱UP的中央部，具有比外径d1a小的外径d1b。半导体层41包围核心部件40的侧面，具有比外径d2a小的外径d2b。半导体层42包围半导体层41的侧面。积层膜43包围半导体层42的侧面，具有比外径d3a小的外径d3b。绝缘体层45包围积层膜43(阻挡绝缘膜49)的侧面，具有外径d4b。外径d4b可以通过忽略伴随锥形形状的沿着Z方向的上部柱UP的外径的变化量，而视为与外径d4a实质上相等。绝缘体层45的侧面例如与绝缘体层INS及狭缝SHE各自接触。
在以上所说明的存储器柱MP的结构中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31被用作存储单元晶体管MT及选择晶体管ST2各自的通道。绝缘膜35被用作存储单元晶体管MT及选择晶体管ST2的电荷累积层。半导体层41被用作选择晶体管ST1的通道。绝缘膜48被用作选择晶体管ST1的电荷累积层。由此，各存储器柱MP例如作为1个NAND串NS发挥功能。
此外，以上所说明的存储单元阵列10的结构只是一例，存储单元阵列10也可以具有其它结构。例如，导电体层23的个数可以基于字线WL的条数来设计。设置于多个层的多个导电体层22也可分配于选择栅极线SGS。在将选择栅极线SGS设置于多个层的情况下，也可以使用与导电体层22不同的导电体。存储器柱MP与导电体层25之间可以经由2个以上的接触件而电连接，也可以经由其它配线而电连接。狭缝SLT内也可以包含多种绝缘体。
1.2半导体存储装置的制造方法
以下，对从第1实施方式的半导体存储装置中的与字线WL对应的积层结构的形成到选择栅极线SGD的形成为止的一连串的制造步骤的一例进行说明。图8～图26分别表示第1实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的结构体的截面结构的一例。此外，在以下所参照的制造步骤的剖视图中，包含与半导体衬底20的表面平行的截面、及与半导体衬底20的表面铅直的截面。另外，各制造步骤的剖视图中所显示的区域包含分别形成有2个存储器柱MP、狭缝SLT及SHE的区域。
首先，如图8所示，将对应于选择栅极线SGS的牺牲材52及对应于字线WL的牺牲材53积层。具体来说，首先，在半导体衬底20上依次积层绝缘体层50及导电体层21。虽省略图示，但在绝缘体层50内，例如形成感测放大器模块16等周边电路。然后，在导电体层21上积层绝缘体层51及牺牲材52，在牺牲材52上交替地积层绝缘体层51及牺牲材53多次。然后，在最上层的牺牲材53上积层绝缘体层54。
导电体层21被用作源极线SL。导电体层21例如包含硅(Si)。各绝缘体层51及54例如包含氧化硅(SiO2)。例如，形成牺牲材52的层数对应于所积层的选择栅极线SGS的条数，形成牺牲材53的层数对应于所积层的字线WL的条数。牺牲材52及53例如包含氮化硅(SiN)。
接下来，如图9所示，形成对应于下部柱LP的存储孔MH。具体来说，首先，通过光刻法等，形成与存储孔MH对应的区域开口的掩模。然后，通过使用所形成的掩模进行的各向异性蚀刻，形成存储孔MH。未图示的俯视时，多个存储孔MH呈错位状配置。
通过本步骤所形成的存储孔MH贯通各绝缘体层51、牺牲材52及53、以及绝缘体层54，存储孔MH的底部例如在导电体层21内停止。本步骤中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。
接下来，如图10所示，形成存储孔MH内的积层结构、即下部柱LP。具体来说，在存储孔MH的侧面及底面、以及绝缘体层54的上表面形成积层膜32。也就是说，依次形成阻挡绝缘膜36、绝缘膜35、及隧道绝缘膜34。
然后，在将存储孔MH底部的积层膜32去除之后，依次形成半导体层31及核心部件30，存储孔MH内由核心部件30填埋。然后，将形成于存储孔MH上部的核心部件30的一部分去除，并在该空间内填埋半导体部33。然后，将残存于比绝缘体层54更靠上层的积层膜32、半导体层31、及半导体部33去除。由此，形成下部柱LP。
接下来，如图11所示，在下部柱LP及绝缘体层54的上表面积层绝缘体层55、蚀刻终止层56、及对应于选择栅极线SGD的牺牲材57。绝缘体层55例如包含氧化硅(SiO2)。蚀刻终止层56例如包含氧化铝(AlO)。牺牲材57例如由与牺牲材52及53相同的材料形成，包含氮化硅(SiN)。
接下来，如图12所示，形成对应于狭缝SHE的孔H1。具体来说，首先，通过光刻法等，形成与狭缝SHE对应的区域开口的掩模。然后，通过使用所形成的掩模进行的各向异性蚀刻，形成孔H1。俯视时，孔H1具有与呈错位状配置的下部柱LP重叠的部分。
通过本步骤所形成的孔H1将牺牲材57分断，且孔H1的底部例如在蚀刻终止层56内停止。孔H1只要至少将牺牲材57分断即可。本步骤中的各向异性蚀刻例如为RIE。
接下来，如图13所示，在牺牲材57上以填埋孔H1的方式形成对应于狭缝SHE的绝缘体层58。然后，例如通过回蚀处理将形成于比牺牲材57更靠上层的绝缘体层58去除。绝缘体层58例如包含氧化硅(SiO2)。
接下来，如图14所示，形成对应于上部柱UP的SGD孔SH。具体来说，首先，通过光刻法等，形成与SGD孔SH对应的区域开口的掩模。然后，通过使用所形成的掩模进行的各向异性蚀刻，形成SGD孔SH。未图示的俯视时，多个SGD孔SH分别重叠于多个下部柱LP。另外，多个SGD孔SH中包含与绝缘体层58重叠的SGD孔SH。也就是说，多个SGD孔SH中包含绝缘体层58露出于侧壁的SGD孔SH。
通过本步骤所形成的SGD孔SH贯通牺牲材57，且SGD孔SH的底部例如在蚀刻终止层56内停止。SGD孔SH的底部可以与绝缘体层58的底部对齐，也可以不对齐。本步骤中的各向异性蚀刻例如为RIE。
接下来，如图15～图21所示，形成SGD孔SH内的积层结构。
具体来说，首先，如图15所示，形成积层结构到距SGD孔SH的底部所期望的高度L1为止。高度L1比从SGD孔SH的底部到开口部为止的高度L2低(L1＜L2)。更具体来说，在牺牲材57及绝缘体层58上依次积层导电体层44及牺牲材59，例如通过回蚀处理，将牺牲材59去除到SGD孔SH内的规定的深度(L1-L2)为止。然后，通过进一步的回蚀处理，将导电体层44去除到残存于SGD孔SH内的牺牲材59的高度L1为止。导电体层44及牺牲材59的上表面相当于交界面B。牺牲材59例如包含SOG(Spin on Glass，旋涂式玻璃)。
然后，如图16所示，在SGD孔SH的剩余部分(也就是比交界面B靠上方的部分)的内壁形成绝缘体层45。此处，绝缘体层45以比导电体层44更厚的方式形成。由此，交界面B附近的绝缘体层45的内径(＝d3b)小于导电体层44的内径(＝d3a)。另外，交界面B附近的绝缘体层45的内径小于SGD孔SH底面的直径(＝d3c)。
然后，如图17所示，在通过回蚀处理去除牺牲材59之后，通过各向异性蚀刻将SGD孔SH底部的导电体层44去除。由此，在各SGD孔SH的底部，蚀刻终止层56的上表面露出。本步骤中的各向异性蚀刻例如为RIE。如上所述，SGD孔SH内的开口部的直径小于SGD孔SH的底面的直径。因此，较厚的绝缘体层45成为对于各向异性地入射的蚀刻气体的成分(离子种类)的掩模，对于形成于SGD孔SH的侧壁的导电体层44来说，该蚀刻气体的成分的入射被抑制，而导电体层44的薄膜化被抑制。另一方面，各向异性地入射的蚀刻气体的成分是充分地供给到SGD孔SH的底面而未被抑制。像这样，根据本实施方式，能够一边抑制SGD孔SH的侧壁的导电体层44的蚀刻，一边更有选择性地蚀刻底部的导电体层44。
然后，如图18所示，在牺牲材57及绝缘体层58上、以及SGD孔SH内依次形成积层膜43及半导体层42。所形成的积层膜43及半导体层42部分的SGD孔SH的内径在导电体层44与绝缘体层45的交界面B附近，沿着Z方向变化。也就是说，积层膜43中的沿着导电体层44的部分的内径比沿着绝缘体层45的部分的内径大。
然后，如图19所示，通过各向异性蚀刻，将SGD孔SH底部的半导体层42及积层膜43去除。通过本步骤所形成的SGD孔SH贯通蚀刻终止层56及绝缘体层55，且SGD孔SH的底部例如在下部柱LP的半导体部33内停止。本步骤中的各向异性蚀刻例如为RIE。
然后，如图20及图21所示，在牺牲材57及绝缘体层58上、以及SGD孔SH内依次形成半导体层41及核心部件40。半导体层41中的核心部件40与导电体层44之间的部分的直径大于核心部件40与绝缘体层45之间的部分的直径。然后，将形成于SGD孔SH上部的核心部件40的一部分去除，并在该空间内填埋半导体部46。残存于比牺牲材57及绝缘体层58更靠上层的积层膜43、半导体层42、半导体层41、核心部件40、及半导体部46例如通过CMP(chemicalmechanical polishing，化学机械抛光法)而去除。由此，在SGD孔SH内形成上部柱UP。
接下来，如图22所示，形成对应于狭缝SLT的孔H2。具体来说，首先，通过光刻法等，形成与孔H2对应的区域开口的掩模。然后，通过使用所形成的掩模进行的各向异性蚀刻，形成孔H2。
通过本步骤所形成的孔H2分别将绝缘体层51、牺牲材52及53、绝缘体层54及55、蚀刻终止层56、以及牺牲材57分断，且孔H2的底部例如在设置有导电体层21的层内停止。此外，孔H2的底部只要至少达到形成有导电体层21的层即可。本步骤中的各向异性蚀刻例如为RIE。
接下来，执行牺牲材52及53向字线WL及选择栅极线SGS的置换处理。具体来说，首先，使在孔H2内露出的导电体层21的表面氧化，而形成未图示的氧化保护膜。然后，例如通过利用热磷酸进行的湿式蚀刻，选择性地去除牺牲材52及53。牺牲材52及53被去除后的结构体是通过多个存储器柱MP等而维持它的立体结构。
然后，如图23所示，在去除牺牲材52及53而成的空间中经由孔H2填埋导电体。在本步骤中，例如使用CVD(Chemical Vapor Deposition，化学气相沉积)。导电体中的形成于孔H2内部、以及牺牲材57及绝缘体层58的上表面的部分是通过回蚀处理而去除。由此，形成于相邻的配线层的导电体被分离，而形成对应于选择栅极线SGS的导电体层22、及分别对应于字线WL0～WL7的多个导电体层23。本步骤中所形成的导电体层22及23也可以包含势垒金属。在该情况下，在去除牺牲材52及53后的导电体的形成中，例如，在将氮化钛(TiN)成膜为势垒金属之后，形成钨(W)。
接下来，如图24所示，在孔H2内形成对应于狭缝SLT的绝缘体层60。具体来说，在牺牲材57及绝缘体层58上，以填埋孔H2的方式形成绝缘体层60。然后，形成于比牺牲材57及绝缘体层58更靠上层的绝缘体层60例如通过CMP而去除。绝缘体层60例如包含氧化硅(SiO2)。
接下来，如图25及图26所示，执行牺牲材57向选择栅极线SGD的置换处理。
具体来说，如图25所示，例如通过利用热磷酸进行的湿式蚀刻，选择性地去除牺牲材57。由此，在相邻的2个绝缘体层58之间、及绝缘体层58与绝缘体层60之间分别形成孔H3。
然后，如图26所示，在去除牺牲材57所形成的孔H3中填埋导电体。在本步骤中，例如使用CVD。导电体中的形成于上部柱UP以及绝缘体层58及60的上表面的部分是通过回蚀处理而去除。由此，形成于相邻的孔H3内的导电体被分离，而形成对应于选择栅极线SGD的导电体层24。本步骤中所形成的导电体层24也可以包含势垒金属。在该情况下，在去除牺牲材57后的导电体的形成中，例如，在将氮化钛(TiN)成膜为势垒金属之后，形成钨(W)。然后，在导电体层24上形成绝缘体层61。具体来说，在导电体层24上，以填埋孔H3的方式形成绝缘体层61。然后，形成于比上部柱UP更靠上层的绝缘体层61例如通过CMP而去除。绝缘体层61例如包含氧化硅(SiO2)。
通过以上所说明的第1实施方式的半导体存储装置的制造步骤，形成各存储器柱MP、连接于存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD。此外，以上所说明的制造步骤只是一例，也可以在各制造步骤之间插入其它处理，也可以在不会产生问题的范围内调换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式，能够一边保护形成于孔的内壁的膜，一边将该孔的底面蚀刻。以下使用图27对本效果进行说明。
图27是用来对第1实施方式的效果进行说明的示意图。在图27中，分别以比较例及第1实施方式表示将形成于SGD孔底面的膜去除时的情况。具体来说，图27(A)中示出比较例的SGD孔SH′，图27(B)中示出第1实施方式的SGD孔SH。比较例表示在SGD孔SH′的内壁形成与导电体层44相同程度的膜厚的绝缘体层45′以代替绝缘体层45的情况。
在一边保护形成于孔的侧面的膜，一边将形成于底面的膜去除的情况下，例如使用具有蚀刻各向异性的RIE等。然而，孔的形状可以为与开口部的直径相比底面的直径变小的锥形形状。因此，如图27(A)所示，在绝缘体层45′为与导电体层44相同程度的厚度的情况下，从开口部入射的蚀刻气体的一部分有可能蚀刻形成于底面附近的内壁上的导电体层44。
根据第1实施方式，在形成上部柱UP时，当在SGD孔SH内依次形成导电体层44及牺牲材59之后，将从该SGD孔SH的上端到规定的深度(L2-L1)为止的导电体层44及牺牲材59去除。在去除导电体层44及牺牲材59的一部分之后，将绝缘体层45比导电体层44厚地形成于SGD孔SH内，并将形成于SGD孔SH的底面的绝缘体层45及SGD孔SH内的牺牲材59去除。由此，在SGD孔SH的内壁，在呈圆筒状形成的导电体层44的上表面上形成比导电体层44厚的圆筒状的(换句话说，以呈帽檐状被覆于导电体层44的方式形成)绝缘体层45。因此，如图27(B)所示，能够使SGD孔SH的开口部分的直径根据绝缘体层45的厚度而变窄，能够使从开口部入射的蚀刻气体到达底面的区域变窄。因此，在将去除牺牲材59后露出于底面的导电体层44去除时，能够抑制蚀刻气体向露出于内壁的导电体层44的入射，进而能够保护内壁的导电体层44。
另外，如上所述，绝缘体层45相对于导电体层44较厚地形成。由此，在SGD孔SH内形成于比绝缘体层45及导电体层44靠内侧的积层膜43、半导体层42及41、以及核心部件40是以在交界面B附近，在朝向上部柱UP的中心的方向上弯曲的方式形成。因此，积层膜43、半导体层42及41、以及核心部件40形成如下结构：在交界面B附近，从上部柱UP的中心算起的直径沿着Z方向从下方朝向上方急剧地变小。
2.第2实施方式
第2实施方式的半导体存储装置具有第1实施方式的半导体存储装置的结构中所形成的绝缘体层45最终被去除的结构。以下，针对第2实施方式的半导体存储装置，对与第1实施方式不同的方面进行说明。
2.1存储单元阵列
图28表示第2实施方式的半导体存储装置所具备的存储单元阵列10的截面构造的一例。如图28所示，第2实施方式中的存储单元阵列10的结构相对于第1实施方式中使用图4所说明的存储单元阵列10的结构，上部柱UP的结构不同。具体来说，第2实施方式中的上部柱UP设置有核心部件40A、半导体层41A、半导体层42A、积层膜43A、导电体层44、及半导体部46A。
核心部件40A是沿着Z方向延伸地设置，且在由导电体层44的上表面及积层膜43A沿着XY平面形成的交界面B′附近，沿着XY平面的截面的外径大幅度变化。在图28的例子中，核心部件40A在交界面B′附近，上方的部分的直径比下方的部分的直径大。
半导体层41A覆盖核心部件40A的侧面及底面，半导体层42A覆盖半导体层41A的侧面的一部分，积层膜43A覆盖半导体层42A的侧面，且分别包含呈圆筒状设置的部分。
半导体层41A、半导体层42A、及积层膜43A中的任一个均沿着Z方向跨交界面B′而设置。另外，半导体层41A、半导体层42A、及积层膜43A各自除交界面B′以外，沿着XY平面的截面的厚度沿着Z方向大致均匀。因此，半导体层41A、半导体层42A、及积层膜43A与核心部件40A同样地，在交界面B′附近，沿着XY平面的截面的外径及内径大幅度变化。在图28的例子中，积层膜43A中的半导体层41A及42A与导电体层24之间的部分的直径小于半导体层41A及42A与形成于导电体层24的上方的绝缘体层之间的部分的直径。
导电体层44覆盖积层膜43A的侧面中的比交界面B′靠下方的部分。另外，导电体层44在交界面B′(也就是导电体层44的上表面上)与积层膜43A接触。
在比交界面B′靠上方，上部柱UP的侧面由积层膜43A形成。另一方面，在比交界面B′靠下方，上部柱UP的侧面由导电体层44形成，积层膜43A形成于导电体层44的内侧。由此，如上所述，核心部件40A、半导体层41A、半导体层42A、及积层膜43A在交界面B′处的沿着XY平面的截面的直径大小产生显著变化。
半导体部46A覆盖核心部件40A的上表面，接触于半导体层41A中的设置于核心部件40A的上方的部分的内壁。半导体部46A例如呈圆柱状设置，且到达上部柱UP的上端。如上所述，半导体层41A的直径在交界面B′附近，从下方朝向上方大幅度变化。因此，上部柱UP的上端处的半导体层41A的内径可能变得大于第1实施方式中的半导体层41的内径。伴随于此，上部柱UP的上端处的半导体部46A的直径可能变得大于第1实施方式中的半导体部46的直径。
2.2半导体存储装置的制造方法
以下，对从第2实施方式的半导体存储装置中的对应于字线WL的积层结构的形成到选择栅极线SGD的形成为止的一连串的制造步骤中与第1实施方式不同的部分进行说明。图29～图33分别表示第2实施方式的半导体存储装置的制造步骤中的包含对应于存储单元阵列的结构体的截面构造的一例。
首先，执行第1实施方式中所说明的图8～图17中的各种步骤。由此，在形成上部柱UP时，通过各向异性蚀刻，将各SGD孔SH底部的导电体层44去除。如第1实施方式中所说明，在SGD孔SH的内壁，在呈圆筒状形成的导电体层44的上表面上形成有比导电体层44厚的圆筒状的绝缘体层45。因此，在将露出于SGD孔SH底面的导电体层44去除时，能够抑制蚀刻气体向露出于内壁的导电体层44的入射，进而能够保护内壁的导电体层44。
然后，如图29及图30所示，在去除绝缘体层45之后，在牺牲材57及绝缘体层58上、及SGD孔SH内依次形成积层膜43A及半导体层42A。SGD孔SH内的积层膜43A及半导体层42A在交界面B′附近的上方及下方，沿着XY截面的截面的直径大小变化。具体来说，积层膜43A及半导体层42A是交界面′附近的上方的直径比下方的直径大。
然后，如图31所示，通过各向异性蚀刻将SGD孔SH底部的半导体层42A及积层膜43A去除。通过本步骤所形成的SGD孔SH贯通蚀刻终止层56及绝缘体层55，且SGD孔SH的底部例如在下部柱LP的半导体部33内停止。本步骤中的各向异性蚀刻例如为RIE。
然后，如图32及图33所示，在牺牲材57及绝缘体层58上、以及SGD孔SH内依次形成半导体层41A及核心部件40A。SGD孔SH内的半导体层41A及核心部件40A与半导体层42A及积层膜43A同样，交界面B′附近的上方的直径比下方的直径大。然后，将形成于SGD孔SH上部的核心部件40A的一部分去除，并在该空间内填埋半导体部46A。残存于比牺牲材57及绝缘体层58更靠上层的积层膜43A、半导体层42A、半导体层41A、核心部件40A、及半导体部46A例如通过CMP而去除。由此，在SGD孔SH内形成上部柱UP。
以后的步骤与第1实施方式中所说明的图22～图26中的步骤相同，因此省略说明。
2.3本实施方式的效果
在第2实施方式中，在通过与第1实施方式相同的制造步骤，将SGD孔SH底面上的导电体层44去除时，在SGD孔SH的内壁中的呈圆筒状形成的导电体层44的上表面上形成比导电体层44厚的圆筒状的绝缘体层45。因此，与第1实施方式同样地，能够一边保护孔内壁上的膜，一边将底面上的膜去除。
此外，在第2实施方式中，在去除SGD孔SH底面上的导电体层44之后，将绝缘体层45去除。由此，形成于SGD孔SH内的积层膜43A、半导体层42A及41A、以及核心部件40A以在交界面B′，在远离上部柱UP的中心的方向上弯曲的方式形成。因此，积层膜43A中的半导体层42A及41A与导电体层44之间的部分的直径小于半导体层42A及41A与绝缘体层61之间的部分的直径。伴随于此，上部柱UP的上端处的半导体部46A的直径比不去除绝缘体层45的情况大。因此，能够增大上部柱UP上端处的半导体部46A的面积，进而能够确保相对于与上部柱UP连接的接触件CP的位置偏移的容限。
3.变化例等
此外，所述第1实施方式及第2实施方式能够进行各种变化。
3.1第1变化例
例如，在所述第1实施方式及第2实施方式中，对在形成上部柱UP时，一边保护SGD孔SH侧壁的导电体层44，一边将底部的导电体层44去除的方法进行了说明，但也可以将相同的方法应用于下部柱LP的形成。
图34～图38分别表示第1变化例的半导体存储装置的制造步骤中的包含对应于存储单元阵列的结构体的截面构造的一例。
首先，执行第1实施方式中所说明的图8及图9中的各种步骤。由此，在形成下部柱LP时，形成存储孔MH。
然后，如图34所示，形成积层结构到距存储孔MH的底部所期望的高度L1′为止。高度L1′比从存储孔MH的底部到开口部为止的高度L2′短(L1′＜L2′)。更具体来说，在绝缘体层54上依次积层积层膜32B及牺牲材71，例如通过回蚀处理，将牺牲材71去除到存储孔MH内的规定的深度(L1′-L2′)为止。然后，通过进一步的回蚀处理，将积层膜32B去除到残存于存储孔MH内的牺牲材71的高度L1′为止。积层膜32B及牺牲材71的上表面相当于“交界面B”。
然后，如图35所示，在存储孔MH的剩余的内壁形成绝缘体层72。此处，绝缘体层72形成为比积层膜32B厚。由此，“交界面B”附近的存储孔MH中的绝缘体层72的内径小于积层膜32B的内径。
然后，如图36所示，在通过回蚀处理去除牺牲材71之后，通过各向异性蚀刻将存储孔MH底部的积层膜32B去除。由此，在各存储孔MH的底部，导电体层21的上表面露出。本步骤中的各向异性蚀刻例如为RIE。RIE具有Z方向的蚀刻各向异性，但关于XY方向也可能具有若干蚀刻成分。然而，由于供蚀刻气体入射的存储孔MH内的开口部的直径比存储孔MH内部中的比“交界面B”靠下方的直径窄，因此对于形成于存储孔MH侧壁的积层膜32B的蚀刻成分被抑制。由此，能够更有选择性地蚀刻存储孔MH底部的积层膜32B。
然后，如图37及图38所示，在去除绝缘体层72之后，在绝缘体层54上、及存储孔MH内依次形成半导体层31B及核心部件30B。存储孔MH内的半导体层31B的“交界面B”附近的上方的直径比下方的直径大。然后，将形成于存储孔MH上部的核心部件30B的一部分去除，并在该空间内填埋半导体部33B。残存于比绝缘体层54更靠上层的半导体层31B、核心部件30B、及半导体部33B例如通过CMP而去除。由此，在存储孔MH内形成下部柱LP。
在第1变化例中，在去除存储孔MH底面上的积层膜32B时，在存储孔MH的内壁中的呈圆筒状形成的积层膜32B的上表面上形成比积层膜32B厚的圆筒状的绝缘体层72。因此，与第1实施方式及第2实施方式同样地，能够一边保护孔内壁上的膜，一边将底面上的膜去除。
3.2其它
另外，在所述第1实施方式及第2实施方式中，以半导体存储装置1具有在存储单元阵列10下设置有感测放大器模块16等电路的结构的情况为例进行了说明，但并不限定于此。例如，半导体存储装置1也可以为在半导体衬底20上形成有存储单元阵列10及感测放大器模块16的结构。另外，半导体存储装置1也可以为设置有感测放大器模块16等的芯片与设置有存储单元阵列10的芯片贴合而成的结构。
在所述各实施方式中，对字线WL与选择栅极线SGS相邻且字线WL与选择栅极线SGD相邻的结构进行了说明，但并不限定于此。例如，也可以在最上层的字线WL与选择栅极线SGD之间设置虚设字线。同样地，也可以在最下层的字线WL与选择栅极线SGS之间设置虚设字线。另外，在为连结有多个柱的结构的情况下，也可以将连结部分附近的导电体层用作虚设字线。
在所述各实施方式中，对经由存储器柱MP的底部将半导体层31与导电体层21电连接的情况进行了例示，但并不限定于此。半导体层31与导电体层21也可以经由存储器柱MP的侧面而电连接。在该情况下，将形成于存储器柱MP的侧面的积层膜32的一部分去除，而形成经由该部分使半导体层31与导电体层21接触的结构。
在本说明书中，“膜厚”例如表示形成于存储孔MH或SGD孔SH内的构成要素的内径及外径间的差。某一层的“内径”及“外径”分别意指XY平面中的截面中的该层的内侧及外侧的直径的平均。此外，“直径”在“内径”及“外径”中的任一含义中均可以使用。
在本说明书中，“相对向的部分”对应于在与半导体衬底20的表面平行的方向上接近的2个构成要素的部分。例如，与导电体层23对向的半导体层31的部分对应于形成有该导电体层23的层中所包含的半导体层31的部分。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明的主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 序列发生器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～25 导电体层
30、30B、40、40A 核心部件
31、31B、41、41A、42、42A、44 半导体层
32、32B、43、43A 积层膜
33、33B、46、46A 半导体部
34、67 隧道绝缘膜
35、68 绝缘膜
36、69 阻挡绝缘膜
45、50、51、54、55、58、60、61、72 绝缘体层
52、53、57、59、71 牺牲材
56 蚀刻终止层
BLK 块
SU 串组件
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD 选择栅极线

Claims (15)

1.一种半导体存储装置，具备：
积层体，包含在第1方向上积层的多个第1导电体层；
第1半导体层，在所述积层体内在所述第1方向上延伸；
第1电荷累积层，配置于所述多个第1导电体层与所述第1半导体层之间；
第2导电体层，配置于所述积层体的上方；
第2半导体层，在所述第2导电体层内在所述第1方向上延伸，且电连接于所述第1半导体层；
第3导电体层，配置于所述第2半导体层与所述第2导电体层之间，且与所述第2导电体层电连接；
第1绝缘体层，配置于所述第3导电体层的上方；以及
第2绝缘体层，包含配置于所述第2半导体层与所述第3导电体层之间的第1部分、及配置于所述第2半导体层与所述第1绝缘体层之间的第2部分，至少从所述第1部分到所述第2部分为连续膜；且
所述第2绝缘体层的所述第2部分的直径比所述第1部分的直径大。
2.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层包含沿着所述第2绝缘体层的所述第1部分的第1部分、及沿着所述第2绝缘体层的所述第2部分的第2部分，且从所述第2半导体层的所述第1部分到所述第2半导体层的所述第2部分为连续膜，
所述第2半导体层的所述第2部分的直径比所述第1部分的直径大。
3.根据权利要求1所述的半导体存储装置，其还具备第3绝缘体层，所述第3绝缘体层将所述第2导电体层分离成2个部分且与所述第3导电体层相接。
4.一种半导体存储装置，具备：
积层体，包含在第1方向上积层的多个第1导电体层；
第1半导体层，在所述积层体内在所述第1方向上延伸；
第1电荷累积层，配置于所述多个第1导电体层与所述第1半导体层之间；
第2导电体层，配置于所述积层体的上方；
第2半导体层，在所述第2导电体层内在所述第1方向上延伸，且电连接于所述第1半导体层；
第3导电体层，配置于所述第2半导体层与所述第2导电体层之间，且与所述第2导电体层电连接；
第1绝缘体层，配置于所述第2导电体层的上方；以及
第2绝缘体层，包含配置于所述第2半导体层与所述第3导电体层之间的第1部分、及配置于所述第2半导体层与所述第1绝缘体层之间的第2部分，从所述第1部分到所述第2部分为连续膜，且与所述第3导电体层的上表面相接。
5.根据权利要求4所述的半导体存储装置，其中
所述第2绝缘体层的所述第2部分的直径比所述第1部分的直径小。
6.根据权利要求4所述的半导体存储装置，其中
所述第2半导体层包含沿着所述第2绝缘体层的所述第1部分的第1部分、及沿着所述第2绝缘体层的所述第2部分的第2部分，且从所述第2半导体层的所述第1部分到所述第2半导体层的所述第2部分为连续膜，
所述第2半导体层的所述第2部分的直径比所述第1部分的直径小。
7.根据权利要求4所述的半导体存储装置，其还具备第3绝缘体层，所述第3绝缘体层将所述第2导电体层分离成2个部分且与所述第3导电体层及所述第2绝缘体层相接。
8.根据权利要求1或4所述的半导体存储装置，其中
所述第2绝缘体层包含第2电荷累积层。
9.根据权利要求1或4所述的半导体存储装置，其还具备第4绝缘体层，所述第4绝缘体层将所述多个第1导电体层及所述第2导电体层分离成2个部分。
10.一种半导体存储装置的制造方法，具备：
形成积层体，所述积层体包含在第1方向上积层的多个第1牺牲材；
形成柱，所述柱包含在所述积层体内在所述第1方向上延伸的第1半导体层、及配置于所述多个第1牺牲材与所述第1半导体层之间的第1电荷累积层；
在所述积层体的上方形成第2牺牲材，形成在所述第1方向上通过所述第2牺牲材的孔；
当在所述孔内依次形成第1导电体层及第3牺牲材之后，将所述第3牺牲材及所述第1导电体层中的从所述孔的上端到规定的深度为止的部分去除；
在将第1绝缘体层比所述第1导电体层厚地形成于所述孔的侧壁之后，去除形成于所述孔内的所述第3牺牲材；以及
在去除所述第3牺牲材之后，将所述第1导电体层中的形成于所述孔的下端的部分去除。
11.根据权利要求10所述的制造方法，其还具备：
在将所述第1导电体层的所述部分去除之后，在所述孔内形成第2绝缘体层；
将所述第2绝缘体层中的形成于所述孔的下端的部分去除，而使所述第1半导体层露出；及
在所述第1半导体层露出的所述孔内形成第2半导体层。
12.根据权利要求11所述的制造方法，其还具备：在形成所述第2半导体层之后，将所述第2牺牲材去除，并在去除所述第2牺牲材而成的区域的一部分形成第2导电体。
13.根据权利要求10所述的制造方法，其还具备：在形成所述孔之前，形成将所述第2牺牲材分断的狭缝，并在所述狭缝内形成第3绝缘体层，且
形成所述孔包括使所述第3绝缘体层露出于所述孔的侧壁。
14.根据权利要求11所述的制造方法，其还具备：在去除所述第1导电体层的所述部分之后且形成所述第2绝缘体层之前，将所述第1绝缘体层去除。
15.根据权利要求14所述的制造方法，其中
形成所述第2绝缘体层包括利用所述第2绝缘体层覆盖所述第1导电体层的上表面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102704111B1 (ko) 2019-05-31 2024-09-06 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
JP2020205387A (ja) * 2019-06-19 2020-12-24 キオクシア株式会社 半導体記憶装置及びその製造方法
US11387245B2 (en) * 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
KR20220151341A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법
KR20220156690A (ko) * 2021-05-18 2022-11-28 삼성전자주식회사 반도체 소자 및 이를 포함하는 전자 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146206A1 (en) * 2007-11-30 2009-06-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20090242967A1 (en) * 2008-03-14 2009-10-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20190027488A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013105979A (ja) 2011-11-16 2013-05-30 Toshiba Corp 半導体装置及びその製造方法
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US20170069657A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
CN111933576B (zh) 2017-03-08 2021-04-23 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
TWI648825B (zh) * 2017-03-16 2019-01-21 日商東芝記憶體股份有限公司 半導體記憶體
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018163963A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146206A1 (en) * 2007-11-30 2009-06-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20090242967A1 (en) * 2008-03-14 2009-10-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20190027488A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same

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