TWI718588B - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI718588B
TWI718588B TW108125026A TW108125026A TWI718588B TW I718588 B TWI718588 B TW I718588B TW 108125026 A TW108125026 A TW 108125026A TW 108125026 A TW108125026 A TW 108125026A TW I718588 B TWI718588 B TW I718588B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor layer
memory device
insulator
Prior art date
Application number
TW108125026A
Other languages
English (en)
Other versions
TW202034516A (zh
Inventor
鹿嶋孝之
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202034516A publication Critical patent/TW202034516A/zh
Application granted granted Critical
Publication of TWI718588B publication Critical patent/TWI718588B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施形態係提供一種可使記憶體柱體之上部與下部之2個柱體間之連接變得良好之半導體記憶裝置及其製造方法。  一實施形態之半導體記憶裝置具備：複數個第1導電體層，其等係於第1方向上積層；第2導電體層，其設置於上述第1導電體層之上方；第1半導體層，其係於上述複數個第1導電體層內於上述第1方向上延伸；第2半導體層，其包含上述第2導電體層內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分；及第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間。上述第1電荷儲存層之上端係與上述第1半導體層之上端相比，於上述第1方向朝上突出。

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
作為能夠非揮發性記憶資料之半導體記憶裝置，已知有NAND快閃記憶體。如該NAND快閃記憶體之半導體記憶裝置中，為了高積體化、大容量化而一直採用3維記憶體構造。該3維記憶體構造中，已知有將上部與下部之2個柱體連接而構成記憶體柱體之構造。
實施形態提供一種記憶體柱體之上部與下部之2個柱體間之連接良好之半導體記憶裝置及其製造方法。
一個實施形態之半導體記憶裝置具備：複數個第1導電體層，其等係於第1方向上積層；第2導電體層，其設置於上述第1導電體層之上方；第1半導體層，其係於上述複數個第1導電體層內於上述第1方向上延伸；第2半導體層，其包含於上述第2導電體層內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分；及第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間。上述第1電荷儲存層之上端係與上述第1半導體層之上端相比，於上述第1方向朝上突出。
較理想為，上述半導體記憶裝置更具備配置於上述第1半導體層與上述第2導電體層之間，且配置於上述第1電荷儲存層與上述第2半導體層之上述第2部分之間之第1絕緣體層。
較理想為，上述半導體記憶裝置之上述第2半導體層之上述第2部分於內部具備氣隙。
較理想為，上述半導體記憶裝置之上述第1半導體層之直徑大於上述第2半導體層之上述第1部分之直徑。
較理想為，上述半導體記憶裝置之上述第1絕緣體層包含氧化矽或氮化矽。
較理想為，上述半導體記憶裝置更具備配置於上述第2導電體層與上述第2半導體層之上述第1部分之間之第2絕緣體層，且上述第2絕緣體層包含第2電荷儲存層。
較理想為，上述半導體記憶裝置之上述第2半導體層之上述第2部分之膜厚薄於上述第1半導體層之沿著上述複數個第1導電體層及上述第1電荷儲存層配置之部分之膜厚。
其他實施形態之半導體記憶裝置具備：複數個第1導電體層，其等於第1方向上積層；第2導電體層，其設置於上述第1導電體層之上方；第1半導體層，其係於上述複數個第1導電體層內於上述第1方向上延伸；第2半導體層，其包含於上述第2導電體層內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分，且於上述第2部分中與上述第1半導體層相接；第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間；及第1絕緣體，其配置於上述第1半導體層與上述第2導電體層之間，且與上述第2半導體層之上述第2部分相接。
根據上述實施形態，能夠提供一種記憶體柱體之上部與下部之2個柱體間之連接良好之半導體記憶裝置及其製造方法。
以下，參照圖式，對實施形態進行說明。各實施形態例示了用以將發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等未必與現實情況相同。本發明之技術思想並非藉由構成要素之形狀、構造、配置等來確定。
再者，於以下之說明中，對於具有大致同一功能及構成之構成要素，標註同一符號。構成參照符號之文字之後之數字係藉由包含相同文字之參照符號來參照，且為區別具有同樣構成之要素彼此而使用。於無需相互區別由包含相同文字之參照符號表示之要素之情形時，該等要素分別藉由僅包含文字之參照符號來參照。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1半導體記憶裝置 圖1係說明第1實施形態之半導體記憶裝置之構成之方塊圖。半導體記憶裝置1係能夠非揮發性記憶資料之NAND型快閃記憶體，且由外部之記憶體控制器2進行控制。半導體記憶裝置1與記憶體控制器2之間之通信例如支援NAND介面規格。
如圖1所示，半導體記憶裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發性記憶資料之複數個記憶胞之集合，且用作例如資料之抹除單位。又，記憶胞陣列10中，設有複數個位元線及複數個字元線。各記憶胞與例如1條位元線及1條字元線建立關聯。對於記憶胞陣列10之詳細構成隨後描述。
指令暫存器11保持半導體記憶裝置1從記憶體控制器2接收之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1從記憶體控制器2接收之位址信息ADD。位址信息ADD包括例如區塊位址BA、頁面位址PA、及行位址CA。例如，區塊位址BA、頁面位址PA、及行位址CA分別用於選擇區塊BLK、字元線、及位元線。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中保持之指令CMD，控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中使用之電壓。繼而，驅動器模組14基於例如位址暫存器12中保持之頁面位址PA，對與被選擇之字元線對應之信號線施加產生之電壓。
列解碼器模組15基於位址暫存器12中保持之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。繼而，列解碼器模組15將對例如與被選擇之字元線對應之信號線施加之電壓傳輸至被選擇之區塊BLK內被選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2接收之寫入資料DAT，對各位元線施加期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線電壓判定記憶胞中記憶之資料，將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
以上說明之半導體記憶裝置1及記憶體控制器2亦可藉由它們之組合構成1個半導體裝置。作為如此之半導體裝置，可列舉例如SD TM卡之類記憶卡或SSD(solid state drive，固態驅動機)等。
1.1.2記憶胞陣列之電路構成 圖2係對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明之電路圖。圖2表示記憶胞陣列10中包含之複數個區塊BLK中之1個區塊BLK。
如圖2所示，區塊BLK包含例如4個字串單元SU0～SU3。各字串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND字串NS。各NAND字串NS包括例如記憶胞電晶體MT0～MT7、及選擇電晶體ST1及ST2。記憶胞電晶體MT包括控制閘極及電荷儲存層，且非揮發性保持資料。選擇電晶體ST1及ST2各自用於各種動作時之字串單元SU之選擇。
各NAND字串NS中，記憶胞電晶體MT0～MT7為串列連接。選擇電晶體ST1之汲極連接於已被建立關聯之位元線BL，選擇電晶體ST1之源極與串列連接而成之記憶胞電晶體MT0～MT7之一端連接。選擇電晶體ST2之汲極與串列連接而成之記憶胞電晶體MT0～MT7之另一端連接。選擇電晶體ST2之源極與源極線SL連接。
同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別與字元線WL0～WL7共通連接。字串單元SU0～SU3內之選擇電晶體ST1之閘極分別與選擇閘極線SGD0～SGD3共通連接。選擇電晶體ST2之閘極與選擇閘極線SGS共通連接。
以上說明之記憶胞陣列10之電路構成中，位元線BL被各字串單元SU中被分配同一行位址之NAND字串NS所共享。源極線SL於例如複數個區塊BLK間被共享。
與1個字串單元SU內共通之字元線WL連接之複數個記憶胞電晶體MT之集合被稱為例如單元單位CU。例如，包含分別記憶1位元資料之記憶胞電晶體MT之單元單位CU之記憶容量被定義為「1頁份資料」。單元單位CU可根據記憶胞電晶體MT所記憶之資料位元數，具有2頁份資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成不限於以上說明之構成。例如，各NAND字串NS所包含之記憶胞電晶體MT及選擇電晶體ST1及ST2之個數，可分別設計為任意個數。各區塊BLK所包含之字串單元SU之個數，可設計為任意個數。
1.1.3記憶胞陣列之構造 以下，就第1實施形態之半導體記憶裝置之記憶胞陣列之構造之一例進行說明。
再者，以下所參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於形成有半導體記憶裝置1之半導體基板20之表面為垂直之鉛直方向。俯視圖中，為便於觀察圖式而適當附加影線。俯視圖中附加之影線，不一定與被附加影線之構成要素之素材或特性存在關聯。剖視圖中，為便於觀察圖式而將絕緣體層(層間絕緣膜)、配線、接觸點等構成要素適當省略。
圖3係用於說明第1實施形態之半導體記憶裝置之記憶胞陣列之平面布局之俯視圖。圖3中，作為一例，顯示包含與某一區塊BLK內之字串單元SU0～SU3對應之構造體之區域之一部分。
如圖3所示，記憶胞陣列10包含例如複數個狹縫SLT與SHE、記憶體柱體MP、接觸點CP、及位元線BL、以及圖4說明中下述之導電體層21～24。
複數個狹縫SLT分別於記憶胞陣列平面之特定方向(圖3中為X方向)上延伸，且沿與該特定方向相交之方向(圖3中，與X方向正交之方向即Y方向)上排列。複數個狹縫SHE亦分別於X方向上延伸，且於相鄰狹縫SLT間沿Y方向排列。狹縫SLT之寬度大於例如狹縫SHE之寬度。狹縫SLT及SHE分別包含絕緣體。狹縫SLT將例如圖4中下述之字元線WL、選擇閘極線SGD、及選擇閘極線SGS等配線層斷開。即，狹縫SLT將字串單元SU0～SU3與和該等字串單元SU0～SU3相鄰之其他字串單元(未圖示)絕緣分離。又，狹縫SHE將與字串單元SU0～SU3各者對應之選擇閘極線SGD(積層配線層)相互斷開，進行絕緣分離。
如此一來，被狹縫SLT及SHE隔開之區域構成各個字串單元SU0～SU3。記憶胞陣列10整體，為與圖3所示相同之布局於X方向及Y方向上重複配置而成者。
圖3中，複數個記憶體柱體MP於相鄰狹縫SLT間之區域中，例如以16行千鳥格紋狀配置。即，字串單元SU0～SU3各自之中，以4行千鳥格紋狀配置有複數個記憶體柱體MP。複數個記憶體柱體MP各自具有形成於記憶體孔洞MH內之部分(下部柱體LP)、及形成於SGD孔洞SH內之部分(上部柱體UP)。上部柱體UP設置於較下部柱體LP靠上層，且例如直徑小於下部柱體LP。
對應之上部柱體UP與下部柱體LP之組，具有從上方俯視記憶胞陣列平面時重疊之部分。於該俯視下，對應之上部柱體UP之中心(軸)與下部柱體LP之中心(軸)既可重疊，亦可不重疊。再者，中心(軸)於此處定義為於Z方向上通過上部柱體UP及下部柱體LP之任意XY剖面上之任意2個直徑之交點之軸。任意之XY剖面係例如上部柱體UP與下部柱體LP相接之面。於圖3之俯視下，下部柱體LP以不與狹縫SHE重疊之方式配置。又，狹縫SHE或狹縫SLT附近配置之記憶體柱體MP係上部柱體UP之軸相對於下部柱體LP之軸於從附近之狹縫SHE或SLT分離之方向上錯開地配置。如此一來，第1實施形態之半導體記憶裝置1中，狹縫SHE或SLT可設計出避免與記憶體柱體MP接觸之布局。
如圖3所示，複數個位元線BL分別於Y方向上延伸，且於X方向上排列。各位元線BL於俯視下，以每一字串單元SU至少與1個上部柱體UP重疊之方式配置，且各上部柱體UP中，2條位元線BL重疊。與上部柱體UP重疊之複數個位元線BL中之1條位元線BL與該上部柱體UP之間，設置有接觸點CP。字串單元SU經由形成於上部柱體UP之接觸點CP，與對應之位元線BL電性連接。
再者，以上說明之記憶胞陣列10之平面布局僅為一例，且不限於此。例如，配置於相鄰狹縫SLT間之狹縫SHE之數量或字串單元SU之數量可任意地設計。又，記憶體柱體MP之個數與配置、或與記憶體柱體MP連接之位元線BL等亦可任意地設計。
圖4表示將圖3之第1實施形態之半導體記憶裝置之記憶胞陣列10沿IV-IV線切斷之剖面構造之一例。如圖4所示，於半導體基板20之上方，隔著絕緣體層(未圖示)設置有導電體層21。該絕緣體層中，可設置感測放大器模組16等電路。導電體層21形成為例如沿XY平面展開之板狀，成為源極線SL。導電體層21包含例如矽(Si)。
於導電體層21之上方，隔著絕緣體層(未圖示)設置有導電體層22。導電體層22被用作選擇閘極線SGS。
於導電體層22之上方，交替多層地積層有絕緣體層(未圖示)與導電體層23。導電體層23例如從半導體基板20側依次分別被用作字元線WL0～WL7。導電體層22及23形成為例如沿著XY平面展開之板狀，且包含例如鎢(W)。
於積層於最上層之導電體層23之上方，交替多層地積層有絕緣體層(未圖示)與導電體層24。最上層之導電體層23與最下層之導電體層24之Z方向上之間隔大於相鄰之導電體層23間彼此或導電體層24間彼此之Z方向上之間隔。即，最上層之導電體層23與最下層之導電體層24之間之絕緣體層(INS，未圖示)之厚度厚於相鄰導電體層23間彼此或導電體層24間彼此之絕緣體層。積層而成之複數個導電體層24從半導體基板20側依次分別被用作選擇閘極線SGDa、SGDb、SGDc、及SGDd，且於與各選擇閘極線對應之上部柱體UP之部分設置選擇電晶體。導電體層24形成為例如沿著XY平面展開之板狀，且包含例如鎢(W)。
於積層於最上層之導電體層24之上方，隔著絕緣體層(未圖示)設置導電體層25。例如，導電體層25沿著Y方向延伸，於X方向上線狀地排列複數個，且分別被用作位元線BL。導電體層25包含例如銅(Cu)。
記憶體柱體MP係沿著Z方向延伸地設置。具體而言，記憶體柱體MP中之下部柱體LP貫通導電體層22及23，底部接觸於導電體層21。記憶體柱體MP中之上部柱體UP貫通導電體層24，接觸於下部柱體LP。
又，記憶體柱體MP中之下部柱體LP包含例如芯構件30、半導體層31、積層膜32、半導體部33、及絕緣體部34，上部柱體UP包含例如芯構件40、半導體層41、半導體層42、積層膜43、及半導體部44。上部柱體UP以將半導體層41之一部分嵌入至下部柱體LP之上端之方式形成，藉此，便可與下部柱體LP進行電性良好之連接。
下部柱體LP之芯構件30沿著Z方向延伸，其上端例如位於較最上層之導電體層23更靠上方，上部柱體UP之芯構件30之下端例如位於導電體層21之層內。芯構件30包含例如氧化矽(SiO 2)等絕緣體。
半導體層31將芯構件30之底面及側面覆蓋，且包含例如圓筒狀之部分。半導體層31之下端接觸於導電體層21，其上端位於較最上層之導電體層23更靠上層，且位於較積層膜32之上端更靠下方。即，包含Z方向之任意剖面上之積層膜32之上端中之最上端與包含Z方向之任意剖面上之半導體層31之上端中之最上端相比，位於Z方向上之上方。換言之，積層膜32之上端相較半導體層31之上端，於Z軸向上之方向上突出。進而換言之，半導體層31之上端相較積層膜32之上端，於Z軸向下之方向後退。
積層膜32除了導電體層21與半導體層31所接觸之部分以外，將半導體層31之側面及底面覆蓋，且包含例如圓筒狀部分。對於積層膜32之層構造，以圖5之說明進行詳述。
半導體部33將芯構件30之上表面覆蓋，且與芯構件30之上方之半導體層31之內壁部分及形成於半導體部33之正上方之半導體層41之下端接觸。半導體部33為例如圓柱狀。
於圖4之剖視圖中，於上部柱體UP與下部柱體LP相接之交界附近、具體而言於下部柱體LP上方之半導體部33之上表面，存在設有絕緣體部34之記憶體柱體MP。該絕緣體部34將半導體層31及半導體部33之上表面之一部分覆蓋，而與半導體層41接觸。絕緣體部34之上端到達下部柱體LP之積層膜32之上端。
是否存在絕緣體部34依賴於下部柱體LP及上部柱體UP之中心(軸)間之偏移(以下，方便起見而稱為「上下柱體間之軸之偏移」)之大小。例如，於圖4之剖視圖中，中央之2個記憶體柱體MP因上下柱體間之軸之偏移較大，故絕緣體部34存在於下部柱體LP上方之半導體部33上，而其兩側之記憶體柱體MP因軸之偏移較小，故絕緣體部34不存在於下部柱體LP上方之半導體部33上。絕緣體部34包含例如氧化矽或氮化矽(SiN)等絕緣體。
芯構件40係沿著Z方向延伸地設置。芯構件40之下端位於最上層之導電體層23與最下層之導電體層24之間。芯構件40之上端位於較設有最上層導電體層24之層更靠上層。
半導體層41將芯構件40之側面及底面覆蓋。半導體層41包含於芯構件40之側面上與導電體層24交叉之部分CH、及於芯構件40之下方與下部柱體LP接觸之部分JT。半導體層41之部分CH沿著Z方向延伸，到達上部柱體UP之上端。半導體層41之部分JT具有較半導體層41之部分CH更從上部柱體UP之中心向外側擴大之部分，且於內部具有氣隙AG。半導體層41之部分CH之上端與最下層之導電體層24之下端之間之距離L0設計為大於特定之間隔。
再者，如上所述，上部柱體UP之直徑形成為小於下部柱體LP之直徑。因此，半導體層41之膜厚形成為薄於半導體層31之膜厚。
半導體層42將半導體層41之部分CH之側面覆蓋，且包含圓筒狀之部分。半導體層42之下端到達半導體層41之部分JT之上端，半導體層42之上端到達上部柱體UP之上端。
積層膜43係選擇電晶體之閘極絕緣膜，將半導體層42之側面覆蓋，且包含圓筒狀之部分。對於積層膜43之層構造，以圖7之說明進行詳述。
半導體部44將芯構件40之上表面覆蓋，且與半導體層41之部分CH中設置於芯構件40之上方之部分之內壁接觸。半導體部44設置為例如圓柱狀，且到達上部柱體UP之上端。
於記憶體柱體MP內之半導體層41、半導體層42、及半導體部44之上表面，設置柱狀之接觸點CP。於圖4之剖視圖中，示出了與4條記憶體柱體MP中之2個記憶體柱體MP對應之接觸點CP。接觸點CP未被圖示之剩餘2個記憶體柱體MP於圖4之縱深側或近前側之剖面設置接觸點CP。各接觸點CP之上表面與對應之1個導電體層25(位元線BL)接觸，且電性連接。
狹縫SLT沿著例如X方向及Z方向上延伸之XZ平面，板狀地展開而形成，將導電體層22～24斷開。狹縫SLT之上端位於導電體層24與導電體層25之間。狹縫SLT之下端位於例如設有導電體層21之層。狹縫SLT包含例如氧化矽等絕緣體。
狹縫SHE沿著例如XZ平面，板狀地展開而形成，將導電體層24斷開。狹縫SHE之上端位於導電體層24與導電體層25之間。狹縫SHE之下端位於例如設有最上層之導電體層23之層與設有導電體層24之層之間。狹縫SHE包含例如氧化矽等絕緣體。
狹縫SLT之上端、狹縫SHE之上端、及記憶體柱體MP之上端既可對齊，亦可不對齊。
圖5係沿著V-V線將圖4之記憶體柱體MP切斷所得之XY剖視圖，且示出包含下部柱體LP及其周緣之導電體層23之剖面構造例。 如圖5所示，芯構件30設置於下部柱體LP之大致中心。進而，於芯構件30之周圍，同心圓狀地設置有半導體層31及積層膜32。即，半導體層31與積層膜32以包圍芯構件30之側面整體之方式，沿著Z方向形成。積層膜32係隧道絕緣膜35、絕緣膜36、及區塊絕緣膜37依次積層所得之膜。
隧道絕緣膜35及區塊絕緣膜37各自包含例如氧化矽，絕緣膜36包含例如氮化矽(SiN)。
圖6(A)及圖6(B)係沿著VIA-VIA線及VIB-VIB線將圖4之記憶體柱體MP分別切斷所得之XY剖視圖，且係上部柱體UP之半導體層41與下部柱體LP接觸之部分JT附近之記憶體柱體MP之剖面構造之例。圖6(A)表示上下柱體間幾乎沒有軸偏移之情形，圖6(B)表示上下柱體間之軸之偏移較大之情形。
如圖6(A)所示，於上下柱體間幾乎沒有軸偏移之情形時，例如半導體層41內之氣隙AG形成於上部柱體UP之大致中心。如上所述，因上部柱體UP之直徑形成為小於下部柱體LP之直徑，故而，於上下柱體間幾乎沒有軸偏移之情形時，上部柱體UP之半導體層41之側面之周圍被下部柱體LP之積層膜32包圍，積層膜32被周圍之層間絕緣膜INS包圍。即，當從半導體基板20之上方俯視上部柱體UP與下部柱體LP時，上部柱體UP之整體(部分CH及部分JT)形成為收斂於下部柱體LP之剖面內、尤其被積層膜32包圍之區域內。
又，如圖6(B)所示，即便上下柱體間之軸之偏移較大之情形時，氣隙AG亦形成於上部柱體UP之大致中心。
另一方面，半導體層41之側面之周圍包含與絕緣體部34接觸之部分、與將絕緣體部34之側面包圍之積層膜32接觸之部分、或與積層膜32之周圍之層間絕緣膜INS接觸之部分。即，從半導體基板20之上方俯視上部柱體UP與下部柱體LP時，上部柱體UP之整體(部分CH及部分JT)未收斂於下部柱體LP之剖面內，而是一部分形成於剖面之外。
圖7係沿著VII-VII線將圖4之記憶體柱體MP切斷所得之XY剖視圖，且示出上部柱體UP之剖面構造例。
如圖7所示，芯構件40設置於上部柱體UP之大致中心。進而，於芯構件40之周圍，同心圓狀地設置有半導體層41、半導體層42、及積層膜43。即，半導體層41、半導體層42、及積層膜43以將芯構件40之側面整體包圍之方式，沿著Z方向形成。積層膜43係隧道絕緣膜45、絕緣膜46、及區塊絕緣膜47依次積層而成之膜。
隧道絕緣膜45及區塊絕緣膜47各自包含例如氧化矽，絕緣膜46包含例如氮化矽(SiN)。
於以上說明之記憶體柱體MP之構造中，記憶體柱體MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱體MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱體MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31被用作記憶胞電晶體MT及選擇電晶體ST2各自之通道。絕緣膜36被用作記憶胞電晶體MT及選擇電晶體ST2之電荷儲存層。半導體層41被用作選擇電晶體ST1之通道、及上部柱體UP與下部柱體LP之電性連接部。絕緣膜46被用作選擇電晶體ST1之電荷儲存層。藉此，記憶體柱體MP各自作為例如1個NAND字串NS發揮功能。
再者，以上說明之記憶胞陣列10之構造僅為一例，記憶胞陣列10亦可具有其他構造。例如，導電體層23之個數係基於字元線WL之條數而設計。選擇閘極線SGS及SGD中，亦可分別被分配多層地設置之複數個導電體層22及24。於多層地設置選擇閘極線SGS及SGD之情形時，亦可使用與導電體層22及24不同之導電體。記憶體柱體MP與導電體層25之間既可經由2個以上之接觸點電性連接，亦可經由其他配線電性連接。狹縫SLT內亦可包含複數種之絕緣體。
1.2半導體記憶裝置之製造方法 以下，對第1實施形態之半導體記憶裝置中從形成與字元線WL對應之積層構造至形成選擇閘極線SGD為止之一系列製造步驟之一例進行說明。圖8～圖22各自表示第1實施形態之半導體記憶裝置之製造步驟中包含與記憶胞陣列對應之構造體之剖面構造之一例。再者，於以下參照之製造步驟之剖視圖中，包括與半導體基板20之表面垂直之剖面。又，各製造步驟之剖視圖中表示之區域，包括分別形成有2個記憶體柱體MP、及狹縫SLT與SHE之區域。
首先，如圖8所示，將與選擇閘極線SGS對應之犧牲材52及與字元線WL對應之犧牲材53積層。具體而言，首先，於半導體基板20上依次地積層絕緣體層50及導電體層21。之後，於導電體層21上積層絕緣體層51及犧牲材52，於犧牲材52上交替多次地積層絕緣體層51及犧牲材53。繼而，於最上層之犧牲材53上積層絕緣體層54。絕緣體層51及54包含例如氧化矽(SiO 2)。形成有犧牲材52及53之層數，分別對應於所積層之選擇閘極線SGS及字元線WL之條數。犧牲材52及53包含例如氮化矽(SiN)。
其次，如圖9所示，形成與下部柱體LP對應之記憶體孔洞MH。具體而言，首先利用光微影法等，形成與記憶體孔洞MH對應之區域開口之遮罩。繼而，藉由使用形成之遮罩之各向異性蝕刻，形成記憶體孔洞MH。
本步驟中形成之記憶體孔洞MH將絕緣體層51、犧牲材52及53、及絕緣體層54分別貫通，到達導電體層21。本步驟中之各向異性蝕刻，係例如RIE(Reactive Ion Etching，反應離子蝕刻)。
繼而，如圖10所示，形成記憶體孔洞MH內之積層構造，即下部柱體LP。
具體而言，於記憶體孔洞MH之側面與底面、及絕緣體層54之上表面，依次地形成區塊絕緣膜37、絕緣膜36、及隧道絕緣膜35，從而形成積層膜32。繼而，將記憶體孔洞MH底部之積層膜32去除後，依次地形成半導體層31及芯構件30，並嵌入記憶體孔洞MH內。此後，將從記憶體孔洞MH上端至深度L1為止之芯構件30、與殘存於較絕緣體層54靠上層之部分一同去除。
繼而，形成半導體部33，並嵌入記憶體孔洞MH內。此後，將從記憶體孔洞MH上端至深度L2(＜L1)為止之半導體部33及半導體層31，與殘存於較絕緣體層54靠上層之半導體部33及半導體層31一同去除。進而，亦將殘存於較絕緣體層54靠上層之積層膜32去除。
繼而，形成絕緣體部34，並嵌入記憶體孔洞MH內。之後，將殘存於較絕緣體層54靠上層之絕緣體部34去除。
藉此，形成下部柱體LP。
繼而，如圖11所示，於下部柱體LP及絕緣體層54之上表面形成絕緣體層55後，交替地積層與選擇閘極線SGD對應之犧牲材56及絕緣體層57。於最上層之犧牲材56之上層，形成絕緣體層58。絕緣體層55、57、及58含有氧化矽，犧牲材56含有氮化矽。
繼而，如圖12所示，形成與上部柱體UP對應之SGD孔洞SH。具體而言，首先藉由光微影法等，形成與SGD孔洞SH對應之區域開口之遮罩。繼而，藉由使用形成之遮罩之各向異性蝕刻，形成SGD孔洞SH。
SGD孔洞SH將犧牲材56及絕緣體部34貫通，到達下部柱體LP之半導體部33。本步驟中之各向異性蝕刻為例如RIE。
繼而，如圖13～圖17所示，形成SGD孔洞SH內之積層構造。
具體而言，首先如圖13所示，依次地形成區塊絕緣膜47、絕緣膜46、及隧道絕緣膜45，形成積層膜43之後，形成半導體層42。
繼而，如圖14所示，利用各向異性蝕刻(例如RIE)，將SGD孔洞SH底部之半導體層42及積層膜43去除，於半導體層42之下端與半導體部33之上端之間露出積層膜43。
繼而，如圖15所示，藉由可選擇性地去除氧化物及氮化物之蝕刻，進而，從露出之積層膜43朝向沿著XY平面之方向(橫向)，至少將積層膜43之一部分、及絕緣體部34之一部分或全部去除。繼而，可藉由設置絕緣體部34，而於半導體層42之下端與半導體部33之上端之間，形成從SGD孔洞SH之中心大致等向性地展開之空間。此處，該空間可以適當之蝕刻時間進行控制，從而可確保特定之開口直徑。例如，該開口直徑至少大於半導體層42之下端之直徑。
再者，於本步驟中之蝕刻中，不僅將積層膜43及絕緣體部34，而且亦可將位於與絕緣體部34大致同層之積層膜32及絕緣體層54之一部分一同地去除。再者，於本步驟中之蝕刻中，例如，可適用如CDE(Chemical Dry Etching，化學乾式蝕刻)或濕式蝕刻之類各向同性蝕刻。尤其，於適用CDE之情形時，因積層膜43及32內之材料(例如，氧化物與氮化物)之不同造成之蝕刻不均得到抑制。
繼而，如圖16所示，於SGD孔洞SH內形成半導體層41。於形成半導體層41之過程中，半導體層41於例如最下層之犧牲材56與半導體部33之間之層，使SGD孔洞SH封閉。藉此，於SGD孔洞SH中較被半導體層41封閉之部位更下方，可形成被半導體層41包圍之氣隙AG。形成於氣隙AG內之半導體層41之膜厚可能薄於形成於較氣隙AG更上方之半導體層41之膜厚。如此一來，於圖15之蝕刻步驟中，較半導體層42之下端之寬度更擴大地形成SGD孔洞SH之空間，此後，於該空間內形成半導體層41。半導體層41與半導體部33及半導體層31相接。半導體層31及半導體層41成為於記憶體柱體MP內流動之單元電流之電流路徑(通道路徑)。
再者，於SGD孔洞SH之直徑小於記憶體孔洞MH之直徑之情形時，半導體層41形成為薄於半導體層31。因此，將氣隙AG之側方覆蓋之半導體層41之膜厚變得薄於半導體層31之膜厚。
繼而，如圖17所示，於半導體層41上及SGD孔洞SH內形成芯構件40。此後，將SGD孔洞SH上部之芯構件40之一部分去除，將半導體部44嵌入至該空間。殘存於較絕緣體層58更靠上層之積層膜43、半導體層42、半導體層41、芯構件40、及半導體部44藉由例如CMP而去除。藉此，於SGD孔洞SH內形成上部柱體UP。
繼而，如圖18所示，形成與狹縫SLT對應之孔洞H1。具體而言，首先藉由光微影法等，形成與孔洞H1對應之區域開口之遮罩。此後，藉由使用已形成之遮罩之各向異性蝕刻(例如RIE)，形成孔洞H1。本步驟中形成之孔洞H1將絕緣體層51、犧牲材52及53、絕緣體層54及55、犧牲材56、及絕緣體層57及58分別斷開。
繼而，將犧牲材52、53、及56分別置換為導電體層22～24。
具體而言，首先，將孔洞H1內露出之導電體層21之表面氧化，形成未圖示之氧化保護膜。此後，利用例如熱磷酸之濕式蝕刻，將犧牲材52、53、及56選擇性地去除。犧牲材52、53、及56被去除之構造體藉由複數個記憶體柱體MP等維持其立體構造。
繼而，如圖19所示，於犧牲材52、53、及56被去除之空間，經由孔洞H1嵌入導電體。本步驟中，使用例如CVD。導電體中之孔洞H1內部及絕緣體層58之上表面上所形成之部分藉由回蝕處理而去除。藉此，將形成於相鄰配線層之導電體分離，形成導電體層22、複數個導電體層23、及導電體層24。本步驟中形成之導電體層22、23、及24亦可包含障壁金屬。於該情形時，將犧牲材52、53、及56去除後形成導電體係例如作為障壁金屬將氮化鈦(TiN)成膜後，形成鎢。
繼而，如圖20所示，於孔洞H1內形成與狹縫SLT對應之絕緣體層59。具體而言，於絕緣體層58上，以填充孔洞H1之方式形成絕緣體層59。繼而，將形成於較絕緣體層58更靠上層之絕緣體層59藉由例如CMP而去除。絕緣體層59包含例如氧化矽。
繼而，如圖21所示，形成與狹縫SHE對應之孔洞H2。具體而言，首先藉由光微影法等，形成與狹縫SHE對應之區域開口之遮罩。此後，藉由使用已形成之遮罩之各向異性蝕刻(例如RIE)，形成孔洞H2。本步驟中形成之孔洞H2將絕緣體層58及57、及導電體層24斷開，到達絕緣體層55。
繼而，如圖22所示，於絕緣體層58及59上，以填充孔洞H2之方式，形成與狹縫SHE對應之絕緣體層60。繼而，將形成於較絕緣體層58及59更靠上層之絕緣體層60藉由例如回蝕處理而去除。絕緣體層60包含例如氧化矽。
藉由以上說明之第1實施形態之半導體記憶裝置之製造步驟，分別形成記憶體柱體MP、以及與記憶體柱體MP連接之源極線SL、字元線WL、及選擇閘極線SGS及SGD。再者，以上說明之製造步驟僅為一例，亦可於各製造步驟之間插入其他處理，或於不產生問題之範圍內更換製造步驟之順序。
1.3本實施形態之效果 根據第1實施形態之構成，於下部柱體LP與上部柱體UP之間即便產生對準偏移亦可良好地進行連接。更具體而言，於下部柱體LP與上部柱體UP之連接部分，可充分地確保下部柱體LP之半導體層31與上部柱體UP之半導體層41之接觸面積，進行良好之連接。因此，可降低上述連接部分之電流路徑(通道路徑)中之單元電流下降之影響。進而，根據本實施形態，可藉由設置絕緣體部34，而於將形成有上下柱體間之連接部之空間蝕刻形成時，以適當之蝕刻時間進行控制，從而可確保特定之開口直徑。
對於本實施形態之效果，進而利用圖23之模式圖進行說明。圖23係用以對第1實施形態之半導體記憶裝置之效果進行說明之比較例之模式圖。於圖23之比較例中，於記憶體孔洞MH之上端，未形成第1實施形態中設置之絕緣體部34。圖23(A)表示於上部柱體UP與下部柱體LP，軸之偏移相對較小之情形，圖23(B)表示於上部柱體UP與下部柱體LP，軸之偏移相對較大之情形。
圖23之半導體層31'、半導體部33'、及半導體層41'a(或41'b)分別對應於第1實施形態之半導體層31、半導體部33、及半導體層41。半導體層31'及半導體部33'形成於下部柱體LP之上端。此後，經由將形成於SGD孔洞SH內之積層膜43之一部分去除之步驟，形成半導體層41'a或41'b。半導體層41'a、41'b均形成於半導體層42之下方，且於其內部分別形成氣隙AG'a、氣隙AG'b。
如根據圖23(A)所知，於上下柱體間之軸之偏移較小之情形時，當從半導體基板20之上方俯視上部柱體UP與下部柱體LP時，於上下柱體之連接部分，上部柱體UP以收斂於下部柱體LP之剖面內之方式形成。再者，此處，於將嵌入至下部柱體LP內之上部柱體UP之積層膜43之一部分去除之步驟(相當於第1實施形態之圖14之步驟)之後，進行橫向選擇性地蝕刻絕緣體層將空間擴大之步驟(同上相當於圖15之步驟)時，積層膜43沿著Z方向進而進行蝕刻，故積層膜43之Z方向之長度縮小。
又，亦根據圖23(B)可知，於上下柱體間之軸之偏移較大之情形時，當從半導體基板20之上方俯視上部柱體UP與下部柱體LP時，於上下柱體之連接部分中，上部柱體UP未收斂於下部柱體LP之剖面內，一部分形成於剖面之外。再者，此處，於將嵌入至下部柱體LP內之上部柱體UP之積層膜43之一部分去除之步驟之後，進行橫向選擇性地蝕刻絕緣體層將空間擴大之步驟之情形時，未被半導體層31'及半導體部33'掩蔽之絕緣體層(例如，圖15之包含氧化矽之絕緣體層54)之部分進行橫向選擇蝕刻。另一方面，例如包含矽之半導體層31'、半導體部33'及半導體層42因未被蝕刻，被它們掩蔽之絕緣體層之部分難以進行蝕刻。又，例如具有包含氮化矽(SiN)之絕緣膜46之積層膜43亦沿著Z方向，一部分進行蝕刻，但比朝橫向進行蝕刻之上述絕緣體層(絕緣體層54)難以進行蝕刻。
此後，雖將半導體層41a'及41b'成膜，但為了與下部柱體LP之半導體層31'良好地進行連接，而必須於Z方向上預先確保特定之間隔。然而，圖23(A)、(B)之情形均如上所述積層膜43朝向Z方向之蝕刻進行較慢，故存在意圖確保良好連接之蝕刻時間變長之傾向。
於該情形時，SGD孔洞SH之部分CH中之半導體層42及積層膜43長時間地曝露於蝕刻氣體或藥液中，從而存在使選擇電晶體ST1之閘極絕緣膜破損之可能性。當過度地進行積層膜43之蝕刻時，選擇電晶體之閘極長度變得短於設計，故閾值特性變化，對選擇電晶體之耐壓或截止特性造成影響。
如上所述，為獲得上部柱體UP與下部柱體LP間之良好連接，與下部柱體LP接觸之上部柱體UP之部分JP中之構造及製造工藝較為重要。尤其，與上部柱體UP之部分JT對應之半導體層41a'及41b'之部分係下部柱體LP之半導體層31'與和上部柱體UP之部分CH對應之半導體層41a'、41b'之部分之連接部分，且係下部柱體LP之記憶胞與位元線BL間之電流路徑之連接部分，因此，亦對單元電流造成影響。
根據第1實施形態，半導體層31及半導體部33之上端位於積層膜32之上端之下方，且於嵌入至下部柱體LP內之上部柱體UP之積層膜43之側方形成有絕緣體部34。因此，不會被半導體部33及半導體層31阻礙橫向蝕刻，於將形成有上下柱體間之連接部之空間蝕刻形成時，可以適當之蝕刻時間，確保特定之開口直徑。
再者，於表示上下柱體間之軸偏移較大之比較例之圖23(B)中，例如，相當於氣隙AG'與積層膜32之間之距離(偏移)之半導體之膜厚d2(d2b)於距離較大之部位，產生比半導體層31'之膜厚d1厚出半導體層41'之膜厚d3與半導體部33'之一部分膜厚之膜厚程度之偏移。再者，於軸偏移較小之圖23(A)之情形時，膜厚d2(d2a)之厚度大致與膜厚d1相等。進而，記憶體柱體MP之半導體層31'之上端(與半導體基板20相距最大高度之半導體層31'之前端部)與積層膜32之上端為大致同等之高度。
另一方面，於第1實施形態中，如圖4所示，於上下柱體間之軸偏移較大之情形時(例如，圖中央2個記憶體柱體MP之情形時)，於形成有上下柱體間之連接部之氣隙AG之側方部分，半導體層41不與半導體層31及半導體部33接觸，而與絕緣體部34、積層膜32、絕緣體層54之任一個接觸。因此，根據第1實施形態，氣隙AG與積層膜32之間之半導體之膜厚薄於芯構件30與積層膜32之間之半導體之膜厚。進而，記憶體柱體MP之半導體層31之上端(與半導體基板20相距最大高度之半導體層31之前端部)因於正上方存在絕緣體部34而低於積層膜32之上端。換言之，積層膜32之上端較半導體層31更向上方突出。
2.變化例等 再者，上述第1實施形態可進行各種變化。
例如，於上述第1實施形態中，例如以積層膜43因具有隧道絕緣膜45、絕緣膜46、及區塊絕緣膜47而可調整選擇電晶體ST2之閾值電壓地構成之情形為例進行了說明，但不限於此。例如，積層膜43亦可為不含隧道絕緣膜45及絕緣膜46之構成。於該情形時，當蝕刻半導體層42之下方時，即便適用濕式蝕刻，積層膜43內之材料導致之蝕刻速率差異亦得到抑制。
於上述第1實施形態中，以半導體記憶裝置1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情形為例進行了說明，但不限於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。又，半導體記憶裝置1亦可為將設有感測放大器模組16等之芯片與設有記憶胞陣列10之芯片貼合而成之構造。
上述第1實施形態中，對於字元線WL與選擇閘極線SGS相鄰，且字元線WL與選擇閘極線SGD相鄰之構造進行了說明，但不限於此。例如，於最上層之字元線WL與選擇閘極線SGD之間，亦可設置虛設字元線。同樣地，亦可於最下層之字元線WL與選擇閘極線SGS之間，設置虛設字元線。又，於複數個柱體連結而成之構造之情形時，連結部分附近之導電體層亦可用作虛設字元線。
於上述第1實施形態中，對於經由記憶體柱體MP之底部將半導體層31與導電體層21電性連接之情形進行了例示，但不限於此。半導體層31與導電體層21亦可經由記憶體柱體MP之側面而電性連接。於該情形時，將形成於記憶體柱體MP之側面之積層膜32之一部分去除，形成半導體層31與導電體層21經由該部分而接觸之構造。
本說明書中“膜厚”表示形成於例如記憶體孔洞MH或SGD孔洞SH內之構成要素之內直徑及外直徑間之差。某一層之“內直徑”及“外直徑”分別表示XY平面之剖面上之該層之內側及外側之平均直徑。再者，“直徑”係無論“內直徑”抑或是“外直徑”之任一個含義均可使用。
已說明了本發明之若干個實施形態，但該等實施形態係作為示例而提示，並非意圖限定發明範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且亦包含於專利申請範圍中記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案第2019-38413號(申請日:2019年3月4日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1                                                     半導體記憶裝置 2                                                     記憶體控制器 10                                                   記憶胞陣列 11                                                    指令暫存器 12                                                   位址暫存器 13                                                   定序器 14                                                   驅動器模組 15                                                   列解碼器模組 16                                                   感測放大器模組 20                                                   半導體基板 21～25                                             導電體層 30、40                                             芯構件 31、31'、41、42、41'a、41'b             半導體層 32、43                                             積層膜 33、33'、44                                     半導體部 34                                                   絕緣體部 35、45                                             隧道絕緣膜 36、46                                             絕緣膜 37、47                                             區塊絕緣膜 50、51、54、55、57、58、59、60     絕緣體層 52、53、56                                      犧牲材 AG、AG'a、AG'b                              氣隙 BL、BL0～BLm                                位元線 BLK、BLK0～BLKn                          區塊 CH                                                  半導體層41之部分 CP                                                   接觸點 CU                                                  單元單位 INS                                                 絕緣體層 JT                                                    上部柱體UP之部分 L1、L2                                            深度 LP                                                   下部柱體 MH                                                  記憶體孔洞 MP                                                  記憶體柱體 MT、MT0～MT7                               記憶胞電晶體 NS                                                   NAND字串 SH                                                   SGD孔洞 SL                                                   源極線 SLT、SHE                                        狹縫 SU、SU0～SU3                                字串單元 ST1、ST2                                         選擇電晶體 SGS、SGD、SGD0～SGD3、             選擇閘極線 SGDa、SGDb、SGDc、SGDd UP                                                   上部柱體 WL、WL0～WL7                              字元線
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之整體構成之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之部分之電路構成圖。  圖3係從上方觀察第1實施形態之半導體記憶裝置之記憶胞陣列所得之俯視圖。  圖4係沿著圖3之IV-IV線之記憶胞陣列之剖視圖。  圖5係沿著圖4之V-V線之記憶體柱體下部之剖視圖。  圖6(A)、(B)係沿著圖4之VIA-VIA線及VIB-VIB線之記憶體柱體上部與下部之連接部分之剖視圖。  圖7係沿著圖4之VII-VII線之記憶體柱體上部之剖視圖。  圖8係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖9係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖10係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖11係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖12係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖13係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖14係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖15係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖16係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖17係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖18係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖19係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖20係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖21係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖22係用以對第1實施形態之半導體記憶裝置之製造步驟進行說明之記憶胞陣列之剖視圖。  圖23(A)、(B)係用以對第1實施形態之半導體記憶裝置之效果進行說明之比較例之模式圖。
10                                                      記憶胞陣列 20                                                      半導體基板 21～25                                                導電體層 30、40                                                芯構件 31、41、42                                         半導體層 32、43                                                積層膜 33、44                                                半導體部 AG                                                     氣隙 BL                                                      位元線 CH                                                     半導體層41之部分 CP                                                      接觸點 JT                                                       上部柱體UP之部分 LP                                                      下部柱體 MP                                                     記憶體柱體 MT0～MT7                                          記憶胞電晶體 SL                                                      源極線 SLT、SHE                                           狹縫 SU、SU0～SU3                                   字串單元 ST1、ST2                                            選擇電晶體 SGS、SGDa、SGDb、SGDc、SGDd      選擇閘極線 UP                                                      上部柱體 WL0～WL7                                         字元線

Claims (16)

  1. 一種半導體記憶裝置，其包含：複數個第1導電體層，其等於第1方向上積層；第2導電體層，其設置於上述第1導電體層之上方；第1半導體層，其於上述複數個第1導電體層內於上述第1方向上延伸；第2半導體層，其包含上述第2導電體層內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分，且於上述第2部分中與上述第1半導體層相接；及第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體層之間；上述第1電荷儲存層之上端與上述第1半導體層之上端相比，於上述第1方向朝上突出。
  2. 如請求項1之半導體記憶裝置，其進而包含第1絕緣體層，其配置於上述第1半導體層與上述第2導電體層之間，且配置於上述第1電荷儲存層與上述第2半導體層之上述第2部分之間。
  3. 如請求項1之半導體記憶裝置，其中上述第2半導體層之上述第2部分於內部具備氣隙。
  4. 如請求項1之半導體記憶裝置，其中 上述第1半導體層之直徑，大於上述第2半導體層之上述第1部分之直徑。
  5. 如請求項2之半導體記憶裝置，其中上述第1絕緣體層包含氧化矽或氮化矽。
  6. 如請求項1之半導體記憶裝置，其進而包含配置於上述第2導電體層與上述第2半導體層之上述第1部分之間之第2絕緣體層，且上述第2絕緣體層包含第2電荷儲存層。
  7. 如請求項1之半導體記憶裝置，其中上述第2半導體層之上述第2部分之膜厚，薄於上述第1半導體層之沿著上述複數個第1導電體層及上述第1電荷儲存層配置之部分之膜厚。
  8. 一種半導體記憶裝置，其包含：複數個第1導電體層，其等於第1方向上積層；第2導電體層，其設置於上述第1導電體層之上方；第1半導體層，其於上述複數個第1導電體層內於上述第1方向上延伸；第2半導體層，其包含上述第2導電體層內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分，且於上述第2部分中與上述第1半導體層相接；第1電荷儲存層，其配置於上述複數個第1導電體層與上述第1半導體 層之間；及第1絕緣體，其配置於上述第1半導體層與上述第2導電體層之間，且與上述第2半導體層之上述第2部分相接。
  9. 一種半導體記憶裝置之製造方法，其包括如下步驟：形成包含第1方向上積層而成之複數個第1犧牲材之第1積層體，且於上述第1積層體上形成第1孔洞；於上述第1孔洞內依次地形成第1絕緣體層、第1半導體層、及第1芯；將上述第1孔洞內形成之上述第1芯，從上述第1積層體之上端去除至第1深度為止；於上述第1芯被去除後所形成之空間內，形成第2半導體層；將上述第1孔洞內形成之上述第1半導體層及上述第2半導體層，從上述第1積層體之上端去除至較上述第1深度淺之第2深度為止；及於上述第1半導體層及上述第2半導體層被去除後所形成之空間內，形成第2絕緣體層。
  10. 如請求項9之半導體記憶裝置之製造方法，其進而包括如下步驟：於形成有上述第2絕緣體層之上述第1積層體之上方形成第2犧牲材，且形成將上述第2犧牲材及上述第2絕緣體層貫通而到達上述第2半導體層之第2孔洞；於上述第2孔洞內依次地形成第3絕緣體層及第3半導體層，將形成於上述第2孔洞之底部之上述第3半導體層之部分去除，使上述第3絕緣體層 露出；經由上述露出之第3絕緣體層，將上述第3半導體層之下方之上述第3絕緣體層及上述第2絕緣體層之至少一部分去除；及於上述第2孔洞內形成第4半導體層。
  11. 如請求項10之半導體記憶裝置之製造方法，其中上述第4半導體層包含上述第2犧牲材內於上述第1方向上延伸之第1部分、及與上述第1方向正交之剖面上之直徑大於上述第1部分之第2部分。
  12. 如請求項11之半導體記憶裝置之製造方法，其中上述第4半導體層之上述第2部分於內部包含氣隙。
  13. 如請求項11之半導體記憶裝置之製造方法，其中上述第2絕緣體層配置於上述第2半導體層與上述第2犧牲材之間，且配置於上述第1絕緣體層與上述第4半導體層之上述第2部分之間。
  14. 如請求項10之半導體記憶裝置之製造方法，其中上述第1孔洞之直徑大於上述第2孔洞之直徑。
  15. 如請求項10之半導體記憶裝置之製造方法，其進而包含如下步驟：形成將上述第2犧牲材及上述第1犧牲材貫通之第3孔洞；經由上述第3孔洞將上述第1犧牲材置換為第1導電體層，將第2犧牲 材置換為第2導電體層；及於上述第3孔洞內形成第4絕緣體層。
  16. 如請求項15之半導體記憶裝置之製造方法，其進而包含如下步驟：形成將上述第2導電體層貫通之第4孔洞；及於上述第4孔洞內形成第5絕緣體層。
TW108125026A 2019-03-04 2019-07-16 半導體記憶裝置及其製造方法 TWI718588B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-038413 2019-03-04
JP2019038413A JP2020145218A (ja) 2019-03-04 2019-03-04 半導体記憶装置及び半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
TW202034516A TW202034516A (zh) 2020-09-16
TWI718588B true TWI718588B (zh) 2021-02-11

Family

ID=71700458

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108125026A TWI718588B (zh) 2019-03-04 2019-07-16 半導體記憶裝置及其製造方法

Country Status (4)

Country Link
US (1) US10985178B2 (zh)
JP (1) JP2020145218A (zh)
CN (2) CN211125652U (zh)
TW (1) TWI718588B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020205387A (ja) * 2019-06-19 2020-12-24 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021044397A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048188A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US20220059555A1 (en) * 2020-08-18 2022-02-24 Applied Material, Inc. Selection gate separation for 3d nand
JP2022047770A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022050253A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
EP4266370A1 (en) * 2020-12-17 2023-10-25 Kioxia Corporation Semiconductor memory device
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201633510A (zh) * 2015-03-03 2016-09-16 旺宏電子股份有限公司 U型垂直薄通道記憶體
TW201712912A (zh) * 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法
TW201733081A (zh) * 2014-02-06 2017-09-16 東芝股份有限公司 半導體記憶裝置及其製造方法
US20170278859A1 (en) * 2016-03-25 2017-09-28 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
TW201738965A (zh) * 2016-01-13 2017-11-01 東芝記憶體股份有限公司 半導體記憶體裝置
US20180033646A1 (en) * 2015-10-29 2018-02-01 Sandisk Technologies Llc Three-dimensional memory device containing composite word lines including a metal silicide and an elemental metal and method of making thereof
US20180190667A1 (en) * 2016-10-12 2018-07-05 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3d memory
US20180277567A1 (en) * 2016-02-17 2018-09-27 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074665B2 (en) 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10090320B2 (en) 2016-05-19 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
JP2018050016A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置とその製造方法
WO2018161846A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Joint openning structures of three-dimensional memory devices and methods for forming the same
JP2018157103A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201733081A (zh) * 2014-02-06 2017-09-16 東芝股份有限公司 半導體記憶裝置及其製造方法
TW201909386A (zh) * 2014-02-06 2019-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TW201633510A (zh) * 2015-03-03 2016-09-16 旺宏電子股份有限公司 U型垂直薄通道記憶體
TW201712912A (zh) * 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法
US20180033646A1 (en) * 2015-10-29 2018-02-01 Sandisk Technologies Llc Three-dimensional memory device containing composite word lines including a metal silicide and an elemental metal and method of making thereof
TW201738965A (zh) * 2016-01-13 2017-11-01 東芝記憶體股份有限公司 半導體記憶體裝置
TW201841264A (zh) * 2016-01-13 2018-11-16 日商東芝記憶體股份有限公司 半導體記憶體裝置
US20180277567A1 (en) * 2016-02-17 2018-09-27 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US20170278859A1 (en) * 2016-03-25 2017-09-28 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US20180190667A1 (en) * 2016-10-12 2018-07-05 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3d memory

Also Published As

Publication number Publication date
TW202034516A (zh) 2020-09-16
US10985178B2 (en) 2021-04-20
CN211125652U (zh) 2020-07-28
US20200286910A1 (en) 2020-09-10
JP2020145218A (ja) 2020-09-10
CN111653572A (zh) 2020-09-11

Similar Documents

Publication Publication Date Title
TWI718588B (zh) 半導體記憶裝置及其製造方法
TWI707458B (zh) 半導體記憶體裝置
TWI710120B (zh) 半導體記憶裝置
TWI716825B (zh) 半導體記憶體及其製造方法
TWI695491B (zh) 半導體記憶體及半導體記憶體之製造方法
US20200212059A1 (en) Semiconductor memory device
JP2020155543A (ja) 半導体記憶装置
TWI723737B (zh) 半導體記憶裝置
TWI715105B (zh) 半導體記憶裝置及其製造方法
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI764222B (zh) 半導體記憶裝置
TWI793430B (zh) 半導體記憶裝置
TW202131492A (zh) 半導體記憶裝置
TWI714211B (zh) 半導體記憶裝置
JP2023038689A (ja) 半導体記憶装置
TW202337011A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees