TW201712912A - 記憶體元件及其之製造方法 - Google Patents

記憶體元件及其之製造方法 Download PDF

Info

Publication number
TW201712912A
TW201712912A TW104140269A TW104140269A TW201712912A TW 201712912 A TW201712912 A TW 201712912A TW 104140269 A TW104140269 A TW 104140269A TW 104140269 A TW104140269 A TW 104140269A TW 201712912 A TW201712912 A TW 201712912A
Authority
TW
Taiwan
Prior art keywords
vertical channel
layer
conductive strip
series
stack
Prior art date
Application number
TW104140269A
Other languages
English (en)
Other versions
TWI572076B (zh
Inventor
李冠儒
邱家榮
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Application granted granted Critical
Publication of TWI572076B publication Critical patent/TWI572076B/zh
Publication of TW201712912A publication Critical patent/TW201712912A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)

Abstract

一種記憶體元件之製造方法，此記憶體元件可配置為三維反及快閃記憶體。記憶體元件包括多個導電條帶疊層，導電條帶疊層包括具有側壁的多個偶數疊層與多個奇數疊層。疊層中部分的導電條帶可配置來做為字元線。多個資料儲存結構係配置於偶數疊層與奇數疊層的側壁上。介於導電條帶之相對應偶數疊層與奇數疊層之間的主動柱狀體包括偶數半導體膜與奇數半導體膜，於疊層間溝槽的底部連接，並具有外表面與內表面。外表面接觸於對應偶數疊層與奇數疊層之側壁上的資料儲存結構，形成記憶胞所構成的三維陣列；內表面以可包括一間隙之絕緣結構分隔。半導體膜可為具有U型電流路徑的薄膜。

Description

記憶體元件及其之製造方法
本揭露技術有關於一種高密度記憶體元件，特別是有關於一種藉由多層記憶胞平面排列以提供三維立體陣列的記憶體元件。
此部分中所討論的主題應僅作為此部分所提及之內容的結論，不應設想為先前技術。類似地，此部分所提及的或者作為背景知識之關於此主題的問題不應設想為於先前技術中已有所理解。此部分中的主題僅代表不同的手段方法，主題之中或其本身亦可對應於所請技術之實施方式。
隨著積體電路元件的臨界尺寸縮小到了通用記憶胞技術領域（common memory cell technologies）的極限，設計師正持續尋找將多層記憶體胞平面加以堆疊的技術，以達成更大儲存容量、更少每位元成本。舉例而言，薄膜電晶體技術被應用在電荷捕捉記憶體技術，例如2006年12月之IEEE期刊所發表之「一多層可堆疊薄膜電晶體反及型快閃記憶體」（Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006），以及2006年12月之IEEE期刊所發表之「三維堆疊反及快閃記憶體使用堆疊單晶矽層於內層介電層和超過30nm節點的TANOS結構」（Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006）。
另一個於電荷捕捉記憶技術中提供垂直反及元件(NAND)的結構被描述於2009年發表的「具有16個疊層之管狀BiCS快閃記憶體和超高密度儲存元件之多層記憶胞之操作」（Katsumata, et al., Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” Symposium on VLSI Technology Digest of Technical Papers, 2009）。Katsumata等人所描述的結構包括一垂直反及閘，並使用矽─氧化物─氮化物─氧化物─矽（SONOS）電荷捕捉技術於每一個閘極/垂直通道介面上建立一存儲點。這個記憶體結構，係以排列成反及閘之垂直通道的半導體材料柱、鄰接於基板的下層選擇閘以及位於頂端的上層選擇閘為基礎；使用與半導體材料柱相交的平面字元線層來形成多個水平字元線；並於各層中形成所謂的環繞式閘極記憶胞（gate all around the cell）。
記憶體結構之另一範例包括一種垂直薄通道記憶體，其可配置來做為一三維反及快閃記憶體。在記憶體中，垂直薄通道記憶胞沿著包括U型半導體薄膜的垂直主動柱狀體排列，提供具有沿著柱狀體的長度兩側電性分離，並在底部電性連接之半導體薄膜的結構。主動柱狀體配置於導電條帶疊層之間，其中導電條帶疊層可用來作為字元線，並具有記憶體元件在其間。這種結構因此使得每一個主動柱狀體的平截頭體（frustum）形成兩個記憶胞，其中每一個位於平截頭體的記憶胞包括一個位於主動柱狀體一側的半導體薄膜之中的通道。位於相對的垂直通道薄膜之間之絕緣材料中可能包括間隙，以抑制U型結構中背對背通道（back-to-back channel）之間的干擾。
包括此類具有垂直薄通道之主動柱狀體以及位於相對的垂直通道薄膜之間之絕緣材料中之間隙的記憶體結構之製造方法可包括形成一薄膜半導體層於複數個導電條帶疊層之上。接著，將絕緣材料填充於薄膜半導體層之間之溝槽。絕緣材料包括一間隙，此間隙將成為相對的垂直通道薄膜之間之間隙。此部分形成的元件接著受到圖案化及蝕刻，以形成位於溝槽之相對側上的薄垂直通道薄膜。然而，由於絕緣材料包括一間隙，通過絕緣材料之深孔洞蝕刻製程可能無法均勻。此非均勻情況可能造成不規則的輪廓及深孔洞之變形，因而造成元件所形成的結構的非均勻性。因為這些不規則及變形的情況可能對元件之效能造成負面影響，故並不希望發生這些情況。
因此有需要提供一種記憶體結構的製造方法，此記憶體結構包括具有垂直薄通道之主動柱狀體及位於相對垂直通道薄膜之間之絕緣材料中的間隙，其中垂直通道薄膜係在沒有產生不規則的情況之下形成。
本揭露內容係描述一種垂直薄通道記憶體之製造方法，垂直薄通道記憶體可配置來做為一三維反及快閃記憶體。在記憶體中，垂直薄通道記憶胞沿著包括U型半導體薄膜的垂直主動柱狀體排列，提供具有沿著柱狀體的長軸兩側電性分離，並在底部電性連接之半導體薄膜的結構。主動柱狀體配置於導電條帶疊層之間，其中導電條帶疊層可用來作為字元線，並具有記憶體單元在其間。這種結構的結果是，使每一個主動柱狀體的平截頭體（frustum）形成兩個記憶胞，其中每一個位於平截頭體的記憶胞包括一個位於主動柱狀體一側的半導體薄膜之中的通道。另外，此陣列還可被配置來進行每位址多位元之操作。可提供以串聯方式連接多個記憶胞的反及串列（NAND string of series），此反及串列包括沿著單一主動柱狀體的U型路徑排列的多個記憶胞。此製造方法包括改善輪廓之規則性及減少U型半導體膜形成時所產生之深孔洞之變形的形成方法。
如本揭露內容所描述的一實施例，記憶體元件包括多個導電條帶疊層，導電條帶疊層包括多個偶數疊層與奇數疊層。多個主動柱狀體包括U型半導體薄膜，排列於導電條帶疊層中對應的偶數疊層與奇數疊層之間，在主動柱狀體的相對兩側面與對應的偶數疊層與奇數疊層之導電條帶之交叉點的介面區定義出一多層陣列。主動柱狀體可包括一第一垂直通道結構，第一垂直通道結構包括第一與第二垂直通道膜，電性連接於底部。主動柱狀體可更包括一第二垂直通道結構，第二垂直通道結構包括第三與第四垂直通道膜，電性連接於底部。垂直通道膜包括沿著主動柱狀體長軸的外表面與內表面。外表面配置於位在第一與第二疊層之側壁上的資料儲存結構上。絕緣結構可存在於疊層之間，將第一與第二垂直通道結構之垂直通道膜分開。絕緣結構可包括一第一部分及一第二部分，第一部分將第一與第二垂直通道膜分開，第二部分將第三及第四垂直通道膜分開。絕緣結構可更包括一第三部分，第三部分連接於第一及第二部分。絕緣結構之一個或多個部分可包括空氣間隙。例如，絕緣結構之第一、第二及第三部分可分別包括第一、第二及第三空氣間隙。又，這些第一、第二及第三空氣間隙可以是連續的（contiguous）。垂直通道膜可為薄膜半導體材料，其中「薄膜」一詞在此是指約10奈米（nm）或10奈米以下的厚度。此一薄膜的厚度範圍可用來抑制記憶胞的短通道效應，以提升元件的效能。而且，對比於先前技術，此薄膜的厚度範圍使均勻的通道厚度得以實現，而較少取決於記憶胞的水平位置。而且，此結構提供了由導電條帶的厚度而非由蝕刻布局圖案來決定的通道長度尺寸。這使記憶胞具有非常短且均勻的通道長度成為可能。結合短通道以及由薄通道膜所提升之短通道效能，可達成高密度、良好效能的記憶體。
揭露一種具有U型反及串列的三維陣列，其中U型反及串列包括串接的偶數與奇數記憶胞。偶數記憶胞被配置於一介面區之中，可透過主動柱狀體與偶數導電條帶疊層中的導電條帶進行存取。奇數記憶胞被配置於一介面區之中，可透過主動柱狀體與奇數導電條帶疊層中的導電條帶進行存取。主動柱狀體頂部的平截頭體包括位於奇數側之第一開關，以及位於偶數側之第二開關。第一開關可由位於奇數疊層之頂部導電條帶中的訊號所控制，第二開關可由偶數疊層之頂部導電條帶中的訊號所控制。第一開關（例如接地選擇線，GSL）可用來將反及串列連接至一共同源極線，或其他參考線，而第二開關（例如串列選擇線，SSL）可用來將反及串列連接至一位元線，或耦合至感應電路的其他導線。控制電路被配置來對提供不同的偏壓至偶數與奇數導電條帶，並且可配置藉由其中一者或多於一者來執行寫入操作，資料位元可被存儲於被選擇的主動柱狀體中特定平截頭體中的偶數記憶胞與奇數記憶胞兩者之中。
位於偶數疊層與奇數疊層之中間層的導電條帶可配置來做為位於特定主動柱狀體上之U型反及串列之第一部分與第二部分的字元線。偶數疊層與奇數疊層中下層導電條帶可配置來做為反相輔助閘極線（inversion assist gate lines）以增加於柱狀體底部半導體薄膜的導電性。
導電條帶疊層排列成區塊狀，並且在特定區塊中，奇數疊層中特定層的導電條帶係配置為梳狀結構，此梳狀結構具有自奇數平板（pad）延伸出的導電條帶，以及在偶數疊層中特定層的導電條帶係配置為梳狀結構，此梳狀結構具有自偶數平板延伸出的導電條帶，在特定區塊中自奇數與偶數疊層延伸出的導電條帶相互交叉。
本揭露內容亦提供製造此處所述之記憶體元件的方法。在一方面，製造方法包括：形成一薄膜半導體層於多個導電條帶疊層之上，包含形成於導電條帶疊層之間的溝槽的側壁上。此步驟之後，將具備良好填充特性且相較於記憶層之氧化物層能夠選擇性地受到蝕刻之材料，填充於薄膜半導體層的部分之間。此材料可能是可流動的介電材料，例如是旋塗式玻璃（spin-on glass, SOG）（例如市售之矽氧烷聚合物機的材料，例如聯合信號的產品編號512、214及314）。在沉積及固化可流動之介電材料之後，部分形成的元件接著受到圖案化及蝕刻，以於溝槽之相對兩側上形成薄垂直通道膜。由於可流動之介電材料的優良填充特性，穿透可流動之介電材料的深孔洞蝕刻製程係相當均勻。由於均勻性影響著所形成之元件在結構，此均勻性係相當有益的。可流動之介電材料接著藉由選擇性蝕刻製程所移除，此蝕刻製程微量、或者沒有移除或傷害位於導電條帶疊層與薄膜半導體層材料所形成之垂直通道膜之間的記憶層（氧化物）層。移除可流動之介電材料之後，形成絕緣介電結構。絕緣介電結構包括位於相對的垂直通道膜之間的間隙。位於相對的垂直通道膜之間的間隙係有益於所完成的元件，能夠抑制U型結構中背對背通道之間的干擾。本揭露內容之其他方面以及優點可見於以圖式及以下的詳細敘述與專利申請範圍。
本揭露內容之實施例的詳細說明係參照圖式第1至28圖。
第1圖係繪示具有獨立雙閘結構的三維記憶體元件100之示意圖。此三維記憶體元件100係根據揭露於美國專利申請號14/471,788，於2014年8月28日提出申請之共同申請案（MXIC 2092-2）的三維垂直通道技術所繪示，其中該申請案通過隨申請檢附（incorporated by reference）的方式，將此專利全文收載於本揭露內容之中。
記憶體元件100包括記憶胞的反及串列陣列，配置於一獨立雙閘垂直通道（independent double gate vertical channel，IDGVC）記憶體陣列，每個垂直通道具有兩個反及串列，適合於每單元多位元之資料儲存。記憶體元件100包括一積體電路基板，以及被絕緣材料分隔的多個導電條帶疊層，其包括了至少一導電條帶之底部平面（GSL）、多個導電條帶之中間平面（WL），以及一導電條帶之頂部平面（SSL）。在第1圖所示的實施例中，一疊層149包括了一導電條帶之底部平面（接地選擇線GSL）、範圍自WL0 至WL N -1 的多個導電條帶之中間平面層（字元線WL、WL N -1 ），以及一導電條帶之頂部平面層（串列選擇線SSL），其中N可為8、16、32、64等等。相鄰的偶數字元線WLi 與奇數字元線WLi+1 相連接以分開偏壓電路（未繪示），如此一來位於兩相鄰字元線之間的每一個垂直通道結構之平截頭體中的兩個電荷儲存點可被分別存取並用於資料儲存。獨立字元線的排列方式，可藉由例如連接偶數字元線至第一偏壓結構，以及連接奇數字元線至分開的偏壓結構來加以實現，其詳細的實施方式將描述如下。
用來作為字元線、串列選擇線以及接地選擇線的導電條帶可包括各種材料，這些材料包括摻雜半導體、金屬，以及導電化合物，包括含有矽（Si）、鍺（Ge）、鍺化矽（SiGe）、碳化矽（SiC）、氮化鈦（TiN）、氮化鉭（TaN）、鎢（W）及鉑（Pt）的材料。
垂直通道結構（例如垂直通道結構120）為記憶體元件中位元線結構的一部份，並可包括適於作為記憶胞之通道的半導體材料，這些材料例如矽、鍺、鍺化矽、砷化鎵（GaAs）、碳化矽，以及石墨烯（graphene）。
於所說明的範例中，多個位元線結構正交排列於多個疊層之上並與疊層表面共形，位元線結構包括位於疊層之間，用來作為垂直通道結構120的疊層間半導體本體元件（inter-stack semiconductor body elements）；以及位於這些疊層上方，並且連接疊層間垂直通道結構120的連接構件130。於此實施例中，連接構件130包括一半導體（例如多晶矽），半導體具有相對高的摻雜濃度，故而可以具有比疊層間的垂直通道結構120高的導電性。其中，疊層間的垂直通道結構120係建造來提供通道區域（channel regions）給位於疊層中的記憶胞。於一替代實施方式中，這些連接構件可是利用層間連接器或是插塞連接至垂直通道結構的一部份上方圖案化金屬層（overlying patterned metal layers）。
記憶體元件（memory device）包括記憶層（例如資料儲存結構），記憶層係位於交叉點180之介面區上。交叉點180位於疊層中多個中間平面層（WL）中的偶數與奇數導電條帶的側表面和多個字元線結構的疊層間垂直通道結構120之間。
由快閃記憶體技術可知，記憶層可包括多層資料儲存結構，包括例如氧化物─氮化物─氧化物（oxide-nitride-oxide，ONO）、氧化物─氮化物─氧化物─氮化物─氧化物 （oxide-nitride-oxide-nitride-oxide，ONONO）、矽─氧化物─氮化物─氧化物─矽（silicon-oxide-nitride-oxide-silicon，SONOS）、能隙工程矽-氧化物-氮化物-氧化物-矽（bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS）、氮化鉭、氧化鋁、氮化矽、氧化矽、矽（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS）以及高介電常數金屬能隙工程矽-氧化物-氮化物-氧化物-矽（metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS）。於其他實施例中，記憶層可以是如後述第25圖所示之介電電荷捕捉結構，並詳述於本案之共同申請案：美國專利14/309,622，標題為「具有多個電荷捕捉層以儲存電荷之能隙工程記憶體（Bandgap-Engineered Memory with Multiple Charge Trapping Layers Storing Charge）」，由呂函庭發明；該申請案通過隨申請檢附的方式，將此專利全文收載於本揭露內容之中。
於一代表元件中，記憶材料之介電層可包括一能隙工程複合穿隧介電層，能隙工程複合穿隧介電層包括一層小於2奈米厚的二氧化矽、一層小於3奈米厚的氮化矽，以及一層小於4奈米厚的二氧化矽。於一實施例中，該複合穿隧介電層由超薄氧化矽層O1（例如厚度是小於或等於15埃（Å））、超薄氮化矽層N1（例如厚度是小於或等於30埃），以及超薄二氧化矽層O2（例如厚度是小於或等於35埃）所構成，可在從半導體本體介面起算15埃或更少之偏移距離（offset）上，測得價帶能階增加約2.6電子伏特（eV）。O2 層藉由一低價帶能階（高電洞穿隧障壁）及一高導帶能階之區域，使N1層自電荷捕捉層分離約一第二偏移距離（例如距離介面約30~45埃）。由於第二位置自介面起算的距離較遠，此電場足以促使電洞穿隧進而抬升第二位置之後的價帶能階，到達有效消除電洞穿隧障壁的程度。因此，O2 層不會顯著干擾輔助電洞穿隧的電場，同時提高了工程穿隧介電層於低電場狀況下阻止漏電的能力。上述這些層可共形沉積，例如是使用低壓化學氣相沉積（LPCVD）進行沉積。
於此實施例中，記憶材料介電層中的電荷捕捉層包括厚度大於50埃的氮化矽層，於此一實施例中，包含藉由，例如低壓化學氣相沉積所形成，厚度約70埃的氮化矽層。亦可採用其他電荷捕捉材料與結構，包括例如氮氧化矽（Si x O y N z ）、富矽氮化矽（silicon-rich nitride）、富矽氧化矽（silicon-rich oxide）、包括嵌入式奈米粒子之捕捉層等等。
於此一實施例中，記憶材料介電層的阻擋介電層包括厚度大於50埃的二氧化矽層。於此一實施例中，例如包括約90埃的二氧化矽層。介電層可藉由低壓化學氣相沉積或以濕爐氧化製程（wet furnace oxidation process）將氮化物進行其他濕式氧化所形成。其他阻擋介電層可包括高介電常數材料（high-κ material），例如氧化鋁。
形成這些層的能隙工程矽-氧化物-氮化物-氧化物-矽或氧化物-氮化物-氧化物薄膜及通道材料的沉積技術，可以使用傳統的低壓化學氣相沉積方法來進行。另一方面，例如原子層沉積（atomic layer deposition，ALD）等工具可利用來形成這些膜。於串列選擇線與接地選擇線層區域的閘極介電層可使用相較於記憶層不同的組成。
垂直通道結構與其資料儲存結構之組合於此處稱為主動柱狀體（例如主動柱狀體148）。於本實施例中，位於交叉點180中的記憶胞被配置在垂直反及串列之中。於此配置中，兩個分開的反及串列分別被建構在單一的疊層間垂直通道結構的相對兩側上。兩分開的反及串列可獨立進行每記憶胞一位元（single-bit-per-cell）或每記憶胞多位元之讀取、抹除與寫入操作。
於所示範例中，參考導體160配置於導電條帶之底部平面（GSL）以及積體電路基板（未繪示）之間。至少一參考線結構正交排列於多個疊層之上。參考線結構包括位於疊層之間並且電性連接至參考導體160的疊層間垂直導電元件140，以及位於疊層（例如疊層149）之上並且連接疊層間垂直導電元件140的連接接觸墊150。疊層間垂直導電元件140可以使用與垂直通道結構120相同的材料來形成，或可替換使用導電度較疊層間之垂直通道結構120高的材料來形成。
於第1圖所示的結構中，串列選擇線（例如串列選擇線162）係配置於每一主動柱狀體（例如主動柱狀體148）的每一側。字元線（例如字元線163）亦配置於每一主動柱狀體（例如主動柱狀體148）的每一側。此外，接地選擇線（例如接地選擇線161）配置於每一主動柱狀體（例如主動柱狀體148）的每一側。
記憶體元件包括串列選擇開關190以及參考選擇開關179。串列選擇開關190位於與導電條帶之頂部平面層（或上層）的介面區。參考選擇開關179位於與導電條帶之底部平面（GSL）的介面區。在某些實施例中，資料儲存結構的介電層可用來做為串列選擇開關190與參考選擇開關179的閘極介電層。
記憶體元件包括連接至位元線結構的第一上方圖案化導體層（未繪示），包括耦接至感應電路之多個全域位元線。記憶體元件亦包括第二上方圖案化導體層（未繪示）。第二上方圖案化導體層可被圖案化，亦可位於第一圖案化導體層之上或之下。此第二上方圖案化導體層，例如藉由與連接接觸墊150形成接觸，來與至少一參考線結構連接。此第二上方圖案化導體層可將至少一參考線結構連接至參考電源，或將至少一參考線結構連接至提供參考電壓的電路。
於第1圖所繪示的實施例中，位元線結構的連接構件130包括N+摻雜半導體材料。位元線結構中的疊層間垂直通道結構120包括未摻雜或是輕摻雜的半導體材料，是用來作為通道。於第1圖所繪示的實施例中，參考導體160包括N+摻雜半導體材料，至少一參考線結構的連接接觸墊150包括N+摻雜半導體材料。至少一參考線結構的疊層間垂直導電構件140亦包括N+摻雜半導體材料。於一替代實施例中，一金屬或金屬化合物可用來取代摻雜半導體。
於一實施例中，為了降低參考導體160的電阻，記憶體元件可包括靠近參考導體160的底部閘極101。於讀取操作中，底部閘極101可藉由合適的導通電壓來開啟，以增加參考導體160的導電性。其中，導通電壓係施加於底部閘極101下方之摻雜井或基板中的井，或其他位於下方的圖案化導體結構。
第1A圖係繪示第1圖所示結構中的單一主動柱狀體之電路示意圖，其繪示位於此柱狀體的各個側邊的多個反及串列。主動柱狀體從位元線BL之接觸118（例如與第1圖之連接構件130的連接處）延伸至（例如與第1圖之參考導體160的連接處）源極線接觸119。源極線接觸119將主動柱狀體連接至參考線125，至參考線125對應第1圖之參考導體160。參考線125連接至層間導體126，並連接至圖案化導體之一接觸127，此圖案化導體可用以作為反及陣列之共同源極線CSL。如圖所示，介於位元線之接觸118與源極線接觸119之間的主動柱狀體包括偶數反及串列121-Even與奇數反及串列121-Odd。此主動柱狀體設置於偶數與奇數導體疊層之間，其中偶數疊層的上層包括一偶數串列選擇線Even SSL，且奇數疊層的上層包括一奇數串列選擇線Odd SSL。疊層中之中間層包括偶數字元線（EVEN WLs）與奇數字元線（ODD WLs）之字元線WL0、WL1、WL2、WL(n-1)、WL(n)，分別對應偶數與奇數反及串列。疊層中之一下層包括一偶數接地選擇線Even GSL與一奇數接地選擇線Odd GSL。
將記憶體結構詳述如下，在記憶體結構中，每個主動柱狀體提供薄通道結構於U型反及串列中的多個記憶胞。第2圖係繪示單一主動柱狀體中U型反及串列的電路示意圖。U型反及串列連接於位元線BL之接觸128與共同源極線CSL之接觸129之間。主動柱狀體配置於偶數疊層與奇數導體疊層之間，於此實施例中，奇數疊層的上層包括串列選擇線SSL。此串列選擇線SSL可作為反及串列之第一開關131的閘極。於此實施例中，偶數疊層之上層包括接地選擇線GSL，此接地選擇線GSL作為同一個反及串列之第二開關132的閘極。疊層中之中間層包括偶數字元線EVEN WLs與奇數字元線ODD WLs，其中奇數字元線ODD WLs包括字元線WL0、WL1、WL2、WL3、WL(i-1)、WL(i)，而偶數字元線EVEN WLs包括字元線WL(i+1)、WLx、WLy、WL、WLz、WL(n-1)、WL(n)。於疊層之底層134，提供薄通道結構的半導體薄膜彼此電性連接的，例如藉由形成單一連續的薄膜來連通導電條帶疊層之間的空間。在所示實施例中，還包括輔助閘極結構135，輔助閘極結構135經由閘極介電材料耦接至疊層底部的半導體薄膜。輔助閘極結構135可用於產生反轉區域，以增加奇數側與偶數側之間之條帶的導電性。此輔助閘極135可藉由位於主動柱狀體下方之基板中的摻雜區或藉由其他技術來實施。此U型串列包括依序連接的偶數記憶胞以及奇數記憶胞，偶數記憶胞設置於偶數疊層之一側，奇數記憶胞設置於奇數疊層之一側。
第2A圖繪示可用來實現第2圖之U型反及串列之主動柱狀體的剖面圖。第2A圖之主動柱狀體包括垂直通道結構50，垂直通道結構50包括一垂直多晶矽半導體本體。垂直通道結構50包括被沿著柱狀體之長度之接縫53所分隔的偶數與奇數薄通道膜，並電性連接於此柱狀體的底部。電荷儲存元件69設置於柱狀體的每一側面上。垂直通道結構50包括在一側面上提供通道本體於串列選擇線電晶體之一部分51a，以及在另一側面上提供通道本體於接地選擇線電晶體之另一部分51b。於部分51a和51b以及垂直通道結構的底部之間，接縫53設置於偶數與奇數字元線之間的垂直通道結構50之中。在一些實施例當中，接縫53在與字元線交叉（例如位於字元線58、59之層）的一列平截頭體上分隔兩個彼此分離的薄通道本體。接縫53也將垂直通道結構分隔成數個彼此分離且延伸穿過串列選擇線SSL與接地選擇線GSL之閘極的垂直薄通道。
第2A圖係繪示分別用來作為串列選擇線與接地選擇線的導電條帶54與導電條帶55。其中，兩者均位於導電條帶疊層之上層。導電條帶54與導電條帶55可包括位於其外表面，導電性更高的導電膜56、57，例如金屬矽化物膜。
第2A圖亦繪示輔助閘極線60、61。輔助閘極線60、61實施方式可為包括字元線之疊層中的導電條帶。輔助閘極線60、61可包括位於外表面，導電性更高的導電膜62、63，例如金屬矽化物膜。
同樣地，導電條帶係配置來做為偶數與奇數字元線，於垂直通道結構50的相對側。因此，在此結構中，偶數字元線59係配置於奇數字元線58的相反一側。於本實施例中，繪示有八個字元線層。當然，可採用更大數量，例如16、32或更多的字元線層。
如第2A圖所繪示，字元線亦可能包括位於外表面上的矽化物膜或其他導電性更高的導電膜（例如導電膜62）。
於其他實施例中，全部或是部分的串列選擇線、字元線以及接地選擇線可用金屬或其他導電材料來實施，而非僅使用多晶矽。
第2A圖所繪示之結構提供具有獨立的電荷儲存位址且位於垂直通道結構50之偶數側與奇數側上的記憶胞70、71。並且，此結構支援沿著垂直通道結構50的相對兩側延伸之單一U型反及串列的操作。
在第2A圖所繪示的結構中，字元線、串列選擇線與接地選擇線垂直方向的厚度，可以決定串列選擇電晶體、記憶胞以及接地選擇電晶體的通道長度。
於第2A圖所繪示之結構中，串列選擇線導電條帶54與接地選擇線導電條帶55相較於字元線導電條帶具有實質上較大的厚度，例如大上四倍的厚度。此較大的通道寬度有利於在垂直通道結構之一側，使用足以關閉電晶體的偏壓來操作串列選擇電晶體，即使當此偏壓在施加於對側時可能反而足以使電晶體開啟。
於第2A圖所繪示之結構中，輔助閘極線60、61相較於字元線亦具有實質上較大的厚度。這提升了位於U型區域之反及串列的導電性。第3圖所繪示之輔助閘極線60、61延伸於基板之絕緣層52之上。
參考線結構（例如位於圖案化金屬層中的導線）可正交排列於導電條帶之偶數疊層與奇數疊層之上，並於SL接觸連接主動柱狀體。位元線結構（例如於圖案化金屬層中的導線）可正交排列於導電條帶之偶數疊層與奇數疊層之上，並於BL接觸連接主動柱狀體。此位元線結構與參考線結構可配置於同一圖案化導體層或配置於不同的圖案化導體層中。
主動柱狀體包括垂直通道結構，垂直通道結構包括位於中間層以及上層的接縫。其中，串列選擇電晶體與接地選擇電晶體設置於此上層。記憶胞70、71中之通道為半導體材料薄膜，藉由間隙來加以分隔。間隙作為絕緣結構，或作為薄膜之間的部分絕緣結構。此間隙含有氣體（例如來自於製作過程中腔體氣氛（atmosphere）中的氣體），基於本揭露之目的，此氣體稱作「空氣」。
第3圖繪示本文所述的一實施例的記憶體結構。第3圖所繪示之實施例包括垂直通道結構。此垂直通道結構包括半導體膜310以及半導體膜311。半導體膜310以及半導體膜311具有外表面310a、311a以及內表面310b、311b，並在越過柱狀體底部的區域314中連接，以形成U型膜。外表面310a、311a係配置於相對應導電條帶疊層之側壁上的資料儲存結構（例如資料儲存結構320）之上。從而，偶數側的導電條帶疊層包括導電條帶330與導電條帶331，如圖所繪示，並可配置為字元線。奇數側的導電條帶疊層包括導電條帶332與導電條帶333繪示於本圖當中，並可配置為字元線。本結構中的記憶胞（例如記憶胞350）位於半導體膜310、311和導電條帶330、331、332、333二者之交叉點上。
半導體膜310、311係藉由間隙316或其他種類的絕緣結構，至少在記憶胞的區域中彼此分隔。
此半導體膜較佳是薄膜，在記憶胞區域中具有10奈米或10奈米以下之厚度。
第4圖繪示串列選擇線82與接地選擇線83之區域中的主動柱狀體的頂部部分。在本圖中，繪示了包括垂直通道膜80a/80b的主動柱狀體以及包括垂直通道膜81a/81b的主動柱狀體體。資料儲存結構84、85形成於相對兩側，延伸於左側（奇數）串列選擇線82以及右側（偶數）接地選擇線83之間，並可作為閘極介電層。在介於串列選擇線與接地選擇線之間的每一個主動柱狀體之平截頭體中，實施一個串列選擇電晶體以及一個接地選擇電晶體。
於本圖中，間隙86被實現於包括垂直通道膜80a/80b之主動柱狀體及包括垂直通道膜81a/81b之主動柱狀體之間。這可以降低主動柱狀體中垂直通道膜之間的電容耦合。於其他實施例中，可使用固態絕緣體（例如二氧化矽、低介電常數介電材料或其他適合的絕緣體）來填充間隙86。
第5圖繪示包括垂直通道膜80a/80b之主動柱狀體，以及包括垂直通道膜81a/81b之主動柱狀體的中間區域（顯示於字元線區域中）。於本圖中，主動柱狀體具有垂直通道結構，包括偶數與奇數薄通道膜，藉由前述的間隙來加以分隔，區分為由半導體薄膜所構成的第一主動柱狀體部份（垂直通道膜80a）與由半導體薄膜所構成的第二主動柱狀體部份（垂直通道膜80b），及第一主動柱狀體部份（垂直通道膜81a）與第二主動柱狀體部份（垂直通道膜81b），且兩者均由半導體薄膜所形成。資料儲存結構84、85排列於字元線之側邊，字元線包括位於左側的偶數字元線90、92以及位於右側的奇數字元線91、93。
雖然未繪示於第4圖與第5圖，在輔助閘極（例如第2A圖所繪示的輔助閘極線線60、61）的區域中，垂直通道結構之間的間隙可合併成一個單一本體，或可通過輔助閘極繼續將垂直通道膜分離。
第6圖繪示字元線90、91所在之層的上視圖，其中，字元線90、91為第一與第二導電條帶疊層中的導電條帶。第6圖繪示位於主動柱狀體之各平截頭體的記憶胞結構。字元線90為導電條帶疊層中之導電條帶。導電條帶疊層具有第一側邊以及第二側邊，可讓資料儲存結構（例如資料儲存結構84）設置於第一側邊以及第二側邊上。資料儲存結構（例如資料儲存結構84）係位於導電條帶疊層之導電條帶的側壁上，且同時位於第一側邊與第二側邊之上。請參照字元線90，第一薄膜半導體條帶80-1係垂直配置而於第一側邊與資料儲存結構84接觸，同樣地，第二薄膜半導體條帶80-2係垂直配置而於字元線90的第二側邊與資料儲存結構84接觸。複數個記憶胞中的多個記憶胞具有位於薄膜半導體條帶（第一薄膜半導體條帶80-1、第二薄膜半導體條帶80-2）之中的通道，以及位於用來形成字元線90導電條帶中的閘極。
第6圖中亦繪示字元線91，為第二導電條帶疊層中的一個導電條帶。第二導電條帶疊層具有第一側邊以及第二側邊，資料儲存結構（例如資料儲存結構85）設置於第一側邊以及第二側邊上。資料儲存結構（例如資料儲存結構85）係位於導電條帶疊層之導電條帶的側壁上，且位於第一側邊與第二側邊。
請參照字元線91，第三薄膜半導體條帶80-3係垂直配置，而於字元線91的第一側邊與資料儲存結構接觸。第四薄膜半導體條帶80-4係垂直配置，而於字元線91的第二側邊與資料儲存結構接觸。於本圖所繪示的絕緣結構包括間隙87，用來分隔第二薄膜半導體條帶80-2與第三薄膜半導體條帶80-3。於某些實施例中，絕緣結構可包括固態絕緣體，例如二氧化矽，或是固態絕緣體與間隙的組合。
於第6圖所繪示之實施例中，位於兩導電條帶疊層（包括字元線90、91）之間的主動柱狀體係由本圖式中之第二與第三薄膜半導體條帶組成。於記憶胞（記憶胞94、96）之區域中，這些薄膜半導體條帶被分隔為彼此分離的半導體本體，記憶胞的通道則形成於這些半導體本體之中。
為了獨立地對主動柱狀體的各側邊進行寫入，寫入偏壓可獨立地施加於字元線90與字元線91。為了對位於左側的記憶胞94進行寫入，可將閘極寫入電壓施加於左側字元線90，同時對右側字元線91施加抑制電壓。位於主動柱狀體中之垂直通道結構會被施加一合適的偏壓水準，藉以使閘極寫入電壓與垂直通道上的電壓之間的壓差足以在記憶胞94的區域95中誘發電荷捕捉效應，同時抑制電荷由鄰近之記憶胞96中的介電電荷捕捉結構向外轉移。
第7圖繪示藉由水平的導電條帶300來實現具有共享字元線之雙垂直通道快閃記憶胞的結構。資料儲存結構304係設置於水平的導電條帶300的左側。資料儲存結構303係設置於水平的導電條帶300的右側。用來作為第一垂直通道膜的薄膜半導體條帶301，係配置於資料儲存結構304之上，並位於導電條帶300的左側。用來作為第二垂直通道膜之薄膜半導體條帶302，係配置於資料儲存結構303之上，並位於導電條帶300的右側上。
在此結構中，記憶胞305係形成於右側。另一相似的記憶胞結構則形成於左側。記憶胞305之閘極係配置於導電條帶300中，而記憶胞305之通道係設置於垂直的薄膜半導體條帶302中。因此，薄膜半導體條帶上之垂直箭頭代表記憶體結構中之電流方向。
水平的導電條帶300具有一寬度，於圖中標記為WL CD，代表字元線的關鍵尺寸。此一寬度是決定記憶胞陣列布局之面積與密度的關鍵因素。此寬度WL CD可藉由用來形成如下所述之多個導電條帶疊層的蝕刻圖案之一些製程來決定。垂直通道膜（半導體條帶302）的寬度，於圖中標記為BL CD，代表位元線的關鍵尺寸。此寬度也是決定記憶胞陣列布局之面積與密度的關鍵因素。此寬度BL CD可藉由用來形成多個薄膜半導體條帶的蝕刻圖案之一些製程來決定。
水平的導電條帶300也具有一尺寸，標記為Lg，代表閘極長度。閘極長度，為決定快閃記憶胞之效能的重要參數。在一些製程中，閘極長度Lg可藉由用來形成導電條帶之導電材料之沉積層的厚度所形成的良好均勻性來決定。
垂直通道膜（半導體條帶302）具有一尺寸標記為Tsi，為矽之厚度。此一標記假設用來形成薄膜條帶的半導體材料為矽Si。亦可利用其他的半導體材料。在本實施例所述的技術中，尺寸Tsi可藉由材料沉積層的厚度所形成的良好均勻性來決定。
在結構中，尺寸Tsi可為10奈米或10奈米以下。基於本揭露之目的，垂直薄通道結構可以使用至少在記憶胞區域具有尺寸Tsi為10奈米或10奈米以下之厚度的薄膜半導體條帶，而至少在記憶胞區域中形成。
第8圖至第18圖係繪示垂直薄通道膜結構的製作過程。第8圖繪示在形成絕緣層1101之後的製程階段，絕緣層1101可包括位於半導體基板上的二氧化矽或其他介電材料。
為了形成第8圖所繪示之結構，複數層第一導電材料（例如摻雜多晶矽或其他適合作為字元線的材料）被多層的絕緣材料分隔，設置於絕緣層1101之上。於本實施例中，導電材料可為P型摻雜多晶矽，或選用其他相容於資料儲存結構的材料。於此例中，氮化矽層沉積於頂層之上，可用於提供拉伸應力。當前述結構被蝕刻而具有高深寬比及窄線時，此層可提升疊層之均勻性並降低彎折。絕緣材料層可包括藉由多種習知的方法所沉積而成的二氧化矽。絕緣材料層亦可包括其他絕緣材料，以及多種絕緣材料之組合。於此實施例中，所有的絕緣材料層，除了頂層1105之外，皆由相同的材料組成。於其他實施例中，不同的材料可用於不同的層，以配合特定的設計目標。在前述多層結構形成之後，對多層結構進行圖案化蝕刻，以形成多個導電條帶疊層。
第8圖繪示在對多層結構進行蝕刻並停止於絕緣層1101以定義多個導電條帶疊層（包括疊層1110、1111、1112、1113）之後的製程階段。疊層1110、1111、1112、1113包括至少一導電條帶之底部平面層（輔助閘極AG）、多個導電條帶之中間平面層（字元線WLs）以及一導電條帶之頂部平面層（串列選擇線SSL/接地選擇線GSL）。疊層之多個中間平面層可包括N個平面層，範圍從0至N-1層。氮化矽之頂層1105位於每一疊層之上。雖然沒有繪示出來，但導電條帶可以藉由被定義在用於蝕刻疊層之圖案中的銲墊（pad）所連接。疊層1110、1111、1112、1113包括絕緣材料層1121、1122、1123、1124、1125，如疊層1110所標示，並將導電條帶彼此分隔開。
第9圖繪示於多個疊層中的導電條帶上方與側邊形成記憶層之後的製程階段。記憶層包括一外表面及一內表面，外表面配置於多個疊層上，內表面相對於外表面配置。記憶層與多個導電條帶之側表面接觸，如第9圖所示。記憶層可包括多層資料儲存結構，如圖所示，包括穿隧層1132、電荷儲存層1131，以及阻隔層1130，相關實施例揭露於前。在一較佳實施例中，將參照第25圖及下文之相關內容描述記憶層之實施方式。
第10圖繪示於複數個疊層上方的記憶層上形成半導體材料之薄膜層1140，並使半導體薄膜層1140與記憶層具有共形的表面之後的製程階段。在介電電荷存儲的實施例中，薄膜層1140至少在形成記憶胞的區域中與記憶層之穿隧層1132接觸。薄膜層1140中的半導體材料，包括經過挑選而採用的半導體材料（例如矽）以及摻雜濃度（例如未摻雜或是輕摻雜）以至少在疊層之間的區域中，用來作為記憶胞垂直串列的通道區域。薄膜層1140可具有約10奈米或小於10奈米的厚度。如圖所示，位於疊層間的區域1141，薄膜層1140延伸至位於疊層之間的溝槽之底部，並覆蓋於絕緣層1101之上。可對薄膜層1140進行短程氧化藉以形成一薄層氧化物。
第11A圖繪示使用可流動之介電材料1164覆蓋導電薄膜層1140之內表面之後的製程階段。如圖所示，此可流動之介電材料1164填充於疊層之間。在實施例中，使用旋塗式製程（spinning-on process）施加可流動的介電材料，包括讓可流動的材料散布（spread）且流動（flow）於部分形成之元件上，並對此部分形成之元件進行旋塗。一旦可流動之介電材料填入及覆蓋此部分形成之元件，即受到固化。在所示之範例中，此可流動之材料係一旋塗式玻璃材料（spin-on glass material）。旋塗式玻璃材料具備優異的填充能力，使得疊層之間不會產生間隙。此優異的填充能力使得在後續步驟中蝕刻穿過旋塗式玻璃所形成的深孔洞具有均勻的深度。
第11B圖繪示在流程當中進行一垂直通道膜切蝕刻製程（vertical channel film cut etching process）之後之階段，此垂直通道膜切蝕刻製程包括位於疊層之間之通過薄膜、半導體層、記憶層及旋塗式玻璃的蝕刻孔洞。此範例中的這些孔洞延伸以暴露絕緣層1101。由於這些孔洞，留下旋塗式玻璃垂直柱（旋塗式玻璃垂直柱2000, 2001, 2002, 2003, 2004, 2005）。旋塗式玻璃垂直柱係配置於偶數疊層（例如疊層2011-E）及奇數疊層（例如疊層2011-O）之間。如第11B圖所示，旋塗式玻璃垂直柱（旋塗式玻璃垂直柱2000, 2001, 2002, 2003, 2004, 2005）布局成一蜂巢配置。因此，每一行（row）的旋塗式玻璃垂直柱係在行之方向上與相鄰的行產生偏移。此結構之蜂巢配置有利於覆蓋於上方的位元線具有更緊密的間距，如第16至19圖所示。垂直通道膜係形成於旋塗式玻璃垂直柱之其中一側上。垂直通道膜具有外表面及內表面，外表面配置於資料儲存結構上且接觸於資料儲存結構。資料儲存結構係形成於記憶層中，位於對應的偶數及奇數疊層之側壁上，形成一記憶胞三維陣列。如同上述，由於旋塗式玻璃之優異的填充特性，此蝕刻製程造成均勻的孔洞，當膜之條件係固定時，孔洞具有一致的深度及電化學沉積（electrochemical deposition, ECD）。
第11C圖繪示在流程當中進行蝕刻製程之後的階段，此蝕刻製程係將圖案化及蝕刻深孔洞之前述步驟之後所留下的旋塗式玻璃予以移除。被移除的旋塗式玻璃包括在垂直通道膜切蝕刻製程期間所形成的垂直柱。為了移除旋塗式玻璃而移除相當少量的記憶層之熱氧化物層，此步驟中所使用的蝕刻製程對於旋塗式玻璃及熱氧化物之間具有高度選擇性，例如是具有大於20倍之選擇性，記憶層包括穿隧層1132、電荷儲存層1131及阻隔層1130。第11D圖繪示在流程中之進行選擇性蝕刻製程之前及之後的示意性剖面圖，此選擇性蝕刻製程移除在垂直通道膜切蝕刻製程之後所留下的旋塗式玻璃垂直柱。第11D圖中左側之黑色實心箭頭表示在製程期間將被蝕刻掉的材料的蝕刻方向及大約的蝕刻量。如圖所示，在此選擇性蝕刻製程中，記憶層之非常少量的氧化物係被移除，記憶層包括穿隧層1132、電荷儲存層1131及阻隔層1130。
在一示範性選擇性蝕刻製程中，元件可包括位於主動柱狀體之間的孔洞，具有中心之間為100奈米（nm）之間距。在此範例中，孔洞及主動柱狀體大約具有相同的寬度。因此，每個孔洞之間的垂直柱中具有約50 nm的旋塗式玻璃（SOG）。為了移除所有的SOG，此選擇性蝕刻必須因而由孔洞的每一方向移除25 nm的SOG。在實施例中，為了確保完全移除SOG，當決定選擇係蝕刻製程的特性時，一操作誤差可能是影響要素。下列方程式可用於決定將被移除之氧化物的量。
方程式1：1 欲移除的SOG×（1+操作誤差）／選擇性＝被移除之熱氧化物
例如，若欲移除25 nm之SOG，當操作誤差係50%且蝕刻選擇性係20時，將有1.875 nm之熱氧化物被移除。
第11E圖繪示流程中進行絕緣材料（例如四乙氧基矽烷TEOS）之沉積步驟之後之步驟。在所示之範例中，絕緣材料之填充物1160包括位於相鄰之導電條帶中間層之區域之間的間隙（例如間隙1161），這些區域對應於顯示於第12B及13圖中的垂直通道結構（垂直通道結構2100、2101、2102、2103、2104、2105）。在單閘極垂直通道三維反及快閃記憶體中，此間隙之形成係有利於抑制U型構造中背對背通道之間的干擾。再者，在實施例中，絕緣材料之填充物1160包括不包含記憶胞之疊層部分之間之間隙（例如間隙1162）。
如第12A圖所示，於絕緣材料填充步驟後，進行一回蝕（etch back）或平坦化步驟（例如化學機械研磨製程（chemical mechanical polishing）），藉以暴露半導體薄膜層1140之頂表面。
雖然上文中已敘述，在單閘極垂直通道三維反極快閃記憶體之製程中，使用可流動介電材料（例如旋塗式玻璃）作為犧牲材料，以產生被蝕刻的深孔洞之過程。此過程亦可使用於其他類型的記憶體及半導體元件之製程中，這些製程欲具備包括間隙之圖案化填充物。
第12B圖係第12A圖之簡化版本。在第12B圖以及第13至18圖中，為了更清楚顯示垂直通道結構2100、2101、2102、2103、2104、2105，在不具有垂直通道結構之部分疊層之間，部分之絕緣的填充物1160並未顯示。下列第20及21圖繪示在字元線層由X-Y平面中所形成的剖面作為觀測點之替代的布局圖。
在垂直通道膜切蝕刻之後，半導體薄膜層1140在頂表面上具有孔洞陣列之圖案，使得連續性半導體膜位於疊層之頂部之上且連接於主動柱狀體之垂直通道膜。在第12B圖中，半導體薄膜層1140之一部分1140-O覆蓋於奇數疊層2011-O之上。半導體薄膜層1140之部分1140-E覆蓋於偶數疊層2011-E之上，且沿著疊層2011-E之頂部連續形成，進而連接位在包括垂直通道結構2102之主動柱狀體之右側上的垂直通道膜、位在包括垂直通道結構2103之主動柱狀體之左側上的垂直通道膜、及位在包括垂直通道結構2104之主動柱狀體之左側上的垂直通道膜。
第13圖繪示為了形成陣列連接之目的而進行圖案化蝕刻，將位於疊層上的剩餘半導體薄膜層1140加以分隔之後的結構。在圖案化步驟之後，半導體薄膜層1140被分隔為覆蓋於奇數疊層之上的部分2070、2071，以及覆蓋於偶數疊層之上的部分2073、2074、2075、2078、2079。部分2070、2071連接主動柱狀體（例如部分2071連接部分2076、2077）於反及串列之共同源極側上，並提供著陸區給用來連接共同源極線的層間連接器。部分2073、2074、2075、2078、2079彼此分離，並提供著陸區給層間連接器，以獨立連接至位元線。如圖所示，主動柱狀體包括垂直通道結構2105，圖中繪示位於反及串列中具有串列選擇線之一側之垂直通道膜之頂部上的銲墊圖案。然而，在反及串列中具有接地選擇線之一側的圖並未完整。
第14圖繪示穿過層間介電層（未繪示）形成接觸插塞2020、2021、2022、2023、2024、2025、2026、2027陣列並著陸於相對應之薄膜半導體層的部分之後的階段。此製程可包括形成層間介電層（例如氧化矽）於陣列之頂部，層間介電層的厚度可為例如約100奈米至500奈米，接著形成通過層間介電層的多個介層窗（via），而暴露出位於薄膜半導體層之部分上的著陸區。這些接觸插塞可包括多晶矽插塞，或相容於用於垂直通道結構之上表面的導電材料的其他材料。接觸插塞2020、2024提供電性連接至部分2070、2071，部分2070、2071與位於主動柱狀體中具有接地選擇線的一側上方之薄通道膜互為連續。接觸插塞2021、2022、2023、2025、2026、2027分別提供一電性連接至部分2073、2074、2075、2078、2079以及連接至包括垂直通道結構2103之主動柱狀體中具有串列選擇線之一側上方未標示的部分，使得接觸插塞2021、2022、2023、2025、2026、2027係與位於主動柱狀體中具有串列選擇線之側上的薄通道膜互為連續。
第15圖繪示形成位於層間介電層（未繪示）上方的層間連接器2030、2031、2032、2033、2034、2035、2036、2037之後的結構。層間連接器2030、2031、2032、2033、2034、2035、2036、2037可以包括鎢插塞或其他金屬材料，位於層間介電層之中。於本實施例中，層間連接器2030~2037係於上方對準（aligned over）多晶矽接觸插塞（例如接觸插塞2027），並與多晶矽接觸插塞電性接觸。於本實施例中，此一對準方式可使用無邊界氮化矽製程或其他可提供良好電性連接至下方多晶矽插塞的技術來進行。
於其他的實施例中，層間連接器可用其他材料之組合製造，或使用單一互連插塞來構成。
第16圖繪示形成第一圖案化導體層之後的結構。第一圖案化導體層包括導線2040、2044以及導體柱2041、2042、2043、2045、2046、2047，且與層間連接器（例如2037）接觸。此圖案化導線2040、2044連接於反及串列之具有接地選擇線的一側，且在一些陣列配置中，可作為共同源極線。導體柱2041、2042、2043、2045、2046、2047提供內連線，由反及串列之串列選擇線的一側，透過第一圖案化導體層連接至後述之上方圖案化導體層。
第17圖繪示形成層間連接器2051、2052、2053、2055、2056、2057，由反及串列具有串列選擇線的一側，經由如第16圖所述之方法所形成之導體柱（例如導體柱2047）連接到上方圖案化導體之後的結構。層間連接器2051可為橢圓形或是在X軸方向具有更窄寬度（例如約20奈米）的長形，以便於與上方位元線的密集圖案連接。
第18圖繪示流程當中在層間連接器2051、2052、2053、2055、2056、2057上方提供第二圖案化導體層（例如一金屬層）之後的結構。在本實施例中，第二圖案化導體層包括位元線2060、2061、2062。此些位元線可採用自對準雙圖案法（self-aligned double patterning，SADP）來進行圖案化，以達到窄間距的效果。如第18圖所示，沿著行與位於主動柱狀體之反及串列中具有接地選擇線之一側上的垂直通道膜相互連接的薄膜半導體層之部分2070，係利用層間連接器與位於第一圖案化導體層中，用來作為源極參考線的導體線2040相互連接。類似地，沿著行與位於主動柱狀體之反及串列中具有接地選擇線之一側上的垂直通道膜相連接的薄膜半導體層之部分2071係利用層間連接器與位於第一圖案化導體層中，用來作為源極參考線的導體線2044相互連接。沿著陣列中第一列而與位於主動柱狀體之反及串列中具有串列選擇線之一側相連接的薄膜半導體層之部分2073、2079，係利用層間連接器與第一位元線2060相互連接。沿著陣列中的一列而與位於主動柱狀體之反及串列中具有串列選擇線的一側相連接的薄膜半導體層之部分2075、2079，係利用層間連接器與第二位元線2061相互連接。沿著陣列中的一列與主動柱狀體之反及串列中具有串列選擇線之一側相連接的薄膜半導體層之部分2074、2078，係利用層間連接器與第三位元線2062相互連接。
如第18圖係繪示電流路徑2069，其繪示了流經連接於源極參考線的導體線2044與位元線2060之間的U型反及串列之電流。此結構繪示了多個位於相對應之偶數與奇數導電條帶疊層之間的主動柱狀體。此主動柱狀體包括具有外表面與內表面的半導體膜。此外表面係設置於資料儲存結構上，其中資料儲存結構位於對應之偶數疊層與奇數疊層的側壁上，並且形成一個記憶胞三維陣列。記憶胞相互連接以形成一電流路徑。此電流路徑自偶數垂直通道膜的上端連通至下端，並且自奇數垂直通道膜的下端連通至上端。
第18圖繪示一記憶體元件，其導電條帶疊層係以溝槽分隔。參照位於第一疊層與第二疊層中的導電條帶，即可描繪出U型反及串列之層間連接的結構。導電條帶之第一疊層與第二疊層具有位於用來分隔這些疊層之溝槽的第一側邊和第二側邊上的多個側壁。資料儲存結構形成在溝槽中之導電條帶的側壁上。垂直通道結構位於第一疊層與第二疊層之間的溝槽中。每一個垂直通道結構包括第一半導體膜及第二半導體膜，第一半導體膜及第二半導體膜垂直配置並與溝槽之相對兩側邊上的資料儲存結構接觸，且第一半導體膜及第二半導體膜於溝槽之底部電性連接。第一疊層中的上層導電條帶係配置為第一開關（例如串列選擇線開關）的閘極。其中，第一開關具有位於第一半導體膜中的通道。第二疊層中的上層導電條帶，係配置為第二開關（例如接地選擇線開關）的閘極。其中，第二開關具有位於第二半導體膜中的通道。第一與第二疊層中的中間層導電條帶係配置為字元線。第一與第二導電條帶疊層中的底層導電條帶係配置為輔助閘極。一或多個圖案化導體層位於疊層上方。第一層間連接器將第一導體（例如字元線2060）連接至主動柱狀體中第一半導體膜的頂表面。第二層間連接器連接第二導體（例源極參考導體線2040）至垂直通道結構中第二半導體膜的頂表面。此外，另外的垂直通道結構亦設置於相同的第一疊層與第二疊層之間。如此一來，位於溝槽之第二側邊的第二半導體膜會全部電性連接，並可共同連結至相同源極參考線。更進一步，設置另外的垂直通道結構於相同的第一疊層與第二疊層之間，使位於溝槽之第一側邊的第一半導體膜係電性分隔，並使用個別的層間連接器（例如第三層間連接器）個別連接至分隔的位元線。
位於第三疊層與第二疊層之間的垂直通道結構包括第一半導體膜以及第二半導體膜，第一半導體膜係沿著介於第二疊層與第三疊層間之溝槽的第一側邊，並位於第二疊層的側壁上，第二半導體膜係沿著介於第二疊層與第三疊層間之溝槽的第二側邊。位於第二疊層與第三疊層之間之垂直通道結構的第一半導體膜可電性連接（透過部分2071）至位於第一疊層與第二疊層之間之垂直通道結構之第二半導體膜。
針對如第18圖所示之U型反及串列，第1表提供一偏壓配置以施加於選定的記憶胞，來對其進行寫入操作。可透過經驗測試（empirical testing）、模擬或是經驗測試及模擬兩者，採用特定的偏壓配置來加以實施。
第1表：寫入偏壓
針對如第18圖所示之U型反及串列，第2表提供一偏壓配置以施加於選定的記憶胞來對其進行抹除操作。可透過經驗測試、模擬或是經驗測試及模擬兩者，採用特定的偏壓配置來加以實施。
第2表：抹除偏壓
針對如第18圖所示之U型反及串列，第3表提供一偏壓配置以施加於選定的記憶胞來對其進行讀取操作。可透過經驗測試、模擬或是經驗測試及模擬兩者，採用特定的偏壓配置來加以實施。
第3表：讀取偏壓
第19圖繪示複數個記憶體陣列三維區塊的佈局圖。其中，記憶體陣列包括上述之U型反及串列。如圖所示之佈局，六個區塊B1~B6排列成多行。這些區塊係沿這些行以鏡像形式佈局。複數個導電條帶疊層中的上層圖案也被繪示於此圖中，其中這些導電條帶係由與區塊中之其他導電條帶共享之著陸銲墊區域延伸。除了配置為串列選擇線的導電條帶需要被斷開以提供個別的接觸點之外，這些疊層的中間層與下層具有相同的佈局，且可使用相同的圖案化步驟來形成。每一個區塊包括配置為串列選擇線之由第一著陸區（例如著陸區214、215）延伸的導電條帶，以及位於下方的多個偶數字元線，以及配置為接地選擇線由第二著陸區（例如著陸區216、217）延伸的導電條帶，以及位於下方的多個奇數字元線。此些著陸區可支持相鄰區塊中的導電條帶。因此，著陸區216係用來作為區塊B1與B2中鏡像的導電條帶佈局。著陸區214係用來作為區塊B2與B3中鏡像的導電條帶佈局。
位於疊層之上層中的串列選擇線被分隔為個別的著陸區。因此，例如，區塊B5中之串列選擇線263連接至著陸銲墊區264，以及區塊B4中之串列選擇線265連接至著陸銲墊區266。層間連接器（以符號262表示）連接至個別的串列選擇線著陸區（例如264、266）。並且，此圖示還繪示穿過疊層之上層以建立個別連接至位於下方之每一層的階梯式層間連接器。因此，例如接地選擇線銲墊（例如位於著陸區216之上）包括8個層間連接器，8個連接器之其中一個連接頂層，6個連接包括奇數字元線的中間層，以及一個連接包括輔助閘極線或其他字元線的底層。例如串列選擇線銲墊（例如位於著陸區215之上）包括多個彼此分隔的層間連接器，分別連接每一個串列選擇線著陸區（例如266），以及7個層間連接器以連接下方各層，7個層間連接器的其中6個用來連接包括偶數字元線的中間層，以及一個用來連接可以包括輔助閘極或其他字元線的底層。
延伸自接地選擇線區域（例如著陸區217）的導電條帶係與延伸自串列選擇線區域（例如著陸區215）的導電條帶以一相互交叉的形式佈局。如區塊B6所示，疊層之上層包括5條接地選擇線GSL0~GSL4以及4條串列選擇線SSL0~SSL3。於此佈局中，所有的接地選擇線GSL0~GSL4係共同連接至位於接地選擇線疊層（例如位於接地選擇線區域之上的疊層）之頂層的著陸區217。
此結構支援圖中被標示為區塊B1之主動柱狀體陣列佈局的形成。於區塊B1中，主動柱狀體以符號260代表，其用來連接至位元線的層間連接器則以符號261標示之。為避免圖式過於擁擠，用來連接至源極參考線的層間連接器並未被繪示出來。四個主動柱狀體組成之一行係沿著每一個串列選擇線的上方側排列，且四個主動柱狀體係沿著每一個串列選擇線的下方側排列，與位於串列選擇線之上方側的主動柱狀體具有水平方向之偏移，其偏移距離係位元線的間距。這造成了每一條串列選擇線上有8個主動柱狀體，每一側邊有4個。於此具有8層導電條帶的佈局中，字元線的數量分配如下，其中一層提供給接地選擇線與串列選擇線，其中一層提供來作為輔助閘及，剩下6層作為字元線。這使得在每一個主動柱狀體中的U型反及串列中包括了12個以串聯形式排列的記憶胞。導電條帶層的數量係用來決定U型反及串列中記憶胞數量的因素。位於每一個串列選擇線上的主動柱狀體數量，決定於此結構中可同時由單一區塊連結至位元線的位元數量。
第20圖繪示穿過三維區塊之中間層，並與配置來作為字元線的導電條帶相交的XY平面剖面圖。此剖面圖繪示包括間隙之主動柱狀體之中具有絕緣結構的佈局圖。例如，絕緣結構係位於導電條帶3003及3004之間之主動柱狀體中，此絕緣結構包括薄通道膜3063及薄通道膜3064。亦包括一種絕緣結構，此絕緣結構包括串聯的間隙（包括間隙3060），及位於薄通道膜3063、3064之內表面上的薄絕緣層3061與3062。當薄通道層3063、3064包括矽（例如是多晶矽）時，薄絕緣層3061與3062可包括氧化矽。再者，位於垂直主動柱狀體之間之絕緣結構包括具有薄絕緣內襯3071之間隙（例如是3070）。位於垂直主動柱狀體之間的絕緣結構中之間隙（例如3060）以及位於薄通道膜之間之絕緣結構中之間隙（例如3070）可鄰近（contiguous）於彼此，如第20圖所示。
在第20圖的佈局中繪示導電條帶3001、3002、3003、3004。每個導電條帶係配置於分開的導電條帶疊層中。主動柱狀體係配置於導電條帶之間。於本實施例中，主動柱狀體包括介電電荷捕捉結構（以多個介電層3010~3012表示）。具有代表性的介電電荷捕捉結構之種類已詳述如前。介電層3010可為阻隔介電層（blocking dielectric），阻隔介電層包括與導電條帶3002接觸的一或多個介電層。介電層3011可以是一電荷儲存層，包括一或多個介電層，並且與阻隔介電層3010接觸。介電層3012可為穿隧層，可使用一或多個介電層來加以實現，並且與介電層3011以及用來作為垂直通道膜之薄膜半導體層3013的外表面接觸。薄膜半導體層3022係為疊層之對向側壁上的記憶胞的垂直通道層，並耦接導電條帶3001。
在導電條帶的相對應層上，主動柱狀體的平截頭體具有兩個記憶胞。因此，鄰接於絕緣結構之主動柱狀體包括一個與導電條帶3004接觸的記憶胞3030，以及一個與導電條帶3003接觸的記憶胞3031。具有間隙之絕緣結構分隔這兩個記憶胞3030與3031。第20圖所繪示之層中的記憶胞，包括複數個設置於導電條帶之第一側邊上的記憶胞（例如位於導電條帶3003之第一側邊上的記憶胞3031），以及複數個設置於相同導電條帶之第二側邊上的記憶胞（例如位於導電條帶3003之第二側邊上的記憶胞3033）。沿著導電條帶之第一側邊的記憶胞（例如記憶胞3031、3035、3036）以一固定間距（uniform pitch）P，在X軸方向上沿著導電條帶3003之第一側邊排列。並且，沿著相同導電條帶之相對一側邊的記憶胞（例如記憶胞3033、3037、3038）亦以固定間距P，在X軸方向上延著導電條帶3003之第二側邊排列。於本實施例中，位於導電條之第一側邊上的記憶胞，在X軸方向上相對於位於導電條之第二側邊上的記憶胞偏移了固定間距之一半（1/2 P）的距離。此種佈局使得位於上方的位元線具有更緊密的間距。間距P的長度係經過選擇以符合導電條帶疊層以及前述疊層之側壁上之結構的製造需求。在一些實施例中，此一間距的長度範圍可藉於60 nm至100 nm之間。
第21圖，如同第20圖，為穿過三維區塊之一中間層，並與配置來作為字元線的導電條帶相交的XY平面剖面圖。第20圖中對應結構所使用的元件符號，也適用於第21圖，在此不另外贅述。穿過區塊中其中一層之剖面圖繪示出位於垂直通道結構之間，提供絕緣結構（例如絕緣體3040、3041、3042、3043、3044、3045、3046），並沿著導電條帶分隔相鄰記憶胞通道的絕緣填充物的佈局。第21圖所示之佈局亦繪示出，位於主動柱狀體中之薄通道膜之間的絕緣結構（例如絕緣結構3050、3051）為固態絕緣體的一實施例。固態絕緣體可採用介電材料（例如二氧化矽）來加以實現。於此佈局中，繪示了導電條帶3001、3002、3003、3004。
於一個具有代表性的結構中，記憶胞之通道寬度決定於薄通道膜3063、3064在X軸方向的寬度，範圍可介於30奈米至50奈米之間。記憶胞之通道長度係決定於水平導電條帶3003、3004在Z軸方向的厚度，範圍可介於30奈米至50奈米之間。薄通道膜在Y軸方向的厚度，可藉由用來形成本結構之半導體膜的厚度來決定，半導體膜的厚度可以足夠薄（例如小於或等於10奈米），以提升元件效能，例如降低短通道效應。
導電條帶3003、3004之間的間距係根據製造過程來選擇。如此處所述之實施例，具有多層沉積、打開溝槽之底部的多晶矽間隙壁蝕刻、以及用來降低背對背通道耦合且位於主動柱狀體之絕緣結構中的空氣間隙，導電條帶3003、3004之間的間距範圍可介於120奈米至160奈米之間。於一具有代表性的實施例中，導電條帶於Y軸方向的寬度範圍可介於30奈米至50奈米的之間。
如上所述，垂直通道膜切割圖案化及蝕刻係用來分隔位於導電條帶疊層之間的主動柱狀體。於第20圖與第21圖所繪示的佈局中，此孔洞切穿介電電荷捕捉結構，可暴露導電條帶疊層中導電條帶的側壁，或如第20圖或第21圖所繪示，僅餘留下介電電荷捕捉結構中的一小部分阻隔介電層。第20圖與第21圖中孔洞切割之圖案導致薄通道條帶之寬度與每一個主動柱狀體中的介電電荷捕捉結構之寬度幾乎相同。
第22A圖與第22B圖係繪示於主動柱狀體之間形成絕緣結構的替代孔洞切割圖案。於第22A圖中，此圖案化孔洞蝕刻並不會移除主動柱狀體之間的介電電荷捕捉結構。因此，每一個主動柱狀體中用來作為介電電荷捕捉結構的多層介電結構包括連續沿著導電條帶4001、4002的穿隧層4012、電荷捕捉層4011，以及阻隔層4010。如圖所示，絕緣結構4020分隔薄通道膜4013、4014。介電電荷捕捉結構延伸進入位於相鄰主動柱狀體之間的區域4025中。薄通道膜4013、4014具有由孔洞蝕刻所決定的通道寬度Wch。
第22B圖繪示採用與形成第20圖與第21圖之結構類似的圖案化孔洞蝕刻所形成之結構。接著，對用來作為薄通道膜之薄膜半導體進行輕微側向凹槽蝕刻（slight lateral recess etch）。因此，使每一個主動柱狀體中的介電電荷捕捉結構包括一個片段4046。其中，片段4046沿著導電條帶4004包括穿隧層4032、電荷捕捉層4031，以及阻隔層4030。鏡像之電荷捕捉結構配置於導電條帶4003之上。介電電荷捕捉結構具有藉由孔洞蝕刻所決定之寬度Wtrp，進而形成間隙（例如間隙4045）延著導電條帶分隔用來作為電荷捕捉結構的多重介電層。薄通道膜4033、4034具有略小於寬度Wtrp之寬度Wch。如圖所述，絕緣結構4040分隔薄通道膜4033、4034。電荷捕捉結構以及被凹槽蝕刻的薄通道膜使記憶胞具有更佳的元件域（device windows）。
第23圖係繪示一替代佈局圖案，其中導電條帶5003、5004具有鋸齒型的側壁5005、5006。此鋸齒狀之效果可由例如將用於製造第8圖之結構的圖案化線性蝕刻置換為成對的圖案化孔洞蝕刻，其包括較大孔洞直徑的第一圖案，並於任意順序與較小孔洞直徑的第二圖案結合。用來在鋸齒狀側壁5005、5006上形成介電電荷捕捉結構的介電層沉積步驟會產生弧形佈局。其中，弧形佈局包括阻隔層5030、電荷捕捉層5031，以及與曲形薄通道膜5033接觸的穿隧層5032。介電電荷捕捉結構中薄通道膜5033的曲面可對電荷捕捉記憶胞產生較輕的場增強效應。於本實施例中，空氣間隙5039在主動柱狀體中提供了絕緣結構，用以分隔薄通道膜，且空氣間隙5038在主動柱狀體之間提供了預定的結構（slated structures）。
第24圖係繪示薄通道膜的均勻性，可採用本文中對應於第10圖之內容所述之薄膜沉積製程來達成。於第24圖中，第一導電條帶疊層包括導電條帶5070、5071、5072、5073與交替排列之絕緣層5080、5081、5082、5083。相鄰的第二導電條帶疊層包括導電條帶5075、5076、5077、5078與交替排列的絕緣層5084、5085、5086、5087。此些疊層被繪示為具有誇張斜率的側壁，此係代表深度蝕刻的結果，使其不具有完美的垂直側壁。使用薄膜製程，有別於填充製程，可以使位於疊層之側壁，介電電荷捕捉層（例如介電電荷捕捉層5090）之上方的薄膜層5091、5092之厚度，在疊層的整個深度範圍中都非常均勻。這種薄膜的厚度與均勻性，用於形成垂直薄通道結構時可提升三維陣列中記憶胞之操作的均勻性。
第25圖係繪示為可用於本文所述之改良式能隙工程矽-氧化物-氮化物-氧化物-矽（BE-SONOS）介電電荷儲存層的結構簡化圖。
介電電荷捕捉結構包括與垂直通道結構6050接觸的穿隧層，包括一複合材料，此複合材料包括多個層，這些層包括氧化矽的第一穿隧層6053、氮化矽的穿隧層6054，以及氧化矽的第二穿隧層6055。
位於通道結構6050之表面6050a上且材質為二氧化矽的第一穿隧層6053係，例如使用原位蒸氣產生技術（in-situ steam generation，ISSG）搭配可選擇的氮化製程來形成。其中，氮化製程係利用一氧化氮沉積後退火（post deposition NO anneal）或是於沉積過程對沉積氣氛進行一氧化氮加成（addition of NO to the ambient during deposition）。材質為二氧化矽之第一穿隧層6053的厚度小於20埃，較佳的是介於7埃至15埃之間。第一穿隧層6053可使用替代材料，例如氮化氧化物，來形成以增加其耐受性，且/或藉由氟化處理以增加其介面狀態的品質。
氮化矽之穿隧層6054，又被稱為穿隧氮化物層，位於氧化矽的第一穿隧層6053之上，使用例如低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD），以及使用例如二氯矽烷（dichlorosilane，DCS）與氨作為前驅物，於攝氏680℃的製程條件下形成。於一替代製程中，此穿隧氮化物層包括氮氧化矽，使用類似的製程以一氧化二氮（N2 O）當作前驅物進行製造。材質為氮化矽的穿隧層6054厚度小於30埃，較佳的範圍是介於10埃至30埃之間，例如包括20埃。因其薄度的關係，穿隧層6054較難儲存電荷。
穿隧層6054提供較低的電洞能障高度（hole barrier height）以利於電洞注入來進行福勒─諾德漢抹除（FN erasing）之。然而，穿隧層6054具有低捕捉效能。各種用於穿隧層6054之材料，相較於矽的價帶偏移分別為：二氧化矽4.4電子伏特（eV），氮化矽（Si3 N4 ）1.8電子伏特，五氧化二鉭（Ta2 O5 ）3.0電子伏特，鈦酸鋇（BaTiO3 ）2.3電子伏特，鋯酸鋇（BaZrO3 ）3.4電子伏特，二氧化鋯（ZrO2 ）3.3電子伏特，二氧化鉿（HfO2 ）3.4電子伏特，氧化鋁（Al2 O3 ）4.9電子伏特，氧化釔（Y2 O3 ）3.6電子伏特，矽酸鋯（ZrSiO4 ）3.4電子伏特。其中，氮化矽具有最低的電洞能障高度，為1.8電子伏特。僅管如此，其他材料亦可使用。
二氧化矽的第二穿隧層6055位於氮化矽穿隧層6054之上，係使用低壓化學氣相沉積或是高溫氧化物（high temperature oxide，HTO）沉積所形成。二氧化矽之第二穿隧層6055之厚度小於45埃，較佳的是介於15埃至45埃之間，例如30埃。第二穿隧層6055提供足夠的能障厚度，以阻擋電荷流失以提升電荷之滯留。第二穿隧層6055阻擋直接穿隧漏電。亦可使用其他低電荷漏電之氧化物，例如氧化鋁（Al2 O3 ）。
於本實施例中，第一電荷儲存層6056包括氮化矽，其厚度大於45埃，較佳的是介於45埃至80埃之間。例如在使用低壓化學氣相沉積來形成的實施例之中，其厚度更包括例如55埃。可採用其他電荷捕捉材料及結構，包括例如氮氧化矽（Si x O y N z ）、富矽氮化矽（silicon-rich nitride）、富矽氧化矽（silicon-rich oxide），捕捉層包括嵌入式奈米粒子等等。各種上述之電荷捕捉材料可參考美國專利申請案，申請案號為2006/0261401 A1，標題為「新型低能非揮發性記憶及閘極疊層（Novel Low Power Non-Volatile Memory and Gate Stack）」，由Bhattacharyya發明，公開日為2006年11月23日，該案目前已公告為美國專利案，案號為7,612,403號。高電荷捕捉效能之替代材料為氮氧化物、富矽氮化矽、嵌入式奈米粒子，以及二氧化鉿（HfO2 ）。
二氧化矽的第一阻隔層6057位於第一電荷儲存層6056之上，係藉由例如低壓化學氣相沉積或是高溫氧化物沉積所形成。二氧化矽之第一阻隔層6057之厚度小於70埃，包括例如介於55埃至70埃之間的範圍，更包括例如50埃。第一阻隔層6057提供足夠的能障厚度，以阻擋電荷儲存層6056與電荷儲存層6059之間的電荷混合及電荷傳輸。亦可使用其他低電荷漏電之氧化物，如氧化鋁。
於本實施例中，第二電荷儲存層6059包括氮化矽，其厚度大於30埃，包括例如介於30埃至60埃之間的範圍，例如在使用低壓化學氣相沉積來形成的實施例中，其厚度更包括例如40埃。其他實施例係類似於第一電荷捕捉層。第二電荷儲存層6059於福勒─諾德漢抹除時捕捉電子，藉以停止閘極電子注入，並藉由通道電洞注射允許對第一電荷儲存層6056進行連續抹除。高電荷捕捉效能的替代材料是氮氧化物、富矽氮化矽、嵌入式奈米粒子，以及二氧化鉿。
二氧化矽的第二阻隔層6052位於第二電荷儲存層6059之上，且例如是藉由低壓化學氣相沉積或是高溫氧化物沉積所形成。二氧化矽之第二阻隔層6052之厚度小於60埃，包括例如介於30埃至60埃之間的範圍，包括例如35埃。
最後，閘極材料層6058，例如一薄膜半導體層，設置來作為一垂直通道膜，係形成於第二阻隔層6052之上。
第26圖繪示製造一記憶體元件的方法流程圖。此方法包括識別位於基板上之區域，以形成具有如第19圖所述結構之三維記憶體區塊。針對每個區域，此方法包括於基板上形成絕緣層，例如沉積一二氧化矽層或其他介電材料，或是基底上材料的組合（步驟3601）。此製程包括形成多個第一導電材料層於絕緣層（例如第18圖之絕緣層1101）之上。其中，此些導電材料層適合作為字元線，可藉由絕緣材料加以分隔，並蝕刻上述這些層，以定義多個導電條帶之疊層（疊層1111、1112等等）（步驟3602）。這些疊層可包括至少一底部導電條帶平面層（輔助閘極）、多個中間導電條帶平面層（字元線），以及一頂部導電條帶平面層（串列選擇線與接地選擇線）。
此方法包括形成一記憶層於導電條帶疊層的側表面，藉以提供資料儲存結構（步驟3603）。記憶層可包括如第9和第25圖所述之介電電荷捕捉結構。記憶層與導電條帶的側表面接觸。
此方法包括於多個疊層中導電條帶之側表面上形成記憶層之上形成半導體材料之薄膜層（例如第10圖中的半導體材料層1140）於複數個疊層上之記憶層之上，並使薄膜層與記憶層具有共形表面。此薄膜係沿著疊層之間的溝槽側壁往下延伸，並覆蓋於溝槽的底部之上（步驟3604）。
請參照第11A圖，在相鄰疊層之側壁上於相對兩側的薄膜之間沉積犧牲材料（步驟3605）。
位於多個導電條帶疊層之間的結構（包括犧牲材料）係利用孔洞之圖案進行蝕刻，以定義記憶胞之區域中的薄垂直通道膜，請參照第11B圖之相關敘述（步驟3606）。剩餘的犧牲材料係被移除，例如是使用選擇性蝕刻製程將犧牲材料蝕刻移除，並留下完好的垂直通道膜（步驟3607）。
絕緣結構（例如第11E圖中的填充物1160）提供於形成主動柱狀體之相對的垂直通道膜之間，更進一步地說，此絕緣結構係提供於這些已形成的主動柱狀體之間（步驟3608）。在一些實施例中，至少在形成有記憶胞之區域中，絕緣結構包括一間隙。
圖案化覆蓋於疊層之上的半導體材料層，以定義位元線銲墊及源極參考線銲墊（步驟3609）。主動柱狀體包括連接於位元線襯墊（例如部分2073）之一垂直通道膜，以及連接於源極參考線襯墊（例如部分2070）之一垂直通道膜。多個主動柱狀體可共享一個源極參考線銲墊。然而，每一個主動柱狀體係連接於單一個位元線銲墊。
此方法可更包括形成具有層間連接器的第一上方圖案化導體層，其可連接至複數個位元線銲墊，並包括複數個全域位元線耦合至感應電路；以及形成第二上方圖案化導體層，其可連接至源極參考線銲墊，並耦接至關於第18圖所討論的參考電壓源（步驟3610）。又，相同的或是額外的圖案化導體層可包括耦接至位於導電條帶疊層中之串列選擇線條帶、接地選擇線條帶以及字元線銲墊的導體。
由於形成主動柱狀體，記憶胞係形成於複數個中間平面層（字元線）的導電條帶與複數個位元線結構之薄垂直通道膜之相對兩側表面之交叉點介面區中的每一個主動柱狀體的平截頭體上。並且，串列選擇開關係設置於偶數疊層中具有頂部平面層（串列選擇線）導電條帶的介面區上。參考選擇開關係設置於奇數疊層具有頂部平面（接地選擇線）導電條帶的介面區上。記憶層可包括可用來作為串列選擇開關和參考選擇開關之閘極介電層的介電層。
請參照第26圖與其他本揭露內容，可以理解此製造過程的多個面向。其中一個面向揭露了一種製造方法，其包括下述步驟：形成具有側壁的第一與第二導電條帶疊層；以及於資料儲存結構上形成相對兩側的第一與第二垂直通道膜，相對兩側的第一與第二垂直通道膜之間餘留一間隙。將位於相對兩側的第一與第二垂直通道膜連接，以形成U型電流路徑，建構出U型反及串列。並且，於第一疊層之上形成第一銲墊，第一銲墊連接至第一垂直通道膜；以及在第二疊層之上形成第二銲墊，第二銲墊連接至第二垂直通道膜。此第一銲墊可連接至位元線，且第二銲墊可連接源極參考線。由於此結構的形成，可用來作為U型反及串列的半導體膜，提供了自第一疊層上方之銲墊連通至第二疊層上方之銲墊的電流路徑。
第27圖係繪示包括三維垂直薄通道膜反及串列之積體電路901的簡化晶片方塊圖。積體電路901包括記憶體陣列960，記憶體陣列960包括如本文所述的一個或多個具有U型反及串列的記憶區塊。其中，U型反及串列包括位於積體電路基板上的垂直通道記憶胞。
串列選擇線/接地選擇線解碼器940耦接多個串列選擇線/接地選擇線945，並排列於記憶體陣列960中。偶數/奇數層解碼器950耦接多個偶數/奇數字元線955。全域位元線列解碼器970耦接沿著記憶體陣列960之列排列的複數條全域位元線965，用來對記憶體陣列960進行資料讀取與寫入。位址由控制邏輯910提供到匯流排930上，再到列解碼器970、解碼器940以及偶數/奇數層解碼器950。在此範例中，感測放大器與寫入緩衝電路980透過（例如）第一資料線975耦接至列解碼器970。寫入緩衝電路980可存儲用於多層寫入的程式碼，或為儲存程式碼之函數的值，以顯示被選定之位元線的寫入或是抑制狀態。列解碼器970可包括電路，用以選擇性地對記憶體中的位元線施加寫入或是抑制電壓，以回應位於寫入緩衝區中資料值。
來自於感應放大器/寫入緩衝電路的感應資料，係經由第二資料線985提供給多層資料緩衝區990。其中，多層資料緩衝區990係經由資料途徑993依序耦合至輸入/輸出電路991。並且在本實施例中，輸入資料係提供至多層資料緩衝區990，用來支援在陣列中每一個獨立雙閘記憶胞之每一個獨立側邊上進行的多層寫入操作。
輸入/輸出電路991將資料輸出至位於積體電路901的外部目的地。輸入/輸出資料及控制訊號係經由資料匯流排905來進行移動。其中，資料匯流排905介於輸入/輸出電路991、控制邏輯910以及積體電路901上之輸入/輸出埠，或其他積體電路901內部或外部之資料來源之間。而其中，積體電路901內部或外部之資料來源可以是，例如通用處理器或特殊用途應用電路，或提供單晶片系統（system-on-a-chip）功能，並且被記憶體陣列960所支援的多種模組的組合。
在第27圖所繪示的實施例中，控制邏輯910使用一偏壓配置狀態機來控制經由位於區塊920中的一個或多個電源供應器所產生或提供之供電電壓，例如讀取、抹除、檢驗或寫入偏壓的應用。控制邏輯910耦合多層資料緩衝器990以及記憶體陣列960。控制邏輯910包括用來控制多層寫入操作的邏輯。於一些實施例中，本文所述的U型垂直反及結構以及上述的邏輯係配置來以執行下列方法： 　　藉由使用（例如）字元線層解碼器，來選擇陣列中的一層記憶胞； 　　藉由選擇偶數或奇數側的字元線結構，來選擇所選之層中垂直通道結構之一側邊； 　　藉由使用位於垂直通道結構之複數行上的串列選擇線開關及接地選擇線開關來選擇陣列中位於所選之行中的多個垂直通道結構；以及 　　將電荷儲存於陣列中一或多個所選之列中之垂直通道結構的所選之一側邊上的所選之層中的電荷儲存點中，以使用位元線電路，像是位於耦接至垂直通道結構中所選之行之全域位元線上的分頁緩衝器來表示資料。
於一些實施例中，此邏輯係配置來透過選擇陣列中所選之層中的互相交錯之偶數與奇數字元線結構之一者，例如透過控制偶數與奇數字元線層解碼器，來選擇一層以及選擇一側邊。
於一些實施例中，此邏輯係配置用來儲存多層電荷，以表示位於所選之側邊上所選之層中的電荷捕捉點中多於一位元的資料。於此狀況，陣列中垂直通道結構之所選之平截頭體中的所選記憶胞，會儲存超過多於兩位元，其包括位於記憶胞之每一側邊之大於一的位元。
控制邏輯910可使用習知技術中的特殊用途邏輯電路來實施。於一替代實施例中，控制邏輯包括通用處理器，此通用處理器可實施於相同的積體電路之上，此積體電路係用來執行電腦程式以控制元件之操作。又在其他實施例中，可利用特殊用途邏輯電路與通用處理器之組合以實施控制電路。
記憶體陣列960可包括配置來儲存多位元的多個電荷捕捉記憶胞。其藉由回應所儲存之電荷數量建立多重寫入層的方式來儲存多位元，並依序建立記憶胞臨界電壓VT 。如上所述，每一記憶胞一位元的實施例可包括本文所述之結構。
第28圖繪示如第20圖所示之薄通道膜三維反及之具有間隙使相對的垂直通道膜分開之又一佈局圖。關於第20圖之敘述通常適用於第28圖。第20圖之覆蓋的絕緣內襯3071係在第28圖中被移除，以便於強調第28圖之某些部分。不同的實施例可以是移除絕緣內襯3071、包括絕緣內襯3071、或部分包括絕緣內襯3071。
溝槽3102、3104及3106係藉由鄰近疊層之導電條帶3001、3002、3003及3004所定義。溝槽3102係藉由鄰近疊層之導電條帶3001及3002所定義。溝槽3104係藉由鄰近疊層之導電條帶3002及3003所定義。溝槽3106係藉由鄰近疊層之導電條帶3003及3004所定義。
第一系列之多個垂直通道膜3111係位於疊層3001之側壁上的資料儲存結構上。第二系列之多個垂直通道膜3113係位於疊層3002之側壁上的資料儲存結構上。對應之系列之多個垂直通道膜亦位於溝槽3104及3106中。
第一系列之多個空氣間隙3115將第一系列之多個垂直通道膜3111中鄰近的垂直通道膜分開。第二系列之多個空氣間隙3117將第二系列之多個垂直通道膜3113中鄰近的垂直通道膜分開。對應之系列之多個空氣間隙亦位於溝槽3102及3106中。
第三系列之多個空氣間隙3119將第一系列之多個垂直通道膜3111由第二系列之多個垂直通道膜3113分開。對應之系列之多個空氣間隙亦位於溝槽3102及3104中。
在第20圖之具有絕緣內襯3071之一實施例中，個別的系列空氣間隙3115、3117、及3119係根據絕緣內襯3071之體積縮小。在一實施例中，系列空氣間隙3115、3117、及3119係連續（contiguous）於每個溝槽之中。在另一實施例中，系列空氣間隙3115、3117、及3119係連續於某些溝槽之中，但並非是連續於每個溝槽之中。
位於一溝槽之中的垂直通道膜係與位於另一溝槽中的垂直通道膜錯開。例如，在溝槽3102中之第一系列之多個垂直通道膜3111及第二系列之多個垂直通道膜3113係至少部分對位於在溝槽3014中之第一系列之多個空氣間隙3115及第二系列之多個空氣間隙3117。在又一範例中，在溝槽3104中之第一系列之多個空氣間隙3115及第二系列之多個空氣間隙3117係至少部分對位於第三系列之多個空氣間隙3119。
在一實施例中，多個疊層定義交錯的偶數及奇數溝槽，偶數溝槽繪示為溝槽3102及3106，奇數溝槽繪示為溝槽3104。
雖然本技術乃參照上述所選的實施例與範例詳細公開，然而應知道這些範例僅是意在說明而非意圖限制。可想而知，本領域技術人員易於對此做出改進與組合，其改進與組合均包括在本發明之技術精神與下列請求項的範圍內。
50‧‧‧垂直通道結構 51a、51b‧‧‧部分 52‧‧‧絕緣層 53‧‧‧接縫 54、55、330、331、332、333、3001、3002、3003、3004、4001、4002、4003、4004、5003、5004、5070、5071、5072、5073、5075、5076、5077、5078‧‧‧導電條帶 56、57、62、63‧‧‧導電膜 58、59、90、91、92、93、163、WL0、WL1、WL2、WL3、WL(i-1)、WL(i)、WLN-1、WL(n-1)、WL(n)、WL1、WL2、WLN-1、WL(n-1)、WL(n)、WLx、WLy、WLz‧‧‧字元線 60、61‧‧‧輔助閘極線 69‧‧‧電荷儲存元件 70、71、94、96、305、350、3030、3031、3033、3035、3036、3037、3038‧‧‧記憶胞 80-1、80-2、80-3、80-4‧‧‧薄膜半導體條帶 80a、80b、81a、81b‧‧‧垂直通道膜 82、162、263、265、SSL、SSL0~SSL3‧‧‧串列選擇線 83、161、GSL、GSL0~GSL4‧‧‧接地選擇線 84、85、303、304、320‧‧‧資料儲存結構 86、87、316、1161、1162、2011、3060、3070、4045‧‧‧間隙 95、314、1140-E、1140-O、1141、1163、4025‧‧‧區域 100‧‧‧記憶體元件 101‧‧‧底部閘極 118、119、127、128、129‧‧‧接觸 120‧‧‧垂直通道結構 121‧‧‧反及串列 121-Even‧‧‧偶數反及串列 121-Odd‧‧‧奇數反及串列 125‧‧‧參考線 126‧‧‧層間導體 130‧‧‧連接構件 131‧‧‧第一開關 132‧‧‧第二開關 134‧‧‧底層 135‧‧‧輔助閘極結構 140‧‧‧垂直導電元件 148、260‧‧‧主動柱狀體 149、1110、1111、1112、1113、2011-E、2011-O‧‧‧疊層 150‧‧‧連接接觸墊 160‧‧‧參考導體 179‧‧‧參考選擇開關 180‧‧‧交叉點 190‧‧‧串列選擇開關 214、215、216、217‧‧‧著陸區 264、266‧‧‧落著銲墊區 300‧‧‧水平導電條帶 301、302‧‧‧半導體條帶 310、311‧‧‧半導體膜 310a、311a‧‧‧外表面 310b、311b‧‧‧內表面 901‧‧‧積體電路 905、930‧‧‧匯流排 910‧‧‧控制邏輯 920‧‧‧區塊 940、950、970‧‧‧解碼器 945‧‧‧串列選擇線/接地選擇線 955‧‧‧字元線 960‧‧‧記憶體陣列 965‧‧‧全域字元線 975、985‧‧‧資料線 980‧‧‧寫入緩衝電路 990‧‧‧多層資料緩衝區 991‧‧‧輸入/輸出電路 993‧‧‧資料途徑 1101‧‧‧絕緣層 1105‧‧‧頂層 1121、1122、1123、1124、1125‧‧‧絕緣材料層 1130、4010、4030、5030、6052、6057‧‧‧阻隔層 1131、6056、6059‧‧‧電荷儲存層 1132、4012、4032、5032、6053、6054、6055‧‧‧穿隧層 1140、5091、5092‧‧‧薄膜層 1160‧‧‧填充物 1164‧‧‧可流動之介電材料 2000、2001、2002、2003、2004、2005‧‧‧旋塗式玻璃垂直柱 2012‧‧‧絕緣材料層 2020、2021、2022、2023、2024、2025、2026、2027‧‧‧接觸插塞 261、262、2030、2031、2032、2033、2034、2035、2036、2037、2051、2052、2053、2055、2056、2057‧‧‧層間連接器 2040、2044‧‧‧導體線 2041、2042、2043、2045、2046、2047‧‧‧導體柱 2060、2061、2062、BL‧‧‧位元線 2069‧‧‧電流路徑 2070、2071、2073、2074、2075、2076、2077、2078、2079‧‧‧部分 2100、2101、2102、2103、2104、2105‧‧‧垂直通道結構 3010、3011、3012‧‧‧介電層 3013、3022‧‧‧薄膜半導體層 3040、3041、3042、3043、3044、3045、3046‧‧‧絕緣體 3061、3062‧‧‧薄絕緣層 3063、3064、4013、4014、4033、4034、5033‧‧‧薄通道膜 3071‧‧‧絕緣內襯 3102、3104、3106‧‧‧溝槽 3111‧‧‧第一系列之多個垂直通道膜 3113‧‧‧第二系列之多個垂直通道膜 3115‧‧‧第一系列之多個空氣間隙 3117‧‧‧第二系列之多個空氣間隙 3119‧‧‧第三系列之多個空氣間隙 3601、3602、3603、3604、3605、3606、3607、3608、3609、3610‧‧‧步驟 4011、4031、5031‧‧‧電荷捕捉層 3050、3051、4020、4040‧‧‧絕緣結構 4046‧‧‧片段 5005、5006‧‧‧側壁 5038、5039‧‧‧空氣間隙 5080、5081、5082、5083、5084、5085、5086、5087‧‧‧絕緣層 5090‧‧‧介電電荷捕捉層 6050‧‧‧通道結構 6050a‧‧‧表面 6058‧‧‧閘極材料層 AG‧‧‧輔助閘極 CSL‧‧‧共同源極線 Even GSL‧‧‧偶數接地選擇線 Even SSL‧‧‧偶數串列選擇線 EVEN WLs‧‧‧偶數字元線 Odd GSL‧‧‧奇數接地選擇線 Odd SSL‧‧‧奇數串列選擇線 ODD WLs‧‧‧奇數字元線 P‧‧‧間距 SL‧‧‧源極線 WL CD‧‧‧字元線的關鍵尺寸 BL CD‧‧‧位元線的關鍵尺寸 Lg‧‧‧閘極長度 Tsi‧‧‧尺寸
第1圖繪示包含垂直通道結構之三維記憶體元件的簡化結構透視圖。 第1A圖繪示第1圖中位於單一主動柱狀體上之反及串列的電路示意圖。 第2圖繪示根據本揭露內容所述之結構所繪示位於單一主動柱狀體上之U型反及串列的電路示意圖。 第2A圖繪示位於三維記憶體元件中具有U型垂直通道膜之主動柱狀體的剖面示意圖。 第3圖繪示位於三維記憶體元件中之U型垂直通道膜的下部結構透視圖。 第4圖繪示與第2圖類似之三維記憶體元件中主動柱狀體的串列選擇電晶體結構透視圖。 第5圖繪示三維記憶體元件中具有被間隙分隔的薄通道膜結構之主動柱狀體的兩個平截頭體以及記憶胞的結構透視圖。 第6圖繪示具有位於偶數邊與奇數邊之記憶胞以及薄通道膜結構之主動柱狀體平截頭體的上視圖。 第7圖繪示用來形成本揭露內容所述之三維陣列之薄膜垂直通道結構的結構透視圖。 第8圖至第18圖繪示形成三維反及的各個製造階段的結構透視圖。 第19圖繪示本揭露內容中三維反及之字元線、串列選擇線與接地選擇線的佈局圖。 第20圖繪示本發明的另一實施例之具有分隔相對的垂直通道膜之間隙之薄通道膜三維反及的佈局圖。 第21圖繪示本發明之一實施例之垂直通道膜三維反及結構之佈局圖。 第22A圖至第22B圖繪示替代實施例之三維反及結構之主動柱狀體的結構剖面圖。 第23圖繪示另一替代實施例之三維反及結構之主動柱狀體的結構剖面圖。 第24圖係繪示位於本揭露內容所述之導電條帶疊層之側壁上的薄通道膜的結構剖面圖。 第25繪示一種適用於本揭露內容之三維反及記憶體中的資料儲存結構。 第26圖繪示製造一雙閘垂直通道結構的方法流程圖。 第27圖繪示包括具有薄通道結構之三維記憶體陣列的積體電路記憶體的方塊圖。 第28圖繪示第20圖所示之具有分隔相對的垂直通道膜之間隙之薄通道膜三維反及的另一佈局圖。
1101‧‧‧絕緣層
1105‧‧‧頂層
1121、1122、1123、1124、1125‧‧‧絕緣材料層
1130‧‧‧阻隔層
1131‧‧‧電荷儲存層
1132‧‧‧穿隧層
2040、2044‧‧‧導體線
2060、2061、2062‧‧‧位元線
2069‧‧‧電流路徑
2070、2071、2073、2074、2075、2078、2079‧‧‧部分
AG‧‧‧輔助閘極
GSL‧‧‧接地選擇線
SSL‧‧‧串列選擇線
WL‧‧‧字元線

Claims (10)

  1. 一種記憶體元件之製造方法，包括： 　　形成具有多個側壁之第一導電條帶疊層及第二導電條帶疊層，該第一導電條帶疊層及該第二導電條帶疊層包括藉由多個絕緣材料層所分開之多個導電材料層，該第一導電條帶疊層及該第二導電條帶疊層係藉由一溝槽所分開； 形成一記憶層於該第一導電條帶疊層及該第二導電條帶疊層之該些側壁上，該記憶層具有一外表面及一內表面，該記憶層之該外表面係配置於該第一導電條帶疊層及該第二導電條帶疊層之上，該記憶層之該內表面係相對於該記憶層之該外表面； 　　形成一半導體材料層於該記憶層之上，該半導體材料層具有一外表面及一內表面，該半導體材料層之該外表面係配置於該記憶層之該內表面上，該半導體材料層之該內表面係相對於該半導體材料層之該外表面； 　　形成一第一介電材料接觸於該半導體材料層之該內表面，該第一介電材料係填充於該第一導電條帶疊層與該第二導電條帶疊層之間之由該記憶層及該半導體材料層形成內襯之該溝槽； 　　在形成該第一導電條帶疊層及該第二導電條帶疊層、該記憶層、該半導體材料層及該第一介電材料之後： 　　　　穿透該第一介電材料、該半導體材料層及該記憶層蝕刻一第一圖案，其中（i）藉由移除一第一垂直通道膜之相對兩側上之部分該半導體材料層之一第一部份，該第一圖案係由該半導體材料層之該第一部分定義該第一垂直通道膜，該半導體材料層之該第一部份鄰接於與該第一導電條帶疊層接觸之該記憶層之一第一部分，（ii）藉由移除一第二垂直通道膜之相對兩側上之部分該半導體材料層之一第二部份，該第一圖案係由該半導體材料層之該第二部分定義該第二垂直通道膜，該半導體材料層之該第二部份鄰接於與該第二導電條帶疊層接觸之該記憶層之一第二部分，（iii）該第一圖案留下位於該第一垂直通道膜與該第二垂直通道膜之間之該第一介電材料；以及 　　在蝕刻該第一圖案之後，移除位於該第一垂直通道膜與該第二垂直通道膜之間之該第一介電材料。
  2. 如申請專利範圍第1項所述之方法，更包括在蝕刻該第一圖案之後移除該第一介電材料，其中該第一介電材料係一可流動之介電材料。
  3. 如申請專利範圍第2項所述之方法，更包括形成一第二介電材料於該第一垂直通道膜及該第二垂直通道膜之間，形成該第二介電材料包括留下一間隙於該第一垂直通道膜及該第二垂直通道膜之間。
  4. 如申請專利範圍第1項所述之方法，其中位於該第一導電條帶疊層及該第二導電條帶疊層之該些側壁上的該記憶層形成多個資料儲存結構，該些資料儲存結構係位於該第一導電條帶疊層及該第二導電條帶疊層之該些側壁之間、及該第一垂直通道膜與該第二垂直通道膜之間。
  5. 如申請專利範圍第1項所述之方法，其中該第一垂直通道膜包括一第一銲墊，該第一銲墊係位於該第一導電條帶疊層之上，且位於該第一垂直通道膜之一上端之上，該第二垂直通道膜包括一第二銲墊，該第二銲墊係位於該第二導電條帶疊層之上，且位於該第二垂直通道膜之一上端之上，該第一垂直通道膜與該第二垂直通道膜係在該第一銲墊及該第二銲墊之遠端相互連接，以形成由位於該第一導電條帶疊層之上之該第一銲墊至位於該第二導電條帶疊層之上之該第二銲墊的一電流路徑。
  6. 如申請專利範圍第1項所述之方法，更包括： 　　其中在形成該第一導電條帶疊層及該第二導電條帶疊層之後，更包括形成一第三導電條帶疊層，該第二導電條帶疊層及該第三導電條帶疊層係藉由一第二溝槽所分開； 　　其中在形成該記憶層於該第一導電條帶疊層及該第二導電條帶疊層之該些側壁之上的步驟中，更包括形成該記憶層於該第三導電條帶疊層之多個側壁上； 　　其中在形成該第一介電材料的步驟中，更包括將該第一介電材料填充於該第二導電條帶疊層與該第三導電條帶疊層之間之由該記憶層及該半導體材料層形成內襯之該第二溝槽；以及 　　其中在穿透該第一介電材料、該半導體材料層、該記憶層蝕刻該第一圖案之步驟中，更包括在該第一疊層及該第二疊層之間、以及第二疊層及第三疊層之間形成多個垂直通道結構之一蜂巢配置，使得各行的該些垂直通道結構係與相鄰之行的該些垂直通道結構在行之方向上具有偏移。
  7. 一種記憶體元件，包括多個記憶胞，該記憶體元件包括： 　　多個導電條帶疊層，該些導電條帶疊層具有多個側壁，該些導電條帶疊層之多個第一疊層包括多個導電材料層，該些導電材料層係藉由多個絕緣材料層所分開，該些導電條帶疊層定義一第一溝槽及一第二溝槽，各該第一溝槽及該第二溝槽係位於該些導電條帶疊層中相鄰之該些導電條帶疊層之相對的多個側壁之間， 　　　　其中該第一溝槽及該第二溝槽各包括： 　　　　　　多個資料儲存結構，位於相鄰之該些導電條帶疊層之相對的該些側壁上； 　　　　　　一第一系列之多個垂直通道膜，位於相對的該些側壁之一第一側壁上的該資料儲存結構之上，其中該第一系列之該些垂直通道膜中相鄰的該些垂直通道膜係藉由一第一系列之多個空氣間隙所分開； 　　　　　　一第二系列之多個垂直通道膜，位於相對的該些側壁之一第二側壁上的該資料儲存結構之上，其中相鄰的該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜係藉由一第二系列之多個空氣間隙所分開， 　　　　　　其中一第三系列之多個空氣間隙將該第一系列之該些垂直通道膜與該第二系列之該些垂直通道膜分開，以及 　　　　　　其中該第一系列之該些空氣間隙、該第二系列之該些空氣間隙、及該第三系列之該些空氣間隙係連續，以及 　　　　　　其中位在該第一溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜係與位在該第二溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜相互交錯。
  8. 如申請專利範圍第7項所述之元件，其中位在該第一溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜係與位在該第二溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜相互交錯，使得位在該第一溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜係至少部分對位於位在該第二溝槽中之該第一系列之該些空氣間隙及該第二系列之該些空氣間隙。
  9. 如申請專利範圍第7項所述之元件，其中位在該第一溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜係與位在該第二溝槽中之該第一系列之該些垂直通道膜及該第二系列之該些垂直通道膜相互交錯，使得位在該第一溝槽中之該第三系列之該些空氣間隙係至少部分對位於位在該第二溝槽中之該第一系列之該些空氣間隙及該第二系列之該些空氣間隙。
  10. 如申請專利範圍第7項所述之元件，其中該些垂直通道膜具有多個上端及多個遠端，該些上端具有多個銲墊，該些遠端係連接於鄰接的其中一個該些垂直通道膜，以形成由其中一個該些垂直通道膜之其中一個該上端至鄰接的其中一個該些垂直通道膜之其中另一個該上端的電流路徑。
TW104140269A 2015-09-24 2015-12-02 記憶體元件及其之製造方法 TWI572076B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/863,633 US9401371B1 (en) 2015-09-24 2015-09-24 Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash

Publications (2)

Publication Number Publication Date
TWI572076B TWI572076B (zh) 2017-02-21
TW201712912A true TW201712912A (zh) 2017-04-01

Family

ID=56411301

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104140269A TWI572076B (zh) 2015-09-24 2015-12-02 記憶體元件及其之製造方法

Country Status (3)

Country Link
US (1) US9401371B1 (zh)
CN (1) CN106558590B (zh)
TW (1) TWI572076B (zh)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI615950B (zh) * 2017-09-11 2018-02-21 旺宏電子股份有限公司 製作三維記憶體元件的方法與裝置
TWI652805B (zh) 2017-05-17 2019-03-01 旺宏電子股份有限公司 立體記憶體元件的製作方法及其結構
TWI657541B (zh) * 2017-11-30 2019-04-21 大陸商長江存儲科技有限責任公司 三維記憶體裝置的源極結構及其製作方法
TWI681540B (zh) * 2018-11-22 2020-01-01 大陸商長江存儲科技有限責任公司 立體記憶體件及其製造方法
TWI691059B (zh) * 2019-01-08 2020-04-11 大陸商長江存儲科技有限責任公司 三維記憶裝置及其製造方法
US10804279B2 (en) 2017-11-30 2020-10-13 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
TWI713155B (zh) * 2019-10-23 2020-12-11 旺宏電子股份有限公司 記憶體裝置
TWI715288B (zh) * 2019-09-29 2021-01-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及其形成方法
TWI718588B (zh) * 2019-03-04 2021-02-11 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI722903B (zh) * 2019-05-31 2021-03-21 台灣積體電路製造股份有限公司 積體電路與其形成方法
US11004948B2 (en) 2019-09-29 2021-05-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11056504B2 (en) 2019-10-23 2021-07-06 Macronix International Co., Ltd. Memory device
US11127755B2 (en) 2019-09-29 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
TWI744954B (zh) * 2020-06-18 2021-11-01 華邦電子股份有限公司 與非型快閃記憶體及其製造方法
TWI747276B (zh) * 2018-03-22 2021-11-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI748809B (zh) * 2019-12-18 2021-12-01 以色列商應用材料以色列公司 評估在中間產物中形成的孔
TWI785558B (zh) * 2020-07-27 2022-12-01 日商鎧俠股份有限公司 半導體儲存裝置
TWI785480B (zh) * 2020-03-19 2022-12-01 日商鎧俠股份有限公司 半導體記憶裝置
TWI812065B (zh) * 2022-03-04 2023-08-11 旺宏電子股份有限公司 記憶體結構及其製造方法
US11778819B2 (en) 2020-07-22 2023-10-03 Winbond Electronics Corp. NAND flash memory with reduced planar size

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704877B2 (en) * 2015-08-31 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US9716155B2 (en) * 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US10403637B2 (en) * 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
JP6978645B2 (ja) 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
US9818760B1 (en) 2017-03-20 2017-11-14 Macronix International Co., Ltd. Memory structure, method of operating the same, and method of manufacturing the same
US10090250B1 (en) * 2017-03-31 2018-10-02 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
US10103167B1 (en) 2017-04-18 2018-10-16 Macronix International Co., Ltd. Manufacturing method of semiconductor structure
US10483322B2 (en) * 2017-06-08 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
CN109801919B (zh) * 2017-11-17 2021-06-04 旺宏电子股份有限公司 三维叠层半导体结构的制造方法及其制得的结构
US10453856B1 (en) 2018-03-28 2019-10-22 Macronix International Co., Ltd. Low resistance vertical channel 3D memory
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
US10685971B2 (en) 2018-10-15 2020-06-16 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
TWI667741B (zh) * 2018-10-15 2019-08-01 旺宏電子股份有限公司 立體記憶體元件及其製作方法
TW202030859A (zh) * 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
US10847535B2 (en) * 2018-12-24 2020-11-24 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10700090B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
CN113169180A (zh) * 2019-02-18 2021-07-23 桑迪士克科技有限责任公司 具有弯曲存储器元件的三维平坦nand存储器器件及其制造方法
US10700078B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10832941B2 (en) 2019-03-27 2020-11-10 International Business Machines Corporation Airgap isolation for backend embedded memory stack pillar arrays
TWI698984B (zh) * 2019-05-15 2020-07-11 旺宏電子股份有限公司 記憶體元件及其形成方法
KR20210043241A (ko) * 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
CN110892528A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 半导体器件及其制作方法
US11404583B2 (en) 2019-12-31 2022-08-02 Micron Technology, Inc. Apparatus including multiple channel materials, and related methods, memory devices, and electronic systems
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
US11658168B2 (en) 2020-08-05 2023-05-23 Alibaba Group Holding Limited Flash memory with improved bandwidth
US11605589B2 (en) 2021-01-28 2023-03-14 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11502105B2 (en) * 2021-04-06 2022-11-15 Macronix International Co., Ltd. Semiconductor structure and a method for manufacturing the same
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
US20230024339A1 (en) * 2021-07-21 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory structure and method for forming the same
US11968838B2 (en) * 2021-08-30 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
CN114649327B (zh) * 2022-05-13 2022-08-19 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8203187B2 (en) * 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8648438B2 (en) 2011-10-03 2014-02-11 International Business Machines Corporation Structure and method to form passive devices in ETSOI process flow
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9419010B2 (en) * 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9721964B2 (en) * 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
US9349745B2 (en) * 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI652805B (zh) 2017-05-17 2019-03-01 旺宏電子股份有限公司 立體記憶體元件的製作方法及其結構
TWI615950B (zh) * 2017-09-11 2018-02-21 旺宏電子股份有限公司 製作三維記憶體元件的方法與裝置
TWI657541B (zh) * 2017-11-30 2019-04-21 大陸商長江存儲科技有限責任公司 三維記憶體裝置的源極結構及其製作方法
US10804279B2 (en) 2017-11-30 2020-10-13 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
US11264397B2 (en) 2017-11-30 2022-03-01 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
TWI747276B (zh) * 2018-03-22 2021-11-21 日商東芝記憶體股份有限公司 半導體記憶裝置
US10886294B2 (en) 2018-11-22 2021-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
TWI681540B (zh) * 2018-11-22 2020-01-01 大陸商長江存儲科技有限責任公司 立體記憶體件及其製造方法
US11706920B2 (en) 2018-11-22 2023-07-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
US11515329B2 (en) 2019-01-08 2022-11-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
TWI691059B (zh) * 2019-01-08 2020-04-11 大陸商長江存儲科技有限責任公司 三維記憶裝置及其製造方法
US10854628B2 (en) 2019-01-08 2020-12-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
US11069712B2 (en) 2019-01-08 2021-07-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device
TWI718588B (zh) * 2019-03-04 2021-02-11 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI722903B (zh) * 2019-05-31 2021-03-21 台灣積體電路製造股份有限公司 積體電路與其形成方法
TWI715288B (zh) * 2019-09-29 2021-01-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及其形成方法
US11127758B2 (en) 2019-09-29 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11127755B2 (en) 2019-09-29 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11647629B2 (en) 2019-09-29 2023-05-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11004948B2 (en) 2019-09-29 2021-05-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
TWI713155B (zh) * 2019-10-23 2020-12-11 旺宏電子股份有限公司 記憶體裝置
US11056504B2 (en) 2019-10-23 2021-07-06 Macronix International Co., Ltd. Memory device
TWI748809B (zh) * 2019-12-18 2021-12-01 以色列商應用材料以色列公司 評估在中間產物中形成的孔
TWI785480B (zh) * 2020-03-19 2022-12-01 日商鎧俠股份有限公司 半導體記憶裝置
TWI744954B (zh) * 2020-06-18 2021-11-01 華邦電子股份有限公司 與非型快閃記憶體及其製造方法
US11778819B2 (en) 2020-07-22 2023-10-03 Winbond Electronics Corp. NAND flash memory with reduced planar size
TWI785558B (zh) * 2020-07-27 2022-12-01 日商鎧俠股份有限公司 半導體儲存裝置
TWI812065B (zh) * 2022-03-04 2023-08-11 旺宏電子股份有限公司 記憶體結構及其製造方法

Also Published As

Publication number Publication date
CN106558590B (zh) 2019-03-22
CN106558590A (zh) 2017-04-05
US9401371B1 (en) 2016-07-26
TWI572076B (zh) 2017-02-21

Similar Documents

Publication Publication Date Title
TWI572076B (zh) 記憶體元件及其之製造方法
TWI570895B (zh) U型垂直薄通道記憶體
US10211218B2 (en) U-shaped vertical thin-channel memory
TWI663715B (zh) 立體垂直通道nand記憶體之串列選擇閘極的氧化方法
US10043819B1 (en) Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US9412752B1 (en) Reference line and bit line structure for 3D memory
US9520485B2 (en) 3D independent double gate flash memory on bounded conductor layer
TWI582964B (zh) 記憶體元件及其製作方法
US9397110B2 (en) 3D independent double gate flash memory
TWI483263B (zh) 記憶裝置以及操作其之方法
US10403637B2 (en) Discrete charge trapping elements for 3D NAND architecture
US8951862B2 (en) Damascene word line
TWI572018B (zh) 記憶體元件及其製作方法
TWI704682B (zh) 低電阻垂直通道立體記憶體元件
US9356037B2 (en) Memory architecture of 3D array with interleaved control structures
TWI570893B (zh) 具有交錯之控制結構的三維陣列記憶體構造
CN103295966B (zh) 形成三维非易失存储单元阵列的方法
US9397113B2 (en) Memory architecture of array with single gate memory devices
EP2631947B1 (en) Damascene word line