TWI785558B - 半導體儲存裝置 - Google Patents

半導體儲存裝置 Download PDF

Info

Publication number
TWI785558B
TWI785558B TW110112718A TW110112718A TWI785558B TW I785558 B TWI785558 B TW I785558B TW 110112718 A TW110112718 A TW 110112718A TW 110112718 A TW110112718 A TW 110112718A TW I785558 B TWI785558 B TW I785558B
Authority
TW
Taiwan
Prior art keywords
insulating layer
storage device
layer
semiconductor storage
split
Prior art date
Application number
TW110112718A
Other languages
English (en)
Other versions
TW202205633A (zh
Inventor
古林賢
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202205633A publication Critical patent/TW202205633A/zh
Application granted granted Critical
Publication of TWI785558B publication Critical patent/TWI785558B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Photovoltaic Devices (AREA)

Abstract

一實施例之一半導體儲存裝置包含：一經堆疊主體，其中經堆疊有複數個第一導電層與經插置於該複數個第一導電層之間之一第一絕緣層，該經堆疊主體具有其中該複數個第一導電層之端部分係以一階梯形狀終止之一階梯區域及其中經配置有複數個記憶體單元之一記憶體區域；一第二絕緣層，其覆蓋該階梯區域且至少達到該記憶體區域中該經堆疊主體之一上部表面之一高度；及一第一結構，其具有沿著與該階梯區域之一上升/下降方向相交之一第一方向之一縱向方向，該第一結構在該第二絕緣層中沿該經堆疊主體之一堆疊方向延伸，該第一結構沿著該上升/下降方向中斷該階梯區域上該第二絕緣層沿一第二方向之擴展。

Description

半導體儲存裝置
本文中闡述之本發明之實施例大體而言係關於一種半導體儲存裝置。
在一個三維非揮發性記憶體中，記憶體單元相對於複數個經堆疊導電層三維地配置。在此一構形中，緩解因經堆疊主體與其周邊部分之間的一材料差異導致之應力係合意的。
一實施例之一半導體儲存裝置包含：一經堆疊主體，其中堆疊有複數個第一導電層與插置於該複數個第一導電層之間的一第一絕緣層，該經堆疊主體具有其中該複數個第一導電層之端部分以一階梯形狀終止之一階梯區域及其中配置有複數個記憶體單元之一記憶體區域；一第二絕緣層，其覆蓋該階梯區域且至少達到該記憶體區域中該經堆疊主體之一上部表面之一高度；及一第一結構，其具有沿著與該階梯區域之一上升/下降方向相交之一第一方向之一縱向方向，該第一結構在該第二絕緣層中沿該經堆疊主體之一堆疊方向延伸，該第一結構沿著該上升/下降方向中斷該階梯區域上該第二絕緣層沿一第二方向之擴展。
根據該實施例，可能緩解因該經堆疊主體與其周邊部分之間的一材料差異導致之應力。
下文中，將參考圖式詳細地闡述本發明。順便提及，本發明不限於以下實施例。另外，以下實施例中之構成元素包含熟習此項技術者可容易假設之彼等元素及或實質上相同之彼等元素。
[第一實施例] 下文中，將參考圖式詳細地闡述一第一實施例。
(半導體儲存裝置之構形實例) 圖1A至圖1F係圖解說明根據第一實施例之一半導體儲存裝置10之構形實例之示意圖。圖1A係沿著X方向截取的半導體儲存裝置10之一剖面圖，圖1B係半導體儲存裝置10之一平面圖，圖1C係沿著X方向截取的半導體儲存裝置10之一柱PL之一放大剖面圖，圖1D係沿著X方向截取的半導體儲存裝置10之一分裂帶BSs之一放大剖面圖，圖1E係沿著X方向截取的半導體儲存裝置10之一分裂帶BPs之一放大剖面圖，且圖1F係沿著Y方向截取的半導體儲存裝置10之一觸點LI之一放大剖面圖。然而，在圖1A至圖1F中省略了柱PL以及觸點CC及LI之一上部層佈線或類似物。
如圖1A至圖1F中所圖解說明，半導體儲存裝置10包含位於諸如一矽基板之一基板SB上之一經堆疊主體LMa，其中交替地堆疊有作為第一導電層之複數個字線WL與作為第一絕緣層之複數個絕緣層OL。另外，半導體儲存裝置10包含位於經堆疊主體LMa上之一經堆疊主體LMb，其中交替地堆疊有作為第一導電層之複數個字線WL與作為第一絕緣層之複數個絕緣層OL。字線WL係例如一鎢層或一鉬層。絕緣層OL係例如一SiO2 層或類似物。
順便提及，在圖1A至圖1F之實例中，經堆疊主體LMa及LMb中之每一者具有四個字線WL，但字線WL之數目係任意的。另外，經堆疊主體LMa可藉由在最下部層之字線WL下面安置一選擇閘極線(未圖解說明)而構形，或經堆疊主體LMb可藉由在最上部層之字線WL上面安置一選擇閘極線(未圖解說明)而構形。
經堆疊主體LMa及LMb具有位於經堆疊主體LMa及LMb之中心附近之一記憶體區域MR，其中三維地配置有複數個記憶體單元MC。經堆疊主體LMa及LMb具有位於經堆疊主體LMa及LMb沿X方向之端附近之一階梯區域SR，其中字線WL以一階梯形狀終止以個別地引出不同層上之字線WL。順便提及，在本說明書中，將階梯區域SR之各別階梯之臺階表面所面對之一方向界定為一向上方向。
階梯區域SR沿X方向之外側(亦即，記憶體區域MR之相對側)係一周邊區域PR，其中厚沈積有作為一第二絕緣層之一絕緣層51 (諸如一SiO2 層)。絕緣層51擴展至周邊區域PR同時覆蓋階梯區域SR，且達到例如記憶體區域MR中之經堆疊主體LMb之一上部表面之高度。
舉例而言，有助於記憶體單元MC之操作之一周邊電路(未圖解說明)配置在周邊區域PR中。舉例而言，該周邊電路包含配置於基板SB上之一電晶體(未圖解說明)。
經堆疊主體LMa及LMb沿Y方向由作為沿X方向延伸之一分裂部分之觸點LI劃分開。亦即，觸點LI具有沿著X方向之一縱向方向。觸點LI將記憶體區域MR及階梯區域SR分割成稱作區塊BLK之複數個區域。
在記憶體區域MR之經堆疊主體LMa及LMb中，由虛線指示之一絕緣部件SHE沿X方向以一帶形狀延伸。絕緣部件SHE沿Y方向與觸點LI交替地配置，且以例如選擇閘極線(未圖解說明)之一圖案分割最上部層上之字線WL上面之一導電層。
為沿Y方向延伸且中斷階梯區域SR上絕緣層51沿X方向之擴展之第一結構的分裂帶BSs配置於夾在兩個觸點LI之間的階梯區域SR上面。亦即，分裂帶BSs具有沿著Y方向之一縱向方向。然而，分裂帶BSs不完全穿透絕緣層51，且分裂帶BSs之底部表面不與階梯區域SR中之經堆疊主體LMa及LMb接觸。亦即，分裂帶BSs之下部端位於階梯區域SR中之經堆疊主體LMa及LMb之上部表面上面。
至少一個分裂帶BSs可配置於階梯區域SR中。複數個分裂帶BSs可配置於階梯區域SR中。在此一情形中，複數個分裂帶BSs可以例如實質上相等之間隔配置。複數個分裂帶BSs之間的間隔可設定為例如140 μm或更小。
分裂帶BSs具有覆蓋分裂帶BSs之一側壁之一絕緣層53。舉例而言，填充有具有拉伸應力之一材料或類似物之一填充層21配置於絕緣層53內側。絕緣層53係例如一SiO2 層或類似物。填充層21係例如一鎢層或類似物。
順便提及，一含金屬元素之阻擋層(未圖解說明)可插置於面對分裂帶BSs的絕緣層51之一端表面與絕緣層53之間。該含金屬元素之阻擋層係例如一Al2 O3 層或類似物。
沿Y方向延伸且穿透絕緣層51以到達基板SB之分裂帶BPs在觸點LI沿X方向之一終端部分附近配置於階梯區域SR外側。亦即，作為一第二結構之分裂帶BPs具有沿著Y方向之一縱向方向，且配置於擴展至階梯區域SR外側之周邊區域PR的絕緣層51之一區域中。分裂帶BPs中斷絕緣層51沿X方向之擴展。另外，分裂帶BPs沿X方向之寬度寬於例如分裂帶BSs沿X方向之寬度，儘管如圖1A及圖1B中所圖解說明被簡化。
分裂帶BPs具有類似於例如分裂帶BSs之一內部構形。亦即，分裂帶BPs具有覆蓋分裂帶BPs之一側壁之絕緣層53 (諸如一SiO2 層)，其類似於上文所闡述之絕緣層53。填充有具有拉伸應力之一材料(諸如鎢)之填充層21配置於絕緣層53內側，其類似於上文所闡述之填充層21。
順便提及，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對分裂帶BPs的絕緣層51之端表面與分裂帶BPs之絕緣層53之間，此類似於分裂帶BSs之情形。
觸點LI穿透經堆疊主體LMa及LMb以到達基板SB。觸點LI沿Y方向之寬度寬於例如分裂帶BSs沿X方向之寬度。
觸點LI具有類似於例如分裂帶BSs之一內部構形。亦即，觸點LI具有覆蓋觸點LI之一側壁之絕緣層53 (諸如一SiO2 層)，其類似於上文所闡述之絕緣層53。填充有鎢或類似物(其與該填充層21為相同材料)之填充層21配置於絕緣層53內側。
順便提及，在階梯區域SR及階梯區域SR之一外區域中，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對觸點LI的絕緣層51之端表面與觸點LI之絕緣層53之間，此類似於分裂帶BSs之情形。另外，在記憶體區域MR內側之觸點LI中，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對觸點LI的絕緣層OL之一端部分與觸點LI之絕緣層53之間。
配置於觸點LI內側之填充層21具有例如上文所闡述之導電性且連接至一上部層佈線(未圖解說明)。當將具有連接至上部層佈線之導電填充層21之觸點LI配置於基板SB上時，觸點LI用作例如一源極線觸點。
在記憶體區域MR中，穿透經堆疊主體LMa及LMb以到達基板SB之複數個柱PL配置成一矩陣。
柱PL中之每一者自外周邊側依次具有一記憶體層ME、一通道層CN及一核心層CR。通道層CN亦配置於柱PL之一底部處。舉例而言，記憶體層ME係其中自柱PL之外周邊側依次堆疊有一區塊絕緣層BK、一電荷儲存層CT及一隧道絕緣層TN之一層。
通道層CN係例如一非晶矽層或一多晶矽層。核心層CR、區塊絕緣層BK及隧道絕緣層TN係例如SiO2 層或類似物。電荷儲存層CT係例如一SiN層或類似物。
柱PL之底部處之基板SB具有例如一表面層上之一n井11及n井11中之一p井12。基板SB之p井12連接至柱PL之底部處之通道層CN。
另外，柱PL之通道層CN亦連接至一上部層佈線，諸如一位元線(未圖解說明)。柱PL中之每一者具有記憶體層ME，其中電荷儲存層CT由隧道絕緣層TN及區塊絕緣層BK及連接至位元線或類似物之通道層CN環繞，使得分別在柱PL與字線WL之間的相交點處形成複數個記憶體單元MC。
上文所闡述之絕緣部件SHE經形成以便例如在沿Y方向配置之觸點LI之間的柱PL當中在中心處之柱PL之上部部分中與柱PL相交。因此，絕緣部件SHE將配置於經堆疊主體LMa及LMb之最上部層上之字線WL上面之一導電層(未圖解說明)分裂成在兩個觸點LI之間沿Y方向彼此毗鄰之兩個選擇閘極線。
如上文所闡述，複數個記憶體單元MC三維地配置於記憶體區域MR中，且半導體儲存裝置10被構形為例如三維非揮發性記憶體。
階梯區域SR具有階梯區域SRa及SRb，其沿X方向毗鄰於記憶體區域MR且具有朝向記憶體區域MR上升之複數列階梯形狀之結構。在階梯區域SRa中，自最下部層上之字線WL引出對應於奇數層(例如第一層、第三層及第五層)之字線WL。在階梯區域SRb中，自最下部層上之字線WL引出對應於偶數層(例如第二層、第四層及第六層)之字線WL。然而，設置於階梯區域SR中之階梯形狀之列可為一列或三列或者更多列。
在階梯區域SR中，穿透覆蓋階梯區域SR之頂部之絕緣層51以及經堆疊主體LMa及LMb且到達基板SB之複數個柱狀主體HR配置成一矩陣。然而，當柱狀主體HR經配置以便與分裂帶BSs之位置重疊時，柱狀主體HR之上部部分由於分裂帶BSs而消失。此外，此等柱狀主體HR之下部部分自配置於階梯區域SR上面之絕緣層51中之分裂帶BSs之底部表面穿透階梯區域SR中之絕緣層51以及經堆疊主體LMa及LMb且到達基板SB。然而，柱狀主體HR不必配置於分裂帶BSs下面。
柱狀主體HR中之每一者具有大約等於例如柱PL之一大小。柱狀主體HR中之每一者填充有絕緣層52，諸如一SiO2 層。柱狀主體HR在稍後將闡述之半導體儲存裝置10之一製造製程期間之製造中間支撐設置於半導體儲存裝置10中之一經堆疊結構。因此，儘可能緊密地配置儘可能多的柱狀主體HR係較佳的。
複數個觸點CC配置於階梯區域SR之每一階梯中。觸點CC中之每一者自絕緣層51之一上部表面延伸至下面之階梯區域SR，穿透構成上面配置有觸點CC之一階梯之一臺階表面之絕緣層OL，且到達絕緣層OL下面之字線WL。因此，複數個觸點CC電連接至不同層上之字線WL。
(用於製造半導體儲存裝置之方法) 接下來，將參考圖2Aa至圖7Bb闡述用於製造根據第一實施例之半導體儲存裝置10之一方法之一實例。
圖2Aa至圖7Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置10之一方法之一程序之實例的視圖。在圖2Aa至圖7Bb之相同圖式編號A及B中，由小寫字母指示之a及b分別表示在相同處理製程期間之一剖面及一平面。圖2Aa至圖7Bb中之小寫字母a對應於圖1A之剖面，且小寫字母b對應於圖1B之平面。
如圖2Aa及圖2Ab中所圖解說明，在基板SB上形成一經堆疊主體LMas，其中交替地堆疊有複數個犧牲層NL與絕緣層OL。犧牲層NL係一絕緣層(諸如一SiN層)且係稍後將用一導電材料替代以形成字線WL之一層。
如圖2Ba及圖2Bb中所圖解說明，在經堆疊主體LMas中形成一階梯區域SRas。階梯區域SRas對應於稍後將形成之階梯區域SR之一下部層部分。
可例如藉由將一抗蝕劑膜或類似物纖細化而形成階梯區域SRas。亦即，藉由自經堆疊主體LMas之一上部層按順序移除預定數目個犧牲層NL及絕緣層OL兩者同時利用O2 電漿或類似物將形成於經堆疊主體LMas上之抗蝕劑膜或類似物纖細化而形成階梯區域SRas。
在形成階梯區域SRas之後，用絕緣層51覆蓋階梯區域SRas例如高達一未經處理部分中之經堆疊主體LMas之一上部表面之高度。
如圖3Aa及圖3Ab中所圖解說明，在包含階梯區域SRas之經堆疊主體LMas之一端部分附近形成複數個孔HLa。亦即，在經堆疊主體LMas之端部分附近之區域中在配置有為階梯區域SR之下部層部分之階梯區域SRas之一區域及覆蓋階梯區域SRas之絕緣層51之一區域中形成複數個孔HLa。
如圖3Ba及圖3Bb中所圖解說明，用犧牲層填充個別孔HLa以形成複數個柱狀主體HRs。犧牲層係可用一絕緣材料替代以稍後充當用於柱狀主體HR之一填充物之一層且係例如一非晶矽層。
如圖4Aa及圖4Ab中所圖解說明，在經堆疊主體LMas之上部表面及絕緣層51之上部表面上形成一經堆疊主體LMbs，其中交替地堆疊有複數個犧牲層NL與絕緣層OL。
如圖4Ba及圖4Bb中所圖解說明，在經堆疊主體LMbs中形成為稍後形成之階梯區域SR之一上部層部分之一階梯區域SRbs。與階梯區域SRas類似地，亦可藉由例如將一抗蝕劑膜纖細化而形成階梯區域SRbs。
因此，形成包含階梯區域SRas及SRbs且稍後將充當階梯區域SR之一階梯區域SRs。另外，堆疊絕緣層51以添加至整個階梯區域SRs及階梯區域SRs外側之一區域，以便使高度實質上等於例如一未經處理部分中之經堆疊主體LMbs之一上部表面之高度。此一厚絕緣層51導致例如壓縮應力，且經堆疊主體LMas及LMb接收例如一向內外部力。
如圖5Aa及圖5Ab中所圖解說明，在個別柱狀主體HRs上面形成複數個孔HLb，其自未經處理部分中之經堆疊主體LMbs之上部表面或覆蓋階梯區域SRs之絕緣層51之上部表面到達與經堆疊主體LMbs之一底部表面接觸的經堆疊主體LMas之上部表面之一高度位置。
因此，在複數個孔HLb當中，孔HLb中之某些穿透階梯區域SRs中之經堆疊主體LMbs以連接至下部柱狀主體HRs。另外，孔HLb中之某些穿透階梯區域SRs上之絕緣層51及經堆疊主體LMbs以連接至下部柱狀主體HRs。另外，孔HLb中之某些穿透階梯區域SRs上之絕緣層51以連接至下部柱狀主體HRs。
如圖5Ba及圖5Bb中所圖解說明，透過連接至個別柱狀主體HRs之上部端之孔HLb移除填充柱狀主體HRs之犧牲層(諸如非晶矽層)。因此，形成自未經處理部分中之經堆疊主體LMbs之上部表面之高度位置到達基板SB之複數個孔HL。
如圖6Aa及圖6Ab中所圖解說明，用絕緣層52 (參見圖1D) (諸如SiO2 層)填充孔HL以形成自未經處理部分中之經堆疊主體LMbs之上部表面之高度位置到達基板SB之複數個柱狀主體HR。
順便提及，透過以上處理在記憶體區域MR中形成複數個柱PL。可例如藉由與柱狀主體HR之程序類似之一程序形成柱PL。
亦即，形成穿透形成於基板SB上之經堆疊主體LMas之複數個記憶體孔，且用犧牲層(諸如非晶矽層)填充記憶體孔以形成下部柱。以上處理可與例如形成柱狀主體HRs之製程(亦即，圖3Aa至圖3Bb中所圖解說明之處理)並行執行。
另外，在形成穿透形成於經堆疊主體LMas上之經堆疊主體LMbs且連接至個別下部柱之複數個記憶體孔並通過此等記憶體孔移除下部柱之犧牲層之後，在穿透整個經堆疊主體LMas及LMbs之記憶體孔中之每一者中自記憶體孔之側壁依次形成記憶體層ME、通道層CN及核心層CR。此時，亦在記憶體孔之一底部處在基板SB被暴露之處形成通道層CN。
在以上處理中，記憶體孔之形成及下部柱中之犧牲層之移除可與例如孔HL之形成及柱狀主體HRs中之犧牲層之移除(亦即，圖5Aa至圖5Bb中所圖解說明之處理)並行執行。另外，柱PL之形成可例如在形成柱狀主體HR之製程之前(亦即，在圖6Aa及圖6Ab中所圖解說明之處理之前)執行。另一選擇係，柱PL之形成可例如在形成柱狀主體HR之製程之後(亦即，在圖6Aa及圖6Ab中所圖解說明之處理之後)執行。
如上文所闡述，形成穿透經堆疊主體LMas及LMbs且連接至基板SB之複數個柱PL。
如圖6Ba及圖6Bb中所圖解說明，例如共同形成狹縫ST、SSs及SPs。狹縫ST係稍後將充當觸點LI之一部分，且沿X方向延伸。狹縫SSs係稍後將充當分裂帶BSs之一部分，且沿Y方向延伸。狹縫SPs係稍後將充當分裂帶BPs之一部分，且沿Y方向延伸。可在階梯區域SRs中形成至少一個或複數個狹縫SSs。
此等狹縫ST、SSs及SPs係藉由例如一乾式蝕刻製程而形成。此時，狹縫ST穿透經堆疊主體LMas及LMbs以到達基板SB。狹縫SPs穿透絕緣層51以到達基板SB。狹縫SSs在絕緣層51中向下延伸。當柱狀主體HR經配置以便與狹縫SSs之位置重疊時，此柱狀主體HR之一上部部分由於狹縫SSs之形成而消失。
此處，狹縫SSs沿X方向之寬度窄於例如狹縫SPs沿X方向之寬度及狹縫ST沿Y方向之寬度。另外，狹縫SSs之一縱橫比高於狹縫SPs及ST之一縱橫比。
因此，當共同形成此等狹縫ST、SSs及SPs時，與狹縫ST及SPs相比，抑制狹縫SSs之一蝕刻率。因此，當狹縫ST及SPs之底部到達基板SB且狹縫ST及SPs之蝕刻製程完成時，狹縫SSs之蝕刻製程在狹縫SSs之一底部未到達階梯區域SRs之一預定階梯中之一臺階表面之情況下完成。
當以此方式在階梯區域SRs外側形成狹縫SPs時，狹縫SPs將階梯區域SRs外側之絕緣層51與包含階梯區域SRs之經堆疊主體LMas及LMbs分開。因此，自絕緣層51至經堆疊主體LMas及LMbs之壓縮應力被緩解。
同時，當例如在階梯區域SRs外側形成狹縫SPs時，在經堆疊主體LMas及LMbs中產生朝向狹縫SPs擴張之應力。形成於階梯區域SRs上面之狹縫SSs吸收且緩解經堆疊主體LMas及LMbs上朝向狹縫SPs之應力。因此，舉例而言，抑制了形成於階梯區域SRs中之柱狀主體HR朝向經堆疊主體LMas及LMbs之外側傾斜。
如圖7Aa及圖7Ab中所圖解說明，透過劃分開經堆疊主體LMas及LMbs之狹縫ST移除經堆疊主體LMas及LMbs中之犧牲層NL。因此，形成在各別絕緣層OL之間具有一間隙之經堆疊主體LMag及LMbg。
此時，柱狀主體HR支撐具有一間隙之一易破裂的階梯區域SRg。另外，記憶體區域MR之柱PL (參見圖1A及圖1B)支撐易破裂的經堆疊主體LMas及LMbs。
然而，形成至高達經堆疊主體LMbg之上部表面之高度之厚絕緣層51例如存在於經堆疊主體LMag及LMbg之階梯區域SRg之上面及外側，如上文所闡述。經堆疊主體LMag及LMbg接收來自絕緣層51之壓縮應力，亦即，使經堆疊主體LMag及LMbg朝向內側壓擠之一外部力。
此處，狹縫SPs形成於階梯區域SRg外側且劃分開階梯區域SRg上之絕緣層51與階梯區域SRg外側之絕緣層51。因此，自階梯區域SRg外側之絕緣層51至經堆疊主體LMag及LMbg之壓縮應力被抑制。
另外，狹縫SSs形成於階梯區域SRg上面，且階梯區域SRg上之絕緣層51被劃分成具有一預定大小之複數個區塊。因此，自階梯區域SRg上之絕緣層51至階梯區域SRg之壓縮應力被抑制。另外，使經堆疊主體LMag及LMbg朝向狹縫SPs擴張之應力被抑制。因此，抑制了經堆疊主體LMag及LMbg之絕緣層OL之撓曲及柱狀主體HR朝向經堆疊主體LMag及LMbg或相對側之傾斜。
此時，階梯區域SRg上之絕緣層51較佳地被劃分成能夠充分地抑制壓縮應力之一大小且被區塊化。因此，可視需要形成複數個狹縫SSs。
狹縫SSs之形成位置、數目、間隔或諸如此類可基於例如應力模擬來判定。作為此應力模擬之一實例，可藉由將複數個狹縫SSs之間的間隔設定為例如140 μm或更小來充分地抑制絕緣層51在階梯區域SRg上之壓縮應力。
如圖7Ba及圖7Bb中所圖解說明，用一導電材料(諸如鎢、鉬及類似物)填充經堆疊主體LMag及LMbg之絕緣層OL之間的間隙。因此，形成具有堆疊在個別絕緣層OL之間的字線WL之經堆疊主體LMa及LMb。
順便提及，在用導電材料填充絕緣層OL之間的間隙之前，可在絕緣層OL之上部及下部表面上按與絕緣層OL之接近度依次形成一含金屬元素之阻擋層(諸如一Al2 O3 層)及一阻障金屬層(諸如一TiN層)。此時，亦在面對狹縫ST的絕緣層OL之端部分處形成含金屬元素之阻擋層及阻障金屬層。另外，亦可在分別面對狹縫ST、SSs及SPs的絕緣層51之端表面上形成含金屬元素之阻擋層及阻障金屬層。在形成字線WL時，在此等含金屬元素之阻擋層與阻障金屬層之間，自狹縫ST、SSs及SPs中之每一者之內側移除阻障金屬層。甚至在後續處理之後，含金屬元素之阻擋層可保留於狹縫ST、SSs及SPs中。
圖7Aa至圖7Bb中所圖解說明之處理有時稱為字線WL或類似物之一替代製程。
在形成字線WL之後，在狹縫ST、SSs及SPs中之每一者之一側壁上共同形成絕緣層53 (參見圖1D)及類似物，且用例如填充層21 (參見圖1D) (諸如鎢層)及類似物共同填充絕緣層53之內側。因此，分別在狹縫ST、SSs及SPs中形成觸點LI以及分裂帶BSs及BPs。
此處，填充層21 (諸如鎢層)具有拉伸應力。因此，由於形成了具有填充層21及類似物之分裂帶BSs及BPs，其周邊構形被朝向分裂帶BSs及BPs拉動。因此，舉例而言，來自階梯區域SR上面及外側之絕緣層51之壓縮應力被進一步緩解。
另外，在替代製程之後，為鎢層或類似物之字線WL在經堆疊主體LMa及LMb之向內方向上產生拉伸應力。分裂帶BSs及BPs產生對抗由字線WL導致之拉伸應力而將經堆疊主體LMa及LMb向外側拉動之應力。
因此，舉例而言，藉由來自絕緣層51之壓縮應力及由字線WL導致之拉伸應力來抑制經形成於階梯區域SR中之柱狀主體HR朝向經堆疊主體LMa及LMb的內側傾斜。
此後，形成觸點CC (參見圖1B)，其穿透階梯區域SR上面的絕緣層51及階梯區域SR之每一階梯中之臺階表面上的絕緣層OL，且到達下部層上的字線WL。此時，由於柱狀主體HR之傾斜藉由分裂帶BSs及BPs之應力緩解而被抑制，因此柱狀主體HR與觸點CC之間的接觸被抑制。
另外，在記憶體區域MR中之經堆疊主體LMa及LMb上形成分裂最上部層上之字線WL上面之導電層的絕緣部件SHE。另外，形成經連接至觸點CC及LI、柱PL之通道層CN之一上部層佈線及類似物。
如上文所闡述，製造第一實施例之半導體儲存裝置10。
舉例而言，藉由將記憶體單元三維地配置於其中經堆疊有複數個導電層與經插置於該複數個導電層之間之絕緣層的經堆疊主體中來形成三維非揮發性記憶體。另一方面，將厚絕緣層配置於經堆疊主體外側，且一構成材料係顯著不同於具有經堆疊結構之經堆疊主體的構成材料。
因此，有時產生自厚絕緣層朝向經堆疊主體之內側的壓縮應力。在替代期間，經堆疊主體具有具多個間隙之易破裂的構形，且因此，存在其中來自絕緣層之壓縮應力致使經堆疊主體之經堆疊結構撓曲或階梯區域中之柱狀主體朝向記憶體區域傾斜之一情形。
因此，可設想藉由在經堆疊主體外側形成一凹槽來緩解此壓縮應力，該凹槽劃分開經堆疊主體與經堆疊主體外側的絕緣層。另外，舉例而言，可設想在未配置記憶體單元之階梯區域中以一高密度配置支撐經堆疊主體的複數個柱狀主體。
然而，凹槽之上文所闡述之效果限於一預定範圍，且存在其中例如在自局部看時作用於階梯區域上之一外部力未被充分抑制之一情形。另外，當整體地看經堆疊主體時，存在其中由於上文所闡述之凹槽之形成而產生將經堆疊主體朝向凹槽拉動之拉伸應力之一情形。另外，階梯區域之面積係受限的，且可配置之柱狀主體之數目亦係受限的。
根據第一實施例之半導體儲存裝置10，提供分裂帶BSs，其沿與階梯區域SR之上升/下降方向相交之Y方向且沿經堆疊主體LMa及LMb之堆疊方向延伸並分裂階梯區域SR上之絕緣層51。因此，當在替代製程中移除犧牲層NL時，自階梯區域SRg上之絕緣層51至階梯區域SRg之壓縮應力被抑制。
因此，可能防止階梯區域SRg中之垂直毗鄰之絕緣層OL撓曲成彼此接觸，且防止字線WL被切斷而在此一部分處斷開。另外，絕緣層OL之所要強度被降低，且絕緣層OL可變薄，使得半導體儲存裝置10之體積可被減小。
另外，抑制了階梯區域SRg之柱狀主體HR朝向經堆疊主體LMag及LMbg之內側傾斜，且可能防止觸點CC與柱狀主體HR例如在形成觸點CC時彼此接觸。
根據第一實施例之半導體儲存裝置10，提供分裂帶BPs，其沿Y方向及絕緣層51之厚度方向延伸且穿透階梯區域SR外側之絕緣層51。由於以此方式提供分裂帶BSs及BPs兩者，因此可能防止當在替代製程中移除犧牲層NL時，經堆疊主體LMag及LMbg被朝向狹縫SPs拉動。
因此，抑制了階梯區域SRg之柱狀主體HR朝向狹縫SPs傾斜，且可能防止觸點CC與柱狀主體HR例如在形成觸點CC時彼此接觸。
根據第一實施例之半導體儲存裝置10，分裂帶BSs內側含有具有拉伸應力之鎢或類似物。因此，在字線WL之替代製程之後，可能緩解自階梯區域SR上之絕緣層51至階梯區域SR之壓縮應力。另外，即使在替代製程之後在經堆疊主體LMa及LMb中產生由字線WL導致之拉伸應力，但此拉伸應力可被偏移及抑制。
因此，抑制了在替代製程之後階梯區域SR之柱狀主體HR向經堆疊主體LMa及LMb之內側傾斜，且可能防止觸點CC與柱狀主體HR例如在形成觸點CC時彼此接觸。
根據第一實施例之半導體儲存裝置10，可將複數個分裂帶BSs配置於階梯區域SR中，且可將階梯區域SR上之絕緣層51進一步劃分成大量區塊。因此，當在替代製程中移除犧牲層NL時，自階梯區域SRg上之絕緣層51至階梯區域SRg之壓縮應力可被進一步緩解。
根據第一實施例之半導體儲存裝置10，分裂帶BPs沿X方向之寬度寬於分裂帶BSs沿X方向之寬度。另外，分裂帶BSs之一縱橫比高於分裂帶BPs之一縱橫比。因此，稍後將充當分裂帶BSs之狹縫SSs未到達階梯區域SR之臺階表面且可與稍後將充當分裂帶BPs之狹縫SPs共同形成。
因此，舉例而言，具有導電填充層21之分裂帶BSs與階梯區域SR之字線WL之間的接觸被抑制。然而，分裂帶BSs不連接至例如一上部層佈線或類似物，且不電連接至其他構形。因此，即使狹縫SSs與經堆疊主體LMa及LMb之表面層上之字線WL中之一者接觸，但認為此對半導體儲存裝置10沒有影響或存在有限影響。
順便提及，舉例而言，在上文所闡述之第一實施例中，一個分裂帶BPs配置於階梯區域SR外側。然而，複數個分裂帶BPs可配置於階梯區域SR外側。
另外，當將分裂帶BSs配置於階梯區域SR中時，替代在每一位置處配置一個分裂帶BSs，可能彼此緊密接近地配置複數個分裂帶BSs。可能藉由調整將配置在一個位置處之分裂帶BSs之數目而將諸如絕緣層51之壓縮應力及由字線WL及分裂帶BPs導致之拉伸應力之應力平衡調整為一所要值，且可能進一步減小階梯區域SR上之應力效應。
以此方式，可能將複數個分裂帶BSs配置於階梯區域SR上，包含其中階梯區域SR上之絕緣層51被劃分成複數個區塊之情形。圖7Ca至圖7Db圖解說明其中配置複數個分裂帶BSs之情形之某些實例。
圖7Ca及圖7Cb係圖解說明根據第一實施例之一第一修改之一半導體儲存裝置之複數個分裂帶BSsb之實例的視圖。如圖7Ca及圖7Cb中所圖解說明，複數個分裂帶BSsb配置於階梯區域SR上面以一預定距離間隔開，藉此將階梯區域SR上之絕緣層51劃分成具有一預定大小之複數個區塊。因此，自階梯區域SR上之絕緣層51至階梯區域SR之壓縮應力被抑制。
順便提及，當因將複數個分裂帶BSsb配置為在階梯區域SR上間隔開而存在分裂帶BSsb中之某些之下部表面可與構成階梯區域SR之經堆疊主體LMb或類似物接觸之一可能性時，可用諸如一SiO2 層之一絕緣層填充分裂帶BSsb。
圖7Da及圖7Db係圖解說明根據第一實施例之一第二修改之一半導體儲存裝置之複數個分裂帶BSss之實例的視圖。如圖7Da及圖7Db中所圖解說明，複數個分裂帶BSss緊密接近地配置於階梯區域SR上面之預定位置處。因此，較容易調整作用於分裂帶BSss周圍之各別構形之間的應力平衡。
此外，在上文所闡述之第一實施例中，狹縫ST填充有鎢層或類似物。然而，替代鎢層或除鎢層之外，狹縫ST亦可填充有諸如一多晶矽層之一導電層。
另外，在上文所闡述之第一實施例中，狹縫ST填充有導電層以便用作例如源極線觸點。然而，狹縫ST可排他地用於字線WL之替代製程，且然後可用諸如一SiO2 層之一絕緣層填充以便不有助於半導體儲存裝置1之功能。
在以上情形中，狹縫SSs及SPs亦可填充有一導電層或與狹縫ST類似地填充有一絕緣層。甚至在此情形中，至少當藉由替代製程移除犧牲層NL時可獲得藉由狹縫SSs及SPs抑制應力之一效果。
順便提及，當分裂帶BSs及BPs與狹縫ST類似地填充有例如一絕緣層時，可例如取決於是否偵測到插置於分裂帶BSs及BPs中之每一者與絕緣層51之間的一含金屬元素之阻擋層(諸如一Al2 O3 層)而判定半導體儲存裝置10中分裂帶BSs及BPs之存在。
[第二實施例] 下文中，將參考圖式詳細地闡述一第二實施例。在第二實施例中，半導體儲存裝置之一製造程序不同於上文所闡述之第一實施例之製造程序。
(半導體儲存裝置之構形實例) 圖8A至圖8C係圖解說明根據第二實施例之一半導體儲存裝置20之構形實例之示意圖。圖8A係沿著X方向截取的半導體儲存裝置20之一剖面圖，圖8B係半導體儲存裝置20之一平面圖，且圖8C係沿著X方向截取的半導體儲存裝置20之一分裂帶BHs之一放大剖面圖。然而，在圖8A至圖8C中省略了柱PL以及觸點CC及LI之一上部層佈線或類似物。
如圖8A至圖8C中所圖解說明，第二實施例之半導體儲存裝置20包含位於階梯區域SR外側之分裂帶BHs，其一構形不同於第一實施例之上文所闡述之分裂帶BPs之構形。下文中，將詳細地闡述半導體儲存裝置20之與上文所闡述之第一實施例之彼等構形不同之構形。
作為一第二結構之分裂帶BHs在觸點LI沿X方向之一終端部分附近配置於階梯區域SR外側。分裂帶BHs沿Y方向延伸，且穿透絕緣層51以到達基板SB。分裂帶BHs沿X方向之寬度大約等於例如分裂帶BSs沿X方向之寬度。另一選擇係，無論圖8A及圖8B之實例如何，分裂帶BHs沿X方向之寬度寬於例如分裂帶BSs沿X方向之寬度。
分裂帶BHs包含一上部分裂帶BHst及上部分裂帶BHst下面之一下部分裂帶BHsb。舉例而言，上部分裂帶BHst自絕緣層51之一上部表面延伸至絕緣層51之下部側且連接至下部分裂帶BHsb。下部分裂帶BHsb在絕緣層51之下部側中自與上部分裂帶BHst之一連接部分之一高度位置延伸且到達基板SB。舉例而言，上部分裂帶BHst與下部分裂帶BHsb之間的連接部分配置於與經堆疊主體LMb之一底部表面接觸的經堆疊主體LMa之一上部表面之一高度位置附近。
然而，上部分裂帶BHst之一下部端與下部分裂帶BHsb之一上部端不必連接，只要兩個端彼此充分接近即可。其中上部分裂帶BHst與下部分裂帶BHsb不連接之狀態可包含其中例如因上部分裂帶BHst之下部端定位成淺於經堆疊主體LMa之上部表面之高度位置而在上部分裂帶BHst之下部端與下部分裂帶BHsb之上部端之間沿絕緣層51之厚度方向產生一間隙之一情形。另一選擇係，可存在其中因上部分裂帶BHst之一X方向位置偏離下部分裂帶BHsb之一X方向位置而在上部分裂帶BHst之下部端與下部分裂帶BHsb之上部端之間沿X方向產生一間隙之一情形。
甚至在此等情形中，若上部分裂帶BHst之下部端與下部分裂帶BHsb之上部端之間的間隙充分小且上部分裂帶BHst及下部分裂帶BHsb處於實質上穿透絕緣層51之一狀態中，則可獲得分裂帶BHs之用於緩解絕緣層51之應力之一功能，如稍後將闡述。
上部分裂帶BHst具有類似於例如分裂帶BSs之一內部構形。亦即，上部分裂帶BHst具有覆蓋上部分裂帶BHst之一側壁之絕緣層53，諸如一SiO2 層。填充有例如作為具有拉伸應力之一第一材料之鎢或類似物之填充層21配置於絕緣層53內側。
以此方式，上部分裂帶BHst中之絕緣層53由與例如覆蓋分裂帶BSs之側壁之絕緣層53相同之材料製成。上部分裂帶BHst中之填充層21由與例如配置於分裂帶BSs中之填充層21相同之材料製成。
順便提及，一含金屬元素之阻擋層(諸如一Al2 O3 層) (未圖解說明)可插置於面對上部分裂帶BHst的絕緣層51之一端表面與上部分裂帶BHst之絕緣層53之間，此類似於分裂帶BSs之情形。
填充有例如作為具有拉伸應力之一第二材料之非晶矽或類似物之一填充層22配置在下部分裂帶BHsb內側。填充層22之拉伸應力大於例如上文所闡述之填充層21之拉伸應力。下部分裂帶BHsb中之填充層22由例如與填充稍後將闡述之孔HLa之內側之一犧牲層相同之材料製成。
(用於製造半導體儲存裝置之方法) 接下來，將參考圖9Aa至圖15Ab闡述用於製造第二實施例之半導體儲存裝置20之一方法之一實例。
圖9Aa至圖15Ab係圖解說明用於製造根據第二實施例之半導體儲存裝置20之方法之一程序之實例的視圖。在圖9Aa至圖15Ab之相同圖式編號A及B中，由小寫字母指示之a及b分別表示在相同處理製程期間之一剖面及一平面。圖9Aa至圖15Ab中之小寫字母a對應於圖8A之剖面，且小寫字母b對應於圖8B之平面。
圖9Aa至圖9Bb中所圖解說明之處理類似於上文所闡述之第一實施例之圖2Aa至圖2Bb中所圖解說明之處理。亦即，在基板SB上形成經堆疊主體LMas，如圖9Aa及圖9Ab中所圖解說明，且在經堆疊主體LMas中形成並用絕緣層51覆蓋階梯區域SRas，如圖9Bb及圖9Bb中所圖解說明。
如圖10Aa及圖10Ab中所圖解說明，在包含階梯區域SRas之經堆疊主體LMas之一端部分附近形成複數個孔HLa。另外，與以上製程並行地，在經堆疊主體LMas之階梯區域SRas之外側形成一狹縫SHb。狹縫SHb係稍後將充當分裂帶BHs之下部分裂帶BHsb之一部分，沿Y方向延伸，且穿透絕緣層51以到達基板SB。
順便提及，在形成狹縫SHb時，調整狹縫SHb沿X方向之寬度或諸如此類以致使縱橫比彼此匹配，使得狹縫SHb與孔HLa具有實質上相同之蝕刻率且狹縫SHb及孔HLa兩者實質上同時到達基板SB係合意的。
如圖10Ba及圖10Bb中所圖解說明，用諸如非晶矽層之犧牲層填充個別孔HLa以形成柱狀主體HRs。此時，亦用一非晶矽層或類似物填充狹縫SHb，使得形成內側具有填充層22之下部分裂帶BHsb (參見圖8C)。
此處，非晶矽層或類似物具有大於例如鎢層之拉伸應力。因此，此時，經堆疊主體LMas被下部分裂帶BHsb之填充層22向外拉動，且緩解自階梯區域SRas外側之絕緣層51至經堆疊主體LMa之壓縮應力之一效應開始起作用。
如圖11Aa及圖11Ab中所圖解說明，在經堆疊主體LMas及絕緣層51之上部表面上形成經堆疊主體LMbs。
如圖11Ba及圖11Bb中所圖解說明，在經堆疊主體LMbs中形成階梯區域SRbs，且形成包含階梯區域SRas及SRbs之階梯區域SRs。
如圖12Aa及圖12Ab中所圖解說明，在個別柱狀主體HRs上面形成複數個孔HLb，其自未經處理部分中之經堆疊主體LMbs之上部表面或絕緣層51之上部表面到達與經堆疊主體LMbs之一底部表面接觸的經堆疊主體LMas之上部表面之一高度位置。因此，個別孔HLb與柱狀主體HRs係連接的。
如圖12Ba及圖12Bb中所圖解說明，透過孔HLb移除填充柱狀主體HRs之犧牲層以形成自一未經處理部分中之經堆疊主體LMbs之上部表面之高度位置到達基板SB之複數個孔HL。
如圖13Aa及圖13Ab中所圖解說明，用絕緣層填充個別孔HL以形成複數個柱狀主體HR。
順便提及，在第二實施例之半導體儲存裝置20中亦透過以上處理在記憶體區域MR中形成複數個柱PL，此類似於上文所闡述之第一實施例之情形。
如圖13Ba及圖13Bb中所圖解說明，例如共同形成狹縫SSs及SHt。可在階梯區域SRs中形成至少一個或複數個狹縫SSs。狹縫SHt係稍後將充當上部分裂帶BHst之一部分，且沿Y方向延伸。
藉由以下操作使狹縫SSs與SHt具有彼此匹配之縱橫比係較佳的：分別調整沿X方向之寬度及諸如此類使得在絕緣層51中之蝕刻深度設定為所要深度。此時，狹縫SSs之縱橫比可等於或高於狹縫SHt之縱橫比。
因此，狹縫SSs之一蝕刻製程可在未到達階梯區域SRs之一預定階梯之一臺階表面之情況下完成，且此外，狹縫SHt之一蝕刻製程可在較可靠地連接至下部分裂帶BHsb之狀態中完成。
然而，可存在其中因將狹縫SHt處理為比所要蝕刻深度淺而致使狹縫SHt不連接至下部分裂帶BHsb之一情形。另一選擇係，可存在其中因將狹縫SHt形成為具有與下部分裂帶BHsb之一X方向位置偏離之一X方向位置而致使狹縫SHt不連接至下部分裂帶BHsb之一情形。甚至在此等情形中，絕緣層51沿X方向之擴張可被稍後將形成之分裂帶BHs中斷達在狹縫SHt之一下部端部分與下部分裂帶BHsb之一上部端之間的一距離充分近之情況下可能實現絕緣層51之應力緩解之一程度。
如圖14Aa及圖14Ab中所圖解說明，形成狹縫ST，其沿X方向延伸且穿透經堆疊主體LMas及LMbs以到達基板SB。此時，可基於狹縫ST沿Y方向之寬度或諸如此類而調整一縱橫比，使得可獲得一所要蝕刻率。舉例而言，狹縫ST之縱橫比等於或低於狹縫SSs及SHt之縱橫比，且較佳地低於狹縫SSs及SHt之縱橫比。
如圖14Ba及圖14Bb中所圖解說明，透過狹縫ST移除經堆疊主體LMas及LMbs之犧牲層NL以形成在絕緣層OL之間具有一間隙之經堆疊主體LMag及LMbg。此時，由於形成了劃分開絕緣層51之狹縫SSs及SHt，因此自絕緣層51至經堆疊主體LMag及LMbg以及階梯區域SRg之壓縮應力被緩解。
另外，用來填充下部分裂帶BHsb之非晶矽或類似物係具有大於例如鎢或類似物之拉伸應力之一材料。因此，絕緣層51之壓縮應力藉由下部分裂帶BHsb被進一步緩解。
如圖15Aa及圖15Ab中所圖解說明，透過狹縫ST用一導電材料填充經堆疊主體LMag及LMbg之絕緣層OL之間的間隙以形成字線WL。舉例而言，由於字線WL而在經堆疊主體LMa及LMb中產生拉伸應力。然而，由於填充有非晶矽或類似物之下部分裂帶BHsb而有較大拉伸應力朝向經堆疊主體LMa及LMb之外側起作用，且因此，由字線WL導致之拉伸應力被抑制。
順便提及，在形成字線WL之前，可在絕緣層OL之上部及下部表面以及接近於狹縫ST之一端部分上按與絕緣層OL之接近度依次形成一含金屬元素之阻擋層(諸如一Al2 O3 層)及一阻障金屬層(諸如一TiN層)。此等含金屬元素之阻擋層及阻障金屬層可形成於面對狹縫ST、SSs及SHt的絕緣層51之端表面上。在形成字線WL時，在含金屬元素之阻擋層與阻障金屬層之間，自狹縫ST、SSs及SHt中之每一者之內側移除阻障金屬層。
在形成字線WL之後，在狹縫ST、SSs及SHt中之每一者之一側壁上共同形成絕緣層53及類似物，且用例如填充層21 (諸如鎢層及類似物)共同填充絕緣層53之內側。因此，分別在狹縫ST、SSs及SHt中形成觸點LI、分裂帶BSs及上部分裂帶BHst。另外，形成包含上部分裂帶BHst及下部分裂帶BHsb之分裂帶BHs。
此後，形成觸點CC，其穿透階梯區域SR上面之絕緣層51及階梯區域SR中之每一階梯中之臺階表面上之絕緣層OL且到達下部層上之字線WL。此時，來自絕緣層51之壓縮應力及由字線WL導致之拉伸應力被分裂帶BSs及BHs抑制，且因此，柱狀主體HR之傾斜被抑制，並且柱狀主體HR與觸點CC之間的接觸被抑制。
另外，在經堆疊主體LMa及LMb之記憶體區域MR中形成絕緣部件SHE，其分裂最上部層上之字線WL上面之導電層。另外，形成連接至觸點CC及LI、柱PL之通道層CN之一上部層佈線及類似物。
如上文所闡述，製造第二實施例之半導體儲存裝置20。
根據第二實施例之半導體儲存裝置20，提供分裂階梯區域SR上之絕緣層51之分裂帶BSs及穿透階梯區域SR外側之絕緣層51之分裂帶BHs。因此，獲得了與上文所闡述之第一實施例之半導體儲存裝置10之效果類似之效果。
根據第二實施例之半導體儲存裝置20，分裂帶BHs之上部分裂帶BHst含有鎢或類似物，且分裂帶BHs之下部分裂帶BHsb含有具有拉伸應力之非晶矽及類似物。因此，當在一替代製程中移除犧牲層NL時，自經堆疊主體LMag及LMbg外側之絕緣層51至經堆疊主體LMag及LMbg之壓縮應力可被緩解。
根據第二實施例之半導體儲存裝置20，分裂帶BSs之縱橫比等於或高於上部分裂帶BHst之縱橫比。因此，稍後將充當分裂帶BSs之狹縫SSs未到達階梯區域SR之臺階表面且可與稍後將充當上部分裂帶BHst之狹縫SHt共同形成。因此，舉例而言，具有導電填充層21之分裂帶BSs與階梯區域SR之字線WL之間的接觸被抑制。
順便提及，舉例而言，在第二實施例中同樣地，複數個分裂帶BHs可配置於階梯區域SR外側。另外，在將複數個分裂帶BSs配置於階梯區域SR中時，可將分裂帶BSs彼此接近地配置。
另外，在第二實施例中同樣地，替代作為第一材料之鎢或除鎢之外，亦可用諸如作為第一材料之多晶矽之一導電材料填充狹縫ST。另外，替代導電材料，可用諸如作為第一材料之SiO2 之一絕緣材料填充狹縫ST。
連同以上構形一起，類似於狹縫ST，亦可用導電材料或絕緣材料填充狹縫SSs及SHt。在此情形中，階梯區域SR外側之分裂帶BHs包含例如填充有諸如作為第一材料之多晶矽層之導電材料之上部分裂帶BHst及填充有作為第二材料之非晶矽或類似物之下部分裂帶BHsb。另一選擇係，分裂帶BHs包含例如填充有諸如作為第一材料之SiO2 之絕緣材料之上部分裂帶BHst及填充有作為第二材料之非晶矽或類似物之下部分裂帶BHsb。
如上文所闡述，上部分裂帶BHst不必具有具拉伸應力之一材料。甚至在此情形中，至少在藉由替代製程移除犧牲層NL時可獲得藉由狹縫SSs及SHt抑制應力之一效果。另外，可獲得藉由下部分裂帶BHsb抑制應力之效果。
順便提及，當與狹縫ST類似地用例如一絕緣層填充分裂帶BSs及上部分裂帶BHst時，可例如取決於是否偵測到插置於分裂帶BSs及上部分裂帶BHst中之每一者與絕緣層51之間的一含金屬元素之阻擋層(諸如一Al2 O3 層)而判定半導體儲存裝置20中分裂帶BSs及上部分裂帶BHst之存在。
[第三實施例] 下文中，將參考圖式詳細地闡述一第三實施例。在第三實施例中，設置於半導體儲存裝置中之一分裂帶之一構形不同於上文所闡述之第一及第二實施例之彼等構形。
圖16A至圖16C係圖解說明根據第三實施例之半導體儲存裝置31及32之構形實例之示意圖。圖16A係沿著X方向截取的半導體儲存裝置31之一剖面圖，圖16B係沿著X方向截取的半導體儲存裝置32之一剖面圖，且圖16C係半導體儲存裝置31或32之一平面圖。然而，在圖16A至圖16C中省略了柱PL及觸點CC及LI之一上部層佈線或類似物。
如圖16A及圖16C中所圖解說明，第三實施例之半導體儲存裝置31包含分裂帶BSp及BPp，其具有與上文所闡述之第一實施例之分裂帶BSs及BPs之彼等構形不同之構形。下文中，將詳細地闡述半導體儲存裝置31之與上文所闡述之第一實施例之彼等構形不同之構形。
作為一第一結構之分裂帶BSp位於夾在兩個觸點LI之間的階梯區域SR上面。分裂帶BSp沿Y方向排列且包含延伸至階梯區域SR上之絕緣層51之中間之複數個柱狀部分BSe。在分裂帶BSp中，此等個別柱狀部分BSe中斷階梯區域SR上絕緣層51沿X方向之擴展。然而，柱狀部分BSe中之每一者不完全穿透絕緣層51，且柱狀部分BSe中之每一者之一底部表面不與階梯區域SR中之經堆疊主體LMa及LMb接觸。亦即，個別柱狀部分BSe之下部端位於階梯區域SR中之經堆疊主體LMa及LMb之上部表面上面。
至少一個分裂帶BSp可配置於階梯區域SR中。複數個分裂帶BSp可配置於階梯區域SR中。在此一情形中，複數個分裂帶BSp可以例如實質上相等之間隔配置。複數個分裂帶BSp之間的間隔可設定為例如140 μm或更小。
分裂帶BSp之柱狀部分BSe中之每一者具有例如類似於上文所闡述之第一實施例之分裂帶BSs之內部構形。亦即，柱狀部分BSe具有覆蓋柱狀部分BSe之一側壁之一絕緣層(諸如一SiO2 層)，其類似於上文所闡述之絕緣層53。填充有具有拉伸應力之一材料(諸如鎢)之一填充層配置於絕緣層內側，類似於上文所闡述之填充層21。
順便提及，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對柱狀部分BSe的絕緣層51之一端表面與柱狀部分BSe之絕緣層之間，此類似於上文所闡述之第一實施例之分裂帶BSs之情形。
另外，複數個柱狀部分BSe之陣列中之一間距(亦即，沿Y方向之間距)小於例如柱狀主體HR沿Y方向之一間距。可能藉由調整柱狀部分BSe之間距而將諸如絕緣層51之壓縮應力及由字線WL及分裂帶BPp導致之拉伸應力之應力平衡調整為一所要值，且可能減小階梯區域SR上之應力效應。
舉例而言，由於柱狀部分BSe之間距不同於柱狀主體HR之間距，以此方式，柱狀主體HR不必配置在柱狀部分BSe下面。當柱狀部分BSe之一配置位置與柱狀主體HR之一配置位置重合時，柱狀主體HR之一上部部分由於柱狀部分BSe而消失。
作為第二結構之分裂帶BPp在觸點LI沿X方向之一終端部分附近配置於階梯區域SR外側。分裂帶BPp沿Y方向排列且包含穿透絕緣層51以到達基板SB之複數個柱狀部分BPe。在分裂帶BPp中，此等個別柱狀部分BPe中斷階梯區域SR外側之絕緣層51沿X方向之擴展。
分裂帶BPp之柱狀部分BPe中之每一者具有例如類似於上文所闡述之第一實施例之分裂帶BPs之內部構形。亦即，柱狀部分BPe具有覆蓋柱狀部分BPe之一側壁之一絕緣層(諸如一SiO2 層)，其類似於上文所闡述之絕緣層53。填充有具有拉伸應力之一材料(諸如鎢)之一填充層配置於絕緣層內側，類似於上文所闡述之填充層21。
順便提及，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對柱狀部分BPe的絕緣層51之一端表面與柱狀部分BPe之絕緣層之間，此類似於上文所闡述之第一實施例之分裂帶BPs之情形。
另外，複數個柱狀部分BPe之陣列中之一間距(亦即，沿Y方向之間距)較佳地小於例如柱狀主體HR沿Y方向之間距，且可實質上等於例如上文所闡述之柱狀部分BSe之間距。可能藉由調整柱狀部分BPe之間距而將諸如絕緣層51之壓縮應力及由字線WL導致之拉伸應力之應力平衡調整為一所要值，且可能減小階梯區域SR上之應力效應。
另外，柱狀部分BPe中之每一者之一直徑大於例如分裂帶BSp之柱狀部分BSe之一直徑。在此情形中，柱狀部分BPe中之每一者沿X方向之寬度可寬於例如分裂帶BSp之柱狀部分BSe沿X方向之寬度，儘管在圖16A及圖16C中被簡化。因此，稍後將充當柱狀部分BPe之一孔之一縱橫比低於稍後將充當柱狀部分BSe之一孔之一縱橫比，且可能例如共同形成具有不同之到達點深度之柱狀部分BPe及BSe。
順便提及，此等柱狀部分BSe及BPe沿水平方向之剖面之形狀可任意地選擇，諸如一實質上正圓形、一橢圓形及一卵型。柱狀部分BSe及BPe可具有不同之剖面形狀。
如圖16B及圖16C中所圖解說明，第三實施例之半導體儲存裝置32包含具有與上文所闡述之第二實施例之分裂帶BSs及BHs之彼等構形不同之構形之分裂帶BSp及BHp。在此等分裂帶BSp及BHp之間，分裂帶BSp具有類似於上文所闡述之第三實施例之半導體儲存裝置31之分裂帶BSp之構形。
下文中，將詳細地闡述分裂帶BHp之與半導體儲存裝置32之第二實施例之構形不同之構形。
作為第二結構之分裂帶BHp係在觸點LI沿X方向之一終端部分附近配置於階梯區域SR外側。分裂帶BHp係沿Y方向排列，且包含穿透絕緣層51以到達基板SB之複數個柱狀部分BHe。在分裂帶BHp中，此等個別柱狀部分BHe中斷階梯區域SR外側之絕緣層51沿X方向的擴展。
柱狀部分BHe中之每一者包含一上部柱狀部分BHet及上部柱狀部分BHet下面之一下部柱狀部分BHeb。上部柱狀部分Bhet(例如)自絕緣層51之一上部表面延伸至絕緣層51之下部側，且連接至下部柱狀部分BHeb。下部柱狀部分BHeb在絕緣層51之下部側中自與上部柱狀部分BHet之一連接部分之一高度位置延伸且到達基板SB。
然而，上部柱狀部分BHet之一下部端與下部柱狀部分BHeb之一上部端不必連接，只要兩個端彼此充分接近即可。其中上部柱狀部分BHet與下部柱狀部分BHeb不連接的狀態可包含其中上部柱狀部分BHet之下部端被定位成淺於下部柱狀部分BHeb之上部端之一情形，其中上部柱狀部分BHet與下部柱狀部分BHeb沿X方向彼此偏離之一情形，及其中上部柱狀部分BHet與下部柱狀部分BHeb沿Y方向彼此偏離使得在上部柱狀部分BHet之下部端與下部柱狀部分BHeb之上部端之間沿Y方向產生一間隙之一情形。
甚至在此等情形中，絕緣層51沿X方向的擴張可被上部柱狀部分BHet及下部柱狀部分BHeb中斷，達到在上部柱狀部分BHet之下部端與下部柱狀部分BHeb之上部端之間的間隙充分小且上部柱狀部分BHet及下部柱狀部分BHeb處於實質上穿透絕緣層51之一狀態中的情況下可能實現絕緣層51之應力緩解的一程度。
順便提及，其中裝配有複數個上部柱狀部分BHet之上部柱狀部分BHet之陣列亦可稱為第三實施例之一上部分裂帶，且其中裝配有複數個下部柱狀部分BHeb之下部柱狀部分BHeb之陣列亦可稱為第三實施例之一下部分裂帶。
分裂帶BHp之上部柱狀部分BHet中之每一者具有例如類似於上文所闡述之第二實施例之上部分裂帶BHst之內部構形。亦即，上部柱狀部分BHet具有覆蓋上部柱狀部分BHet之一側壁之一絕緣層(諸如一SiO2 層)，其類似於上文所闡述之絕緣層53。填充有作為具有拉伸應力之一第一材料之鎢或類似物之一填充層配置於絕緣層內側，類似於上文所闡述之填充層21。
順便提及，一含金屬元素之阻擋層(諸如一Al2 O3 層)可插置於面對上部柱狀部分BHet的絕緣層51之一端表面與上部柱狀部分BHet之絕緣層之間，此類似於上文所闡述之第二實施例之上部分裂帶BHst之情形。
分裂帶BHp之下部柱狀部分BHeb中之每一者具有例如類似於上文所闡述之第二實施例之下部分裂帶BHsb之內部構形。亦即，下部柱狀部分BHeb具有填充有作為具有拉伸應力之一第二材料之非晶矽或類似物之一填充層，其類似於上文所闡述之填充層22。
另外，複數個柱狀部分BHe之陣列中之一間距(亦即，沿Y方向之間距)較佳地小於例如柱狀主體HR沿Y方向之間距，且可實質上等於例如上文所闡述之柱狀部分BSe之間距。可能藉由調整柱狀部分BHe之間距而將諸如絕緣層51之壓縮應力及由字線WL導致之拉伸應力之應力平衡調整為一所要值，且可能減小階梯區域SR上之應力效應。
另外，舉例而言，柱狀部分BHe中之每一者之一直徑實質上等於分裂帶BSp之柱狀部分BSe之一直徑。另一選擇係，柱狀部分BHe中之每一者之直徑大於例如柱狀部分BSe之直徑，無論圖16B及圖16C之實例如何。在此情形中，柱狀部分BHe中之每一者沿X方向之寬度可寬於例如分裂帶BSp之柱狀部分BSe沿X方向之寬度。因此，可能致使稍後將充當上部柱狀部分BHet之一孔之一縱橫比與稍後將充當柱狀部分BSe之一孔之一縱橫比彼此匹配，且可能以例如一所要蝕刻率共形成此等孔。
順便提及，此等柱狀部分BSe及BHe沿水平方向之剖面之形狀可任意地選擇，諸如一實質上正圓形、一橢圓形及一卵型。柱狀部分BSe及BHe可具有不同之剖面形狀。
第三實施例之半導體儲存裝置31可藉由類似於用於製造上文所闡述之第一實施例之半導體儲存裝置10之方法之程序來製造。第三實施例之半導體儲存裝置32可藉由類似於用於製造上文所闡述之第二實施例之半導體儲存裝置20之方法之程序來製造。
根據第三實施例之半導體儲存裝置31及32，分裂帶BSp包含沿Y方向排列之複數個柱狀部分BSe。另外，根據第三實施例之半導體儲存裝置31，分裂帶BPp包含沿Y方向排列之複數個柱狀部分BPe。另外，根據第三實施例之半導體儲存裝置32，分裂帶BHp包含沿Y方向排列之複數個柱狀部分BHe。
因此，獲得了與上文所闡述之第一及第二實施例之半導體儲存裝置10及20之效果類似之效果。
另外，可藉由調整柱狀部分BSe、BPe及BHe中之每一者之間距而調整作用於經堆疊主體LMa及LMb以及階梯區域SR上之各種類型之應力平衡，且進一步減小應力對經堆疊主體LMa及LMb以及階梯區域SR之影響變得更容易。
另外，在形成各別柱狀部分BSe、BPe及BHe時致使將分別充當柱狀部分BSe、BPe及BHe之孔之縱橫比彼此匹配變得容易。因此，共同形成柱狀部分BSe、BPe及BHe中之至少某些變得更容易。
順便提及，舉例而言，在第三實施例中同樣地，複數個分裂帶BPp或複數個分裂帶BHp可配置於階梯區域SR外側。另外，在將複數個分裂帶BSp配置於階梯區域SR中時，可將分裂帶BSp彼此接近地配置。亦即，複數個柱狀部分BSe可緊密接近地配置於每一位置處。
另外，在第三實施例中同樣地，替代作為第一材料之鎢或除鎢之外，亦可用諸如作為第一材料之多晶矽之一導電材料填充將充當觸點LI之一狹縫。另外，替代導電材料，可用諸如作為第一材料之SiO2 之一絕緣材料填充該狹縫。
連同以上構形一起，類似於該狹縫，亦可用導電材料或絕緣材料填充稍後將充當柱狀部分BSe及BPe以及上部柱狀部分BHet之孔。在此情形中，在半導體儲存裝置32中，階梯區域SR外側之柱狀部分BHe包含例如填充有諸如作為第一材料之多晶矽之導電材料之上部柱狀部分BHet及填充有作為第二材料之非晶矽或類似物之下部柱狀部分BHeb。另一選擇係，柱狀部分BHe包含例如填充有諸如作為第一材料之SiO2 之絕緣材料之上部柱狀部分BHet及填充有作為第二材料之非晶矽或類似物之下部柱狀部分BHeb。
如上文所闡述，上部柱狀部分BHet不必具有具拉伸應力之一材料。甚至在此情形中，至少當在一替代製程中移除犧牲層NL時，可由於將分別充當柱狀部分BSe、BPe及BHe之複數個孔之陣列而獲得抑制應力之一效果。另外，可獲得藉由下部柱狀部分BHeb抑制應力之效果。
順便提及，當與狹縫ST類似地用例如一絕緣層填充分裂帶BSp及BPp以及分裂帶BHp之一上部部分時，可例如取決於是否偵測到插置於分裂帶BSp及BPp以及分裂帶BHp之一上部結構中之每一者與絕緣層51之間的一含金屬元素之阻擋層(諸如一Al2 O3 層)而判定半導體儲存裝置31及32中分裂帶BSp及BPp以及為分裂帶BHp之該上部結構之上部柱狀部分BHet之存在。
[第四實施例] 下文中，將參考圖式詳細闡述一第四實施例。第四實施例與第一實施例之不同之處在於，一柱、一柱狀主體及一分裂帶係並行地形成。
(半導體儲存裝置之構形實例) 圖17係圖解說明根據第四實施例之一半導體儲存裝置40之一構形實例的沿著X方向截取之一剖面圖。然而，在圖17中省略了柱PL及觸點CC之一上部層佈線或類似物。
如圖17中所圖解說明，第四實施例之半導體儲存裝置40包含具有不同於上文所闡述之第一實施例之柱狀主體HR之一構形之柱狀主體HRm。另外，柱狀主體HRm不配置在一分裂帶BSm之一位置處。下文中，將詳細地闡述半導體儲存裝置40之與上文所闡述之第一實施例之彼等構形不同之構形。
複數個柱狀主體HRm具有類似於第一實施例之柱狀主體HR之構形，除了柱狀主體HRm具有與第一實施例之柱狀主體HR之填充物不同之一填充物。
柱狀主體HRm中之每一者具有實質上等於例如柱PL之一大小，且柱狀主體HRm中之每一者填充有類似於柱PL之材料。亦即，柱狀主體HRm中之每一者自外周邊側依次包含例如類似於記憶體層ME之構成材料之SiO2 層/SiN層/SiO2 層、類似於通道層CN之構成材料之一非晶矽層或一多晶矽層，及類似於核心層CR之構成材料之一SiO2 層。
柱狀主體HRm不配置在與作為一第一結構之分裂帶BSm重疊之位置處。除了此點，分裂帶BSm具有例如類似於上文所闡述之第一實施例之分裂帶BSs之構形。
作為一第二結構之一分裂帶BPm具有類似於上文所闡述之第一實施例之分裂帶BPs之構形，除了分裂帶BPm係藉由與上文所闡述之第一實施例之分裂帶BPs之程序不同之一程序形成。
(用於製造半導體儲存裝置之方法) 接下來，將藉由借用第二實施例之圖9Aa至圖11Bb且參考圖18Aa至圖21Bb來闡述用於製造第四實施例之半導體儲存裝置40之一方法之一實例。
圖18Aa至圖21Bb係圖解說明用於製造根據第四實施例之半導體儲存裝置40之一方法之一程序之實例的視圖。在圖18Aa至圖21Bb之相同圖式編號A及B中，由小寫字母指示之a及b分別表示在相同處理製程期間之一剖面及一平面。圖18Aa至圖21Bb中之小寫字母a對應於圖17之剖面，且小寫字母b係半導體儲存裝置40在處理之中間之平面圖。
在基板SB上形成經堆疊主體LMas，如借用圖9Aa及圖9Ab且在其中所圖解說明，且在經堆疊主體LMas中形成並用絕緣層51覆蓋階梯區域SRas，如圖9Ba及圖9Bb中所圖解說明。
如圖10Aa及圖10Ab中所圖解說明，在包含階梯區域SRas之經堆疊主體LMas之一端部分附近形成複數個孔HLa。此時，不在稍後將形成分裂帶BSm之一位置處形成孔HLa。另外，與以上製程並行地，在經堆疊主體LMas之階梯區域SRas外側形成狹縫SHb，且在記憶體區域MR (未圖解說明)中形成一記憶體孔(未圖解說明)。
在第四實施例中，狹縫SHb係稍後將充當分裂帶BPm之一部分的一部分，且沿Y方向延伸並穿透絕緣層51以到達基板SB。另外，在第四實施例中同樣地，致使縱橫比彼此一致使得狹縫SHb與孔HLa實質上同時到達基板SB係較佳的。
如圖10Ba及圖10Bb中所圖解說明，用諸如非晶矽層之犧牲層填充個別孔HLa以形成柱狀主體HRs。此時，亦用非晶矽層或類似物填充狹縫SHb及記憶體孔(未圖解說明)之內側。
如上文所闡述，藉由填充有諸如非晶矽層之犧牲層之狹縫SHb獲得緩解自階梯區域SRas外側之絕緣層51至經堆疊主體LMa之壓縮應力之一效果。
如圖11Aa及圖11Ab中所圖解說明，在經堆疊主體LMas及絕緣層51之上部表面上形成經堆疊主體LMbs。
如圖11Ba及圖11Bb中所圖解說明，在經堆疊主體LMbs中形成階梯區域SRbs，形成包含階梯區域SRas及SRbs之階梯區域SRs，且形成覆蓋階梯區域SRs之絕緣層51。
如圖18Aa及圖18Ab中所圖解說明，在個別柱狀主體HRs上面形成複數個孔HLb，其自未經處理部分中之經堆疊主體LMbs之上部表面或絕緣層51之上部表面到達與經堆疊主體LMbs之一底部表面接觸的經堆疊主體LMas之上部表面之一高度位置。
另外，與以上製程並行地，在分裂帶BPms上面形成一狹縫SPmt，其自絕緣層51之上部表面到達與經堆疊主體LMbs之一底部表面接觸的經堆疊主體LMas之上部表面之高度位置。分裂帶BPms係藉由用諸如一非晶矽層之一犧牲層填充上文所闡述之狹縫SHb而獲得之一結構。
另外，與孔HLb之形成並行地，形成一狹縫SSm，其在絕緣層51中向下延伸而不到達階梯區域SRs之一預定階梯之一臺階表面。狹縫SSm係稍後將充當分裂帶BSm之一部分，且至少一個或複數個狹縫SSm形成於階梯區域SRs中。
另外，與孔HLb之形成並行地，在記憶體區域MR (未圖解說明)中，在形成於經堆疊主體LMas中且用諸如非晶矽層之犧牲層填充之個別記憶體孔上面形成自經堆疊主體LMbs之上部表面到達經堆疊主體LMas之上部表面之高度位置之複數個記憶體孔。
如圖18Ba及圖18Bb中所圖解說明，透過個別孔HLb移除填充柱狀主體HRs之犧牲層以形成自一未經處理部分中之經堆疊主體LMbs之上部表面之高度位置到達基板SB之複數個孔HL。
另外，與以上製程並行地，透過狹縫SPmt移除填充分裂帶BPms之犧牲層以形成自絕緣層51之上部表面到達基板SB之一狹縫SPm。因此，經堆疊主體LMas及LMbs外側之絕緣層51與經堆疊主體LMas及LMbs分開，且自絕緣層51至經堆疊主體LMas及LMbs之壓縮應力被緩解。
另外，與柱狀主體HRs之犧牲層之移除並行地，透過形成於記憶體區域MR (未圖解說明)中之經堆疊主體LMbs中之記憶體孔移除形成於經堆疊主體LMas中之記憶體孔中之犧牲層。因此，形成穿透經堆疊主體LMas及LMbs且到達基板SB之一記憶體孔。
如圖19Aa及圖19Ab中所圖解說明，在狹縫SSm及SPm上形成一遮罩圖案60，在該遮罩圖案中將一抗蝕劑膜或類似物圖案化以便覆蓋狹縫SSm及SPm。
如圖19Ba及圖19Bb中所圖解說明，在孔HL中之每一者中，自孔HL之側壁側依次形成例如類似於記憶體層ME之構成材料之SiO2 層/SiN層/SiO2 層、類似於通道層CN之構成材料之一非晶矽層或一多晶矽層，及類似於核心層CR之構成材料之一SiO2 層。
此時，亦可在孔HL之一底部處形成類似於通道層CN之構成材料之非晶矽層或多晶矽層，且此外，亦可在孔HL之底部處形成類似於記憶體層ME之構成材料之SiO2 層/SiN層/SiO2 層。
用此等材料填充孔HL係與在記憶體區域MR (未圖解說明)中用類似材料填充記憶體孔並行執行。亦即，在每一記憶體孔中，自記憶體孔之側壁側依次形成包含一區塊絕緣層BK、一電荷儲存層CT及一隧道絕緣層TN之記憶體層ME、通道層CN及核心層CR。此時，亦在記憶體孔之一底部處形成通道層CN。
因此，在階梯區域SRs中形成複數個柱狀主體HRm。另外，在記憶體區域MR (未圖解說明)中形成複數個柱PL (未圖解說明)。
順便提及，不用此等材料填充用遮罩圖案60覆蓋之狹縫SSm及SPm。另外，不在狹縫SSm下面配置孔HLa，且因此，即使用遮罩圖案60覆蓋狹縫SSm，仍可能防止產生未填充有上述材料之孔HLa或孔HL。
如圖20Aa及圖20Ab中所圖解說明，移除狹縫SSm及SPm上之遮罩圖案60。
如圖20Ba及圖20Bb中所圖解說明，形成狹縫ST，其沿X方向延伸且穿透經堆疊主體LMa及LMb以到達基板SB。
如圖21Aa及圖21Ab中所圖解說明，透過狹縫ST移除經堆疊主體LMas及LMbs之犧牲層NL以形成在絕緣層OL之間具有一間隙之經堆疊主體LMag及LMbg。
此時，填充有上述層中之每一者之柱狀主體HRm支撐階梯區域SRg中之經堆疊主體LMag及LMbg，且柱PL支撐記憶體區域MR (未圖解說明)中之經堆疊主體LMag及LMbg。另外，狹縫SSm及SPm緩解自絕緣層51至經堆疊主體LMag及LMbg以及階梯區域SRg之壓縮應力。
如圖21Ba及圖21Bb中所圖解說明，透過狹縫ST用一導電材料填充經堆疊主體LMag及LMbg之絕緣層OL之間的間隙以形成字線WL。
順便提及，在形成字線WL之前，可在絕緣層OL之上部及下部表面以及接近於狹縫ST之一端部分上按與絕緣層OL之接近度依次形成一含金屬元素之阻擋層(諸如一Al2 O3 層)及一阻障金屬層(諸如一TiN層)。此等含金屬元素之阻擋層及阻障金屬層可形成於接近於狹縫ST、SSm及SPm的絕緣層51之端表面上。在形成字線WL時，在含金屬元素之阻擋層與阻障金屬層之間，自狹縫ST、SSm及SPm移除阻障金屬層。
在形成字線WL之後，在各別狹縫ST、SSm及SPm之側壁上共同形成絕緣層及類似物，且用例如一填充層(諸如一鎢層及類似物)共同填充絕緣層之內側。因此，分別形成觸點LI以及分裂帶BSm及BPm。
此後，形成觸點CC，其穿透階梯區域SR上面之絕緣層51及階梯區域SR中之每一階梯中之臺階表面上之絕緣層OL且到達下部層上之字線WL。此時，柱狀主體HR之傾斜藉由分裂帶BSm及BPm之應力抑制效應而被抑制，且柱狀主體HR與觸點CC之間的接觸被抑制。
另外，在記憶體區域MR中之經堆疊主體LMa及LMb上形成分裂最上部層上之字線WL上面之導電層之絕緣部件SHE。另外，形成連接至觸點CC及LI、柱PL之通道層CN之一上部層佈線及類似物。
如上文所闡述，製造第四實施例之半導體儲存裝置40。
根據第四實施例之半導體儲存裝置40，柱PL、柱狀主體HRm以及分裂帶BSm及BPm係並行地形成。
亦即，在經堆疊主體LMas中共同形成記憶體孔、孔HLa及狹縫SHb (自圖10Aa及圖10Ab借用)，且此外，用諸如非晶矽層之犧牲層共同填充此等記憶體孔、孔HLa及狹縫SHb。
另外，在經堆疊主體LMbs中共同形成記憶體孔、孔HLb以及狹縫SSm及SPmt，且透過此等記憶體孔、孔HLb及狹縫SPmt自經堆疊主體LMas中之記憶體孔、柱狀主體HRs及分裂帶BPms共同移除犧牲層。
另外，共同形成經堆疊主體LMas及LMbs之記憶體孔及孔HL中之各別層，且分別形成柱PL及柱狀主體HRm。
因此，半導體儲存裝置40之一製造製程可縮短，且成本可減小。
順便提及，舉例而言，在第四實施例中同樣地，複數個分裂帶BPm可配置於階梯區域SR外側。另外，在將複數個分裂帶BSm配置於階梯區域SR中時，可將分裂帶BSm彼此接近地配置。
另外，在第四實施例中同樣地，替代鎢層或除鎢層之外，亦可用諸如一多晶矽層之一導電層填充狹縫ST。另外，替代導電層，可用諸如一SiO2 層之一絕緣層填充狹縫ST。
連同以上構形一起，與狹縫ST類似地，亦可用一導電層或一絕緣層填充狹縫SSm及SPm。
另外，在上文所闡述之第四實施例中，形成狹縫SSm及SPm，且在狹縫SSm及SPm中形成填充層以形成例如呈一連續帶形狀之分裂帶BSm及BPm。然而，替代狹縫SSm及SPm，可形成沿Y方向排列之複數個孔，且可在此等孔中形成填充層以形成例如具有複數個柱狀部分之分裂帶BSm及BPm。
在此情形中，該複數個孔具有與記憶體孔之彼等形狀類似之形狀，共同形成此等孔及記憶體孔變得更容易。然而，狹縫SSm及SPm以及呈一連續帶形狀之分裂帶BSm及BPm具有一應力調整功能係足夠的，且此等構形所需之處理準確度並不如此高。
[其他實施例] 在上文所闡述之第一至第四實施例中，分裂帶BPs、BHs、BPp、BHp及BPm配置在觸點LI沿X方向之終端部分附近。然而，分裂帶BPs、BHs、BPp、BHp及BPm可配置於階梯區域SR外側在夾在兩個觸點LI之間的一區域中。
在上文所闡述之第一至第四實施例中，在半導體儲存裝置中，經堆疊主體LMa及LMb配置於諸如一矽基板之基板SB上，且周邊電路配置於經堆疊主體LMa及LMb外側。然而，經堆疊主體LMa及LMb可經由一源極線或類似物配置於例如周邊電路上面。另一選擇係，周邊電路可配置於經堆疊主體LMa及LMb上面。可例如藉由將經堆疊主體LMa及LMb倒置並接合至周邊電路已配置於上面之一基板而獲得此一構形。
在上文所闡述之第一至第四實施例中，半導體儲存裝置具有包含在兩個階層中堆疊之經堆疊主體LMa及LMb之兩層結構。然而，半導體儲存裝置可具有包含在一個階層中之一經堆疊主體之一單層結構，或可具有包含在三個或更多個階層中之經堆疊主體之三層或更高之結構。
雖然已闡述特定實施例，但此等實施例已僅以實例方式呈現，且並不意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施例可以各種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效內容涵蓋如將歸屬於本發明之範疇及精神內之此類形式或修改。 相關申請案之交叉參考
本申請案基於2020年7月27日提出申請之日本專利申請案第2020-126758號並主張該日本專利申請案之優先權權益；該日本專利申請案之全部內容係以引用的方式併入本文中。
10:半導體儲存裝置 11:n井 12:p井 20:半導體儲存裝置 21:填充層/導電填充層 22:填充層 31:半導體儲存裝置 32:半導體儲存裝置 40:半導體儲存裝置 51:絕緣層/厚絕緣層 52:絕緣層 53:絕緣層 60:遮罩圖案 BLK:區塊 BHe:柱狀部分 BHeb:下部柱狀部分 BHet:上部柱狀部分 BHp:分裂帶 BHs:分裂帶 BHsb:下部分裂帶 BHst:上部分裂帶 BK:區塊絕緣層 BPe:柱狀部分 BPm:分裂帶 BPms:分裂帶 BPp:分裂帶 BPs:分裂帶 BSe:柱狀部分 BSm:分裂帶 BSp:分裂帶 BSs:分裂帶 BSsb:分裂帶 BSss:分裂帶 CC:觸點 CN:通道層 CR:核心層 CT:電荷儲存層 HL:孔 HLa:孔 HLb:孔 HR:柱狀主體 HRm:柱狀主體 HRs:柱狀主體/下部柱狀主體 LI:觸點 LMa:經堆疊主體 LMag:經堆疊主體 LMas:經堆疊主體 LMb:經堆疊主體 LMbg:經堆疊主體 LMbs:經堆疊主體 MC:記憶體單元 ME:記憶體層 MR:記憶體區域 NL:犧牲層 OL:絕緣層 PL:柱 PR:周邊區域 SB:基板 SHb:狹縫 SHE:絕緣部件 SHt:狹縫 SPm:狹縫 SPmt:狹縫 SPs:狹縫 SR:階梯區域 SRa:階梯區域 SRas:階梯區域 SRb:階梯區域 SRbs:階梯區域 SRg:階梯區域 SRs:階梯區域 SSm:狹縫 SSs:狹縫 ST:狹縫 TN:隧道絕緣層 WL:字線
圖1A至圖1F係圖解說明根據一第一實施例之一半導體儲存裝置之構形實例之示意圖； 圖2Aa至圖2Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之一方法之一程序之實例的視圖； 圖3Aa至圖3Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖4Aa至圖4Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖5Aa至圖5Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖6Aa至圖6Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖7Aa至圖7Bb係圖解說明用於製造根據第一實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖7Ca及圖7Cb係圖解說明根據第一實施例之一第一修改之一半導體儲存裝置之複數個分裂帶之實例之視圖； 圖7Da及圖7Db係圖解說明根據第一實施例之一第二修改之一半導體儲存裝置之複數個分裂帶之實例的視圖； 圖8A至圖8C係圖解說明根據一第二實施例之一半導體儲存裝置之構形實例之示意圖； 圖9Aa至圖9Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之一方法之一程序之實例的視圖； 圖10Aa至圖10Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖11Aa至圖11Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖12Aa至圖12Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖13Aa至圖13Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖14Aa至圖14Bb係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖15Aa至圖15Ab係圖解說明用於製造根據第二實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖16A至圖16C係圖解說明根據一第三實施例之半導體儲存裝置之構形實例之示意圖； 圖17係圖解說明根據一第四實施例之一半導體儲存裝置之一構形實例的沿著X方向截取之一剖面圖； 圖18Aa至圖18Bb係圖解說明用於製造根據第四實施例之半導體儲存裝置之一方法之一程序之實例的視圖； 圖19Aa至圖19Bb係圖解說明用於製造根據第四實施例之半導體儲存裝置之方法之程序之實例的視圖； 圖20Aa至圖20Bb係圖解說明用於製造根據第四實施例之半導體儲存裝置之方法之程序之實例的視圖；及 圖21Aa至圖21Bb係圖解說明用於製造根據第四實施例之半導體儲存裝置之方法之程序之實例的視圖。
10:半導體儲存裝置
51:絕緣層/厚絕緣層
BPs:分裂帶
BSs:分裂帶
HR:柱狀主體
LMa:經堆疊主體
LMb:經堆疊主體
MR:記憶體區域
OL:絕緣層
PL:柱
PR:周邊區域
SB:基板
SR:階梯區域
WL:字線

Claims (19)

  1. 一種半導體儲存裝置，其包括：一經堆疊主體，其中經堆疊有複數個第一導電層與經插置於該複數個第一導電層之間之一第一絕緣層，該經堆疊主體具有其中該複數個第一導電層之端部分以一階梯形狀終止之一階梯區域及其中經配置有複數個記憶體單元之一記憶體區域；一第二絕緣層，其覆蓋該階梯區域且至少達到該記憶體區域中該經堆疊主體之一上部表面之一高度；一第一結構，其具有沿著與該階梯區域之一上升/下降方向相交之一第一方向之一縱向方向，該第一結構在該第二絕緣層中沿該經堆疊主體之一堆疊方向延伸，該第一結構沿著該上升/下降方向中斷該階梯區域上該第二絕緣層沿一第二方向之擴展；及一第二結構，其具有沿著該第一方向之一縱向方向，且沿該第二絕緣層之一厚度方向延伸；該第二絕緣層亦在該階梯區域外側擴展，且該第二結構穿透該階梯區域外側之該第二絕緣層。
  2. 如請求項1之半導體儲存裝置，其中該第二結構沿該第二方向之一寬度寬於該第一結構沿該第二方向之一寬度。
  3. 如請求項1之半導體儲存裝置，其中 該第一結構之一縱橫比高於該第二結構之一縱橫比。
  4. 如請求項1之半導體儲存裝置，其中該第一結構包含沿該第二方向配置之複數個第一結構。
  5. 如請求項1之半導體儲存裝置，其中該第一結構具有位於該第二絕緣層中且在該階梯區域中於該經堆疊主體上面之一下部端部分。
  6. 如請求項1之半導體儲存裝置，其中該第一結構沿該第一方向連續地延伸。
  7. 如請求項1之半導體儲存裝置，其中該第一結構包含沿該第一方向排列之複數個柱狀部分。
  8. 如請求項1之半導體儲存裝置，其中該第一結構含有具有拉伸應力之一材料。
  9. 如請求項1之半導體儲存裝置，其中該第一結構含有鎢、多晶矽或SiO2。
  10. 如請求項1之半導體儲存裝置，其中該第一結構含有一第一材料，且 該第二結構在一上部部分中含有該第一材料，且在一下部部分中含有具有拉伸應力並且不同於該第一材料之一第二材料。
  11. 如請求項10之半導體儲存裝置，其中該第一材料具有拉伸應力，且該第二材料具有高於該第一材料之拉伸應力。
  12. 如請求項10之半導體儲存裝置，其中該第一材料係一導電材料或一絕緣材料，且該第二材料係一半導體材料。
  13. 如請求項10之半導體儲存裝置，其中該第一材料係鎢、多晶矽或SiO2，且該第二材料係非晶矽。
  14. 一種半導體儲存裝置，其包括：一經堆疊主體，其中經堆疊有複數個第一導電層與經插置於該複數個第一導電層之間之一第一絕緣層，該經堆疊主體具有其中該複數個第一導電層之端部分以一階梯形狀終止之一階梯區域及其中經配置有複數個記憶體單元之一記憶體區域；一第二絕緣層，其覆蓋該階梯區域且朝向該階梯區域之一外側擴展，並且至少達到該記憶體區域中該經堆疊主體之一上部表面之一高度；一結構部分，其具有沿著與該階梯區域之一上升/下降方向相交之一 第一方向之一縱向方向，該結構部分沿該第二絕緣層之一厚度方向延伸，該結構部分沿著該上升/下降方向中斷該階梯區域外側之該第二絕緣層沿一第二方向之擴展；及一分裂部分，其具有沿著該第二方向之一縱向方向，沿該經堆疊主體之一堆疊方向延伸，且沿該第一方向分裂該經堆疊主體，其中該分裂部分含有一第一材料，且該結構部分在一上部部分中含有該第一材料，且在一下部部分中含有具有拉伸應力並且不同於該第一材料之一第二材料。
  15. 如請求項14之半導體儲存裝置，其中該第一材料係一導電材料或一絕緣材料，且該第二材料係一半導體材料。
  16. 如請求項14之半導體儲存裝置，其中該第一材料係鎢、多晶矽或SiO2，且該第二材料係非晶矽。
  17. 如請求項14之半導體儲存裝置，其中該結構部分沿該第一方向連續地延伸。
  18. 如請求項14之半導體儲存裝置，其中 該結構部分包含沿該第一方向排列之複數個柱狀部分。
  19. 如請求項14之半導體儲存裝置，其中該分裂部分之一縱橫比等於或低於該結構部分之該上部部分之一縱橫比。
TW110112718A 2020-07-27 2021-04-08 半導體儲存裝置 TWI785558B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020126758A JP2022023663A (ja) 2020-07-27 2020-07-27 半導体記憶装置
JP2020-126758 2020-07-27

Publications (2)

Publication Number Publication Date
TW202205633A TW202205633A (zh) 2022-02-01
TWI785558B true TWI785558B (zh) 2022-12-01

Family

ID=79731727

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110112718A TWI785558B (zh) 2020-07-27 2021-04-08 半導體儲存裝置

Country Status (3)

Country Link
JP (1) JP2022023663A (zh)
CN (1) CN113990878A (zh)
TW (1) TWI785558B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024001746A (ja) * 2022-06-22 2024-01-10 キオクシア株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987908B2 (en) * 2012-11-14 2015-03-24 SK Hynix Inc. Semiconductor memory device including a slit
TW201712912A (zh) * 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法
TW201803030A (zh) * 2014-01-10 2018-01-16 東芝記憶體股份有限公司 半導體記憶體裝置及其製造方法
TW201941369A (zh) * 2018-03-20 2019-10-16 日商東芝記憶體股份有限公司 半導體記憶裝置及製造半導體記憶裝置之方法
TW202023030A (zh) * 2018-12-07 2020-06-16 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
TW202023038A (zh) * 2018-12-12 2020-06-16 大陸商長江存儲科技有限責任公司 用於立體記憶體件的接觸結構
TW202027259A (zh) * 2019-01-10 2020-07-16 大陸商長江存儲科技有限責任公司 用於減小立體記憶體件中的應力的結構和方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987908B2 (en) * 2012-11-14 2015-03-24 SK Hynix Inc. Semiconductor memory device including a slit
US9966384B2 (en) * 2012-11-14 2018-05-08 SK Hynix Inc. Methods of manufacturing a semiconductor device with non-overlapping slits in-between memory blocks
US10290651B2 (en) * 2012-11-14 2019-05-14 SK Hynix Inc. Semiconductor devices with non-overlapping slits in-between memory blocks
US20190221582A1 (en) * 2012-11-14 2019-07-18 SK Hynix Inc. Semiconductor memory device including a slit
TW201803030A (zh) * 2014-01-10 2018-01-16 東芝記憶體股份有限公司 半導體記憶體裝置及其製造方法
TW201712912A (zh) * 2015-09-24 2017-04-01 旺宏電子股份有限公司 記憶體元件及其之製造方法
TW201941369A (zh) * 2018-03-20 2019-10-16 日商東芝記憶體股份有限公司 半導體記憶裝置及製造半導體記憶裝置之方法
TW202023030A (zh) * 2018-12-07 2020-06-16 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
TW202023038A (zh) * 2018-12-12 2020-06-16 大陸商長江存儲科技有限責任公司 用於立體記憶體件的接觸結構
TW202027259A (zh) * 2019-01-10 2020-07-16 大陸商長江存儲科技有限責任公司 用於減小立體記憶體件中的應力的結構和方法

Also Published As

Publication number Publication date
TW202205633A (zh) 2022-02-01
JP2022023663A (ja) 2022-02-08
CN113990878A (zh) 2022-01-28

Similar Documents

Publication Publication Date Title
CN107180834B (zh) 半导体存储装置及其制造方法
CN110534524B (zh) 垂直半导体装置
US11031416B2 (en) Semiconductor storage device and method for manufacturing semiconductor storage device
JP2019161162A (ja) 半導体装置およびその製造方法
KR102515409B1 (ko) 수직형 반도체 소자
KR102483456B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
TWI785558B (zh) 半導體儲存裝置
US20220084957A1 (en) Semiconductor memory device and method for manufacturing the same
US20190386018A1 (en) Semiconductor memory device and manufacturing method thereof
JP2021034488A (ja) 半導体記憶装置および半導体記憶装置の製造方法
US20220028884A1 (en) Semiconductor storage device
JP2018160608A (ja) 半導体装置及びその製造方法
TW202327050A (zh) 半導體記憶裝置
TW202249243A (zh) 半導體記憶裝置
JP2023045154A (ja) 半導体記憶装置
CN113611708A (zh) 竖直存储器件
TW202133344A (zh) 半導體記憶裝置
US10446573B2 (en) Semiconductor structure and method for forming the same
TWI825841B (zh) 半導體記憶裝置
US11956956B2 (en) Semiconductor storage device and manufacturing method of the same
TWI787918B (zh) 半導體記憶裝置
TWI844048B (zh) 半導體記憶裝置以及半導體記憶裝置的製造方法
TWI830152B (zh) 半導體記憶裝置
US20240203876A1 (en) Semiconductor memory device
US20240324213A1 (en) Semiconductor memory device