CN113611708A - 竖直存储器件 - Google Patents

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Abstract

一种竖直存储器件，包括：栅电极结构、沟道、电荷存储结构和划分图案。栅电极包括在第一方向上彼此间隔开的栅电极。沟道穿过栅电极结构延伸，并且包括第一部分和第一部分之上并且接触第一部分的第二部分。第二部分包括具有比第一部分的上表面的宽度小的宽度的下表面。电荷存储结构覆盖沟道的外侧壁。划分图案在沟道之间沿第二方向延伸，并且包括第一虚设沟道和覆盖第一虚设沟道的侧壁和下表面的第一虚设电荷存储结构。第一虚设沟道包括与沟道的材料相同的材料，并且第一虚设电荷存储结构包括与电荷存储结构相同的材料。

Description

竖直存储器件
相关申请的交叉引用
本申请要求于2020年4月20日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2020-0047395的优先权，其全部主题内容据此通过引用并入。
技术领域
本发明构思总体上涉及半导体存储器件。更具体地，本发明构思涉及竖直存储器件。
背景技术
在制造竖直NAND(或VNAND)闪存器件的某些方法中，随着沿竖直方向堆叠的栅电极数量的增加，可以通过将模制层划分为下模制层和上模制层来形成用于形成栅电极的模制层。为了形成穿过下模制层和上模制层延伸的沟道，可以穿过下模制层形成下沟道孔，并且可以形成牺牲图案以分别填充下沟道孔。当在下模制层上形成上模制层之后，可以穿过模制层的上部形成用于沿一方向延伸的SSL切割孔，并且可以形成划分图案以填充所述SSL切割孔。可以穿过上模制层形成上沟道孔，以分别显露牺牲图案，并且可以去除所显露的牺牲图案。当所显露的牺牲图案被去除时，所述划分图案的一部分也可以被去除，因此相邻的沟道孔可以彼此连接。因此，相邻的沟道孔中的沟道和/或电荷存储结构可以彼此连接。
发明内容
发明构思的实施例提供表现出改进的性能特性的竖直存储器件。
根据本发明构思的一方面，提供了一种竖直存储器，包括：栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极，沟道，穿过所述栅电极结构延伸并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面，电荷存储结构，覆盖所述沟道中的每个沟道的外侧壁，以及划分图案，在所述沟道之间沿第二方向延伸，其中，所述划分图案包括第一虚设沟道和覆盖所述第一虚设沟道的侧壁和下表面的第一虚设电荷存储结构。所述第一虚设沟道包括与所述沟道中的每个沟道实质上相同的材料，并且所述第一虚设电荷存储结构包括与所述电荷存储结构实质上相同的材料。
根据本发明构思的一方面，提供了一种竖直存储器，包括：栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极，沟道，穿过所述栅电极结构延伸并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面，第一虚设沟道，穿过所述栅电极结构延伸并且与所述沟道间隔开，其中，所述第一虚设沟道包括所述衬底上的第三部分和接触所述第三部分的第四部分，其中，所述第四部分包括具有比所述第三部分的上表面的宽度小的宽度的下表面。所述第一虚设沟道包括与所述沟道中的每个沟道实质上相同的材料，所述第一虚设沟道包括从下表面沿第一方向突出并且最下表面低于所述沟道中的每个沟道的最下表面的突出部分。
根据本发明构思的一方面，提供了一种竖直存储器，包括：栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极，沟道，穿过所述栅电极结构延伸并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面，电荷存储结构，覆盖所述沟道中的每个沟道的外侧壁，第一虚设沟道，穿过所述栅电极结构延伸并且与所述沟道间隔开，其中，所述第一虚设沟道包括所述衬底上的第三部分和接触所述第三部分的第四部分，其中，所述第四部分包括具有比所述第三部分的上表面的宽度小的宽度的下表面，第一虚设电荷存储结构，覆盖所述第一虚设沟道的外侧壁，划分图案，在所述沟道之间沿第二方向延伸并且包括第二虚设沟道，第二虚设电荷存储结构，覆盖所述第二虚设沟道的侧壁和下表面，接触插塞，分别在所述沟道上，以及位线，沿第三方向延伸并且电连接到所述接触插塞。所述第一虚设沟道和所述第二虚设沟道中的每一个包括与所述沟道实质上相同的材料。所述第一虚设电荷存储结构和所述第二虚设电荷存储结构中的每一个包括与所述电荷存储结构实质上相同的材料。所述第二虚设沟道接触所述第一虚设沟道的外上壁，并且所述第二虚设电荷存储结构接触所述第一虚设电荷存储结构的外上壁。
附图说明
现在将参考附图以一些附加细节来描述本发明构思的实施例。
图1、图3、图6、图9、图12、图15和图18是平面(或俯视)图；
图2、图4、图5、图7、图8、图10、图13、图16以及图19-图23是沿着线A-A′截取的截面图；以及
图11、图14、图17和图24是沿着线B-B′截取的截面图。
具体实施方式
在所有书面的说明和附图中，相似的附图标记表示相似或类似的元件和/或特征。在整个书面描述中，某些几何术语可用于强调关于发明构思的某些实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述性关系上是任意的，和/或针对所示出的实施例的方面。例如，几何术语可以包括：高度/宽度；竖直/水平；顶部/底部；较高/较低；较近/较远；较厚/较薄；接近/远离；上方/下方；在……之下/在……之上；上/下；中心/侧面；周围；覆于……之上/覆于……之下；等等。
例如，在下文中，实质上垂直于衬底的主上表面的方向将被称为第一方向D1，而实质上平行于衬底的上表面的两个相交的方向将分别被称为第二和第三方向D2和D3。然而，本领域技术人员将认识到这样的指示在本质上是任意和相对的。
如上文提及的，图1至图24包括性地各自示出了制造根据发明构思的实施例的竖直存储器件的方法。
参考图1和图2，牺牲层结构140和支撑层150可以形成在衬底100上。绝缘层160和第四牺牲层170可以在支撑层150上沿第一方向D1交替和重复地形成，以形成第一模制层500。
衬底100可以包括硅、锗、硅锗等或III-V族化合物例如GaP、GaAs、GaSb等。在一些实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。
牺牲层结构140可以包括依次堆叠的第一、第二和第三牺牲层110、120和130。第一和第三牺牲层110和130可以包括氧化物，例如，氧化硅，并且第二牺牲层120可以包括氮化物，例如，氮化硅。可以穿过牺牲层结构140形成第一凹陷(未示出)以显露衬底100的上表面。
支撑层150可以包括对于第一、第二和/或第三牺牲层110、120和130具有蚀刻选择性的材料，例如，掺杂有N型杂质的多晶硅。然而，支撑层150通过沉积掺杂有N型杂质的非晶硅层和执行热处理工艺来形成，以包括掺杂有N型杂质的多晶硅。
支撑层150可以在牺牲层结构140上形成为恒定的厚度，并且通过第一凹陷显露衬底100的上表面。支撑层150在第一凹陷中接触衬底100的上表面的部分可以被称为支撑图案。
绝缘层160可以包括氧化物，例如，氧化硅，并且第四牺牲层170可以包括对于绝缘层160具有蚀刻选择性的材料，例如，诸如氮化硅之类的氮化物。
图2将第一模制层500示出为，包括分别在六(6)个层处的绝缘层160和分别在五(5)个层处的第四牺牲层170。然而，本发明构思不限于此。绝缘层160之中的最上部的绝缘层160可以具有比其他绝缘层160大的厚度。
参考图3和图4，可以穿过第一模制层500、支撑层150和牺牲层结构140形成下沟道孔180，以显露衬底100的上表面，并且可以形成第五牺牲图案190以填充下沟道孔180。
例如，可以在第一模制层500的绝缘层160中的最上部的绝缘层上形成光致抗蚀剂图案(未示出)，并且可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第一模制层500的绝缘层160和第四牺牲层170、支撑层150和牺牲层结构140，以形成显露衬底100的上表面的下沟道孔180。在示例实施例中，可以沿第二和第三方向D2和D3中的每个方向形成下沟道孔180，由此形成下沟道孔阵列。
在示例实施例中，下沟道孔阵列可以具有：第一下沟道孔列180a，包括沿第二方向D2布置的下沟道孔180；以及第二下沟道孔列180b，包括下沟道孔18，该下沟道孔18沿第二方向D2布置并且与第一下沟道孔列180a在第三方向D3上间隔开0。第二下沟道孔列180b的下沟道孔180可以与第一下沟道孔列180a的下沟道孔180在第二方向D2或在第三方向D3上成锐角。
第一和第二下沟道孔列180a和180b可以沿第三方向D3交替和重复地布置。在示例实施例中，五(5)列第一下沟道孔列180a和四(4)列第二下沟道孔列180b可以沿第三方向D3交替布置以形成下沟道孔区块。
在这个特定示例中，下沟道孔区块中的四(4)列下沟道孔列可以分别被称为第一、第二、第三和第四下沟道孔列180a、180b、180c和180d，并且可以沿第三方向D3布置。下沟道孔区块中的中间下沟道孔列可以被称为第五下沟道孔列180e，并且下沟道孔区块中的另外四(4)列下沟道孔列可以分别被称为第一、第二、第三和第四下沟道孔列180a、180b、180c和180d，并且可以同样沿第三方向D3布置。
在示例实施例中，由于蚀刻工艺的特性，下沟道孔180中的每一个可以具有从顶部到底部逐渐减小的宽度。
可以在绝缘层160中的最上部的绝缘层和衬底100上形成第五牺牲层，以填充下沟道孔180。然后，第五牺牲层可以被平坦化，直到绝缘层160中的最上部的绝缘层的上表面显露为止，以形成下沟道孔180中的每一个中的第五牺牲图案190。第五牺牲图案190可以包括对于绝缘层160和第四牺牲层170具有蚀刻选择性的材料，例如，多晶硅。
参考图5，绝缘层160和第四牺牲层170可以在第一模制层500和第五牺牲图案190上沿第一方向D1交替和重复地堆叠，以形成第二模制层510。
在所示出的图5的示例中，第二模制层510包括：分别在八(8)个水平处的绝缘层160；以及，分别在七(7)个水平处的第四牺牲层170。然而，本发明构思不限于此。绝缘层160中的最上部的绝缘层可以具有比在第二模制层510中的较低的水平处的其他绝缘层160中的任一绝缘层大的厚度。
可以穿过第二模制层510形成上沟道孔200，以显露第五牺牲图案190的上表面。
例如，可以在第二模制层510的绝缘层160中的最上部的绝缘层和绝缘层160上形成光致抗蚀剂图案(未示出)。然后，可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第二模制层510的第四牺牲层170，以形成显露第五牺牲图案190的上表面的上沟道孔200。与沿第二和第三方向D2和D3中的每个方向形成下沟道孔180一样，也可以沿第二和第三方向D2和D3中的每个方向形成上沟道孔200，由此形成上沟道孔阵列。
在示例实施例中，由于蚀刻工艺的特性，上沟道孔200中的每一个可以具有从顶部到底部逐渐减小的宽度。另外，上沟道孔200中的每一个的下表面的宽度可以低于下沟道孔180中的对应的下沟道孔的上表面，即，第五牺牲图案190中的对应的一个的上表面。
参考图6、图7和图8，可以通过例如湿法蚀刻工艺来去除由上沟道孔200显露的第五牺牲图案190，以使下沟道孔180可以再次显露。
第六牺牲层210和蚀刻掩模层可以在第二模制层510上依次形成。例如，光致抗蚀剂图案(未示出)可以在蚀刻掩模层上形成，并且蚀刻掩模层可以使用光致抗蚀剂图案进行图案化，以形成蚀刻掩模220。
在示例实施例中，第六牺牲层210可以包括具有低间隙填充特性或低台阶覆盖的绝缘材料，例如，非晶碳层(ACL)。因此，下和上沟道孔180和200可以不填充第六牺牲层210，并且可以在上沟道孔180上形成连接到上沟道孔180的空间。在下文中，下和上沟道孔180和200以及这个空间可以被统称为第一间隙。
在示例实施例中，第二模制层510的绝缘层160中的最上部的绝缘层上方的第一间隙的上部的侧壁表面可以相对于衬底100的上表面成角度(或倾斜)。在某些实施例中，第一间隙的上部可以具有例如圆锥形形状。
在示例实施例中，蚀刻掩模220可以包括沿第二方向D2延伸并且显露第六牺牲层210的上表面的第一开口230。此处，第一开口230可以与沿第二方向D2布置的上沟道孔200中的至少一个在第一方向D1上重叠。在这个方面，用于在蚀刻掩模220中形成第一开口230的光致抗蚀剂图案可以不与下沟道孔180对准，而是可以与上沟道孔200对准。因此可以减小第一开口230的失准的可能性。
参考图9、图10和图11，可以使用蚀刻掩模220通过蚀刻工艺蚀刻第六牺牲层210，以形成第六牺牲图案(未示出)。可以使用第六牺牲图案作为蚀刻掩模来蚀刻绝缘层160中的上部绝缘层和第二模制层510的第四牺牲层170，以形成第二开口240。
在示例实施例中，各个第二开口240可以沿第二方向D2延伸并且沿第三方向D3彼此间隔开。第二开口240可以在第三方向D3具有比包括下和上沟道孔180和200的第一间隙的宽度小的宽度，并且可以连接到沿第二方向D2布置的第一间隙中的一些第一缝隙。
在形成第二开口240的过程中，可以在未形成第一间隙的区域处蚀刻第二模制层510的绝缘层160和第四牺牲层170。然而，在形成第一间隙的区域处不形成绝缘层160和第四牺牲层170，因此可以蚀刻衬底100的上部以形成第二凹陷250。第二凹陷250在第三方向D3上的宽度可以小于下沟道孔180在第三方向D3上的宽度。
图10示出了对第二模制层510的分别在上部的七个水平处的绝缘层160和分别在上部的六个水平处的第四牺牲层170进行蚀刻，以形成第二开口240。然而，本发明构思不限于此。图10示出了第二开口240的底部在下方的第四牺牲层170的上表面上方，从而不显露下方的第四牺牲层170的上表面。然而，本发明构思不限于此，并且第二开口240的底部可以显露下方的第四牺牲层170的上表面的一部分。
当将第六牺牲层210转换成第六牺牲图案时，蚀刻掩模220可以被去除，并且当第二开口240形成时，第六牺牲图案可以被部分地去除。剩余的第六牺牲图案还可以通过例如灰化工艺和/或剥离工艺被去除。因此，下和上沟道孔180和200可以再次显露。
参考图12、图13和图14，可以在下和上沟道孔180和200的侧壁、由下沟道孔180和第二凹陷250显露的衬底100的上表面、第二开口240的侧壁、绝缘层160由第二开口240显露的部分和第二模制层510的绝缘层160中的最上部的绝缘层上形成电荷存储结构层。然后，可以在电荷存储结构层上形成沟道层，并且可以在沟道层上形成填充层，以填充下和上沟道孔180和200。
此处，沟道层可以包括例如多晶硅，并且填充层可以包括氧化物，例如，氧化硅。电荷存储结构层可以包括依次堆叠的第一阻挡层、电荷存储层和隧道绝缘层。第一阻挡层和隧道绝缘层可以包括氧化物，例如，氧化硅，并且电荷存储层可以包括氮化物，例如，氮化硅。
第二开口240可以在第三方向D3上具有比下和上沟道孔180和200两者的宽度小的宽度，因此可以完全填充有沟道层，并且填充层不可以在第二开口240中形成。填充层、沟道层和电荷存储结构层可以平坦化，直到绝缘层160中的最上部的绝缘层的上表面显露为止。
因此，电荷存储结构290、沟道300和第一填充图案310可以依次堆叠在不与第二开口240连接的下和上沟道孔180和200中。第一虚设电荷存储结构295、第一虚设沟道305和第二填充图案315可以依次堆叠在与第二开口240连接的下和上沟道孔180和200中。第二虚设电荷存储结构297和第二虚设沟道307可以依次堆叠在第二开口240中。第二虚设电荷存储结构297和第二虚设沟道307可以形成第一划分图案530。
电荷存储结构290可以包括在下和上沟道孔180和200的侧壁和衬底100的上表面上依次堆叠的第一阻挡图案260、电荷存储图案270和隧道绝缘图案280。第一虚设电荷存储结构295可以包括在下和上沟道孔180和200的侧壁上依次堆叠的第一虚设阻挡图案265、第一虚设电荷存储图案275和第一虚设隧道绝缘图案285。第二虚设电荷存储结构297可以包括第二开口240的侧壁和绝缘层160的上表面上的第二虚设阻挡图案267、第二虚设电荷存储图案277和第二虚设隧道绝缘图案287。
在示例实施例中，第一填充图案310可以具有沿第一方向D1延伸的柱形状，沟道300可以具有覆盖第一填充图案310的侧壁和底部的类似杯子的形状，并且电荷存储结构290可以具有覆盖沟道300的外侧壁和底部的类似杯子的形状。
在示例实施例中，第二填充图案315可以具有沿第一方向D1延伸的柱形状，第一虚设沟道305可以具有覆盖第二填充图案315的侧壁和底部的类似杯子的形状，并且第一虚设电荷存储结构295可以具有覆盖第一虚设沟道305的外侧壁和底部的类似杯子的形状。
在示例实施例中，第二虚设沟道307可以在沿第二方向D2布置的第一虚设沟道305中的相邻的第一虚设沟道之间沿第二方向D2延伸，以接触第一虚设沟道305中的相邻的第一虚设沟道在第二方向D2上的外上壁。第二虚设电荷存储结构297可以具有覆盖第二虚设沟道307在第三方向D3上的外侧壁和底部的类似杯子的形状。
如上所述，可以限定下沟道孔阵列和上沟道孔阵列，因此，下和上沟道孔180和200中的沟道300和第一虚设沟道305也可以分别限定沟道阵列和第一虚设沟道阵列。即，在某些实施例中，可以在包括第一至第四下沟道孔列180a、180b、180c和180d的下沟道孔阵列中和在对应的上沟道孔阵列中形成沟道300，以限定沟道阵列。可以在包括第五下沟道孔列180e的下沟道孔阵列中和在对应的上沟道孔阵列中形成第一虚设沟道305，以限定第一虚设沟道阵列。
因此，所述沟道阵列可以包括：第一沟道列300a，包括沿第二方向D2布置的沟道300；以及，第二沟道列300b，包括沿第二方向D2布置并且与第一沟道列300a间隔开的沟道300，并且第一和第二沟道列300a和300b可以沿第三方向D3交替和重复地布置。第一虚设沟道阵列可以包括：第一虚设沟道305，在在第三方向D3上彼此间隔开的第一和第二沟道列300a和300b之间沿第二方向D2布置。
在前述示例中，第一虚设沟道305设置在沟道组之间，该沟道组中的每一个沟道组可以包括两列第一沟道列300a和两列第二沟道列300b，它们可以形成一个沟道区块。然而，本发明构思不限于此。
参考图15、图16和图17，沟道300、第一虚设沟道305、以及第一和第二填充图案310和315的上部可以去除，以形成沟槽，并且可以形成第一和第二焊盘320和325以填充沟槽。
可以在沟道300和第一填充图案310上形成要电连接到沟道300的第一焊盘320，并且可以在第一虚设沟道305和第二填充图案315之间形成第二焊盘325。
在示例实施例中，第一和第二焊盘320和325可以包括掺杂有杂质的多晶硅或掺杂有杂质的非晶硅，并且，如果第一和第二焊盘320和325包括掺杂有杂质的非晶硅，则还可以执行结晶处理。
参考图18和图19，可以在绝缘层160、第一和第二焊盘320和325、第二虚设沟道307、电荷存储结构290、以及第一和第二虚设电荷存储结构295和297上形成第一绝缘中间层330，并且可以通过例如干法蚀刻工艺穿过衬底100上的第一绝缘中间层330以及第一和第二模制层500和510来形成第三开口340。
可以执行干法蚀刻工艺，直到第三开口340显露支撑层150或支撑图案的上表面为止，另外，第三开口340可以穿过支撑层150或支撑图案的上部延伸。因为形成了第三开口340，所以可以通过第三开口340的侧壁显露第一和第二模制层500和510的绝缘层160和第四牺牲层170。
在示例实施例中，第三开口340可以在衬底100上沿第二方向D2延伸，并且可以沿第三方向D3形成第三开口340。因为形成了第三开口340，所以绝缘层160可以被划分成绝缘图案，该绝缘图案中的每一个绝缘图案可以沿第二方向D2延伸，并且第四牺牲层170可以被划分成第四牺牲图案175，该第四牺牲图案175中的每一个第四牺牲图案可以沿第二方向D2延伸。
可以在第三开口340的侧壁和底部和第一绝缘中间层330的上表面上形成间隔物层，并且可以通过各向异性蚀刻工艺去除间隔物层在第三开口340的底部上的部分，以形成间隔物350，因此可以显露支撑层150和支撑图案的部分。
可以去除所显露的支撑层150和支撑图案的部分、以及其下方的牺牲层结构140的部分，从而向下扩大第三开口340。因此，第三开口340可以显露衬底100的上表面，还穿过衬底100的上部延伸。
在示例实施例中，间隔物350可以包括未掺杂的非晶硅或未掺杂的多晶硅。如果间隔物350包括未掺杂的非晶硅，则间隔物350可以通过在用于其他层的沉积工艺期间所生成的热而结晶，以包括未掺杂的多晶硅。
当牺牲层结构140部分去除时，第三开口340的侧壁可以被间隔物350覆盖，因此可以不去除第一和第二模制层500和510的绝缘图案165和第四牺牲图案175。
参考图20，可以通过例如湿法蚀刻工艺通过第三开口340去除牺牲层结构140，从而可以形成第二间隙360。
在示例实施例中，可以使用包括氟酸和/或磷酸在内的溶液来执行湿法蚀刻工艺。
因为形成了第二间隙360，所以可以显露与第三开口340相邻的支撑层150的下表面和衬底100的上表面。另外，可以通过第二间隙360显露电荷存储结构290和第一虚设电荷存储结构295的部分的侧壁，并且电荷存储结构290和第一虚设电荷存储结构295的所显露的部分也可以在湿法蚀刻工艺期间去除，以显露沟道300和第一虚设沟道305的部分的外侧壁。因此，电荷存储结构290和第一虚设电荷存储结构295中的每一个可以被划分成：上部，穿过第一和第二模制层500和510延伸，以覆盖沟道300和第一虚设沟道305的大多数部分的外侧壁；以及下部，覆盖衬底100上的沟道300和第一虚设沟道305的下表面。
当通过湿法蚀刻工艺形成第二间隙360时，可以不去除支撑层150和支撑图案，因此第一和第二模制层500和510可以不偏斜或倒塌。
参考图21，可以去除间隔物350，可以在第三开口340的侧壁上和在第二间隙360中形成沟道连接层，并且可以通过例如回蚀工艺来去除第三开口340中的沟道连接层的部分，以在第二间隙360中形成沟道连接图案370。
因为形成了沟道连接图案370，第三开口340中的在第三方向D3上相邻的第三开口之间的沟道300和第一虚设沟道305中的一些沟道300和第一虚设沟道305可以彼此连接。
沟道连接图案370可以包括例如掺杂有N型杂质的非晶硅，并且可以通过在用于其他层的沉积工艺期间所生成的热而结晶，以包括掺杂有N型杂质的多晶硅。
可以在沟道连接图案370中形成气隙380。
参考图22，可以去除通过第三开口340显露的第四牺牲图案175，以形成在相应的层处的绝缘图案165之间的第三间隙，并且可以通过第三间隙显露第一阻挡图案260以及第一和第二虚设阻挡图案265和267的部分的外侧壁。
在示例实施例中，第四牺牲图案175可以使用包括磷酸或硫酸在内的溶液通过湿法蚀刻工艺去除。
可以在第一阻挡图案260以及第一和第二虚设阻挡图案265和267的部分的所显露的外侧壁、第三间隙的内壁、绝缘图案165的表面、支撑层150的侧壁和下表面、支撑图案的侧壁、沟道连接图案370的侧壁、衬底100的上表面、以及第一绝缘中间层330的上表面上形成第二阻挡层390，并且可以在第二阻挡层390上形成栅电极层。
在示例实施例中，第二阻挡层390可以包括金属氧化物，例如，氧化铝、氧化铪、氧化锆等。栅电极层可以包括：栅导电层；以及栅阻挡物层，覆盖栅导电层的上下表面和侧壁。栅导电层可以包括低电阻金属，例如，钨、钛、钽等，并且栅阻挡物层可以包括金属氮化物，例如，氮化钛、氮化钽等。
栅电极层可以部分地去除，以形成第三间隙中的每一个中的栅电极。在示例实施例中，栅电极层可以部分地通过湿法蚀刻工艺去除。
在示例实施例中，栅电极可以沿第二方向D2延伸，并且栅电极可以分别在沿第一方向D1彼此间隔开的不同水平处形成，以形成栅电极结构。栅电极结构可以在第三方向D3上通过第三开口340彼此间隔开。栅电极结构可以包括沿第一方向D1依次堆叠的第一、第二、第三和第四栅电极402、404、406和408，并且第一栅电极402还可以堆叠在第四栅电极408上。
在示例实施例中，第一栅电极402可以用于通过栅极感应漏极泄露(GIDL)现象的体擦除，并且可以在最底水平和下方的第二水平、以及最上水平和上方的第二水平处形成。然而，本发明构思不限于此，并且第一栅电极402的堆叠数量可以是1或大于2。
第二栅电极404可以在第一模制层500中的第一栅电极402上方形成，并且可以用作地选择线(GSL)。第四栅电极408可以在第二模制层510中的第一栅电极402的下方形成，并且可以用作串选择线(SSL)。在所示出的实施例中，在一个层处形成第二栅电极404，并且分别在两个层处形成第四栅电极408，然而，本发明构思不限于此。
第三栅电极406可以分别在第二和第四栅电极404和408之间的不同的层处形成，并且可以用作字线。第一和第二模制层500和510中的每一个中的第三栅电极406中的一些可以用作虚设字线。
例如，如所示出的示例中所示，分别在第二模制层510中的两个水平处，即，在第四栅电极408的下方的两个水平处的第三栅电极406可以用作虚设字线。因此，第二模制层510中的第三栅电极406中的第一栅电极402、第四栅电极408和虚设字线可以通过沿第二方向D2延伸的第二虚设电荷存储结构297和第二虚设沟道307在第三方向D3上进行划分。然而，本发明构思不限于此，并且，例如，分别在第四栅电极408下方的三个水平处的第三栅电极406可以用作虚设字线。
参考图23和图24，通过第二阻挡层390在第三开口340的底部上的部分将杂质注入到衬底100的上部，以形成杂质区域(未示出)。在示例实施例中，杂质可以包括N型杂质，例如，磷、砷等。
可以在第二阻挡层390上形成划分层，以填充第三开口340的剩余部分，并且可以进行平坦化，直到显露第一绝缘中间层330的上表面以形成第二划分图案410为止。在平坦化工艺期间，可以去除第二阻挡层390在第一绝缘中间层330的上表面上的部分，并且第二阻挡层390的剩余部分可以被称为第二阻挡图案395。
第二划分图案410可以沿第二方向D2延伸，并且第二划分图案410可以在第三方向D3上形成。第二划分图案410可以包括氧化物，例如氧化硅。
在第一绝缘中间层330、第二划分图案410和第二阻挡图案395上形成第二绝缘中间层420之后，可以穿过第一和第二绝缘中间层330和420形成接触插塞430，以接触第一焊盘320的上表面。第三绝缘中间层可以在第二绝缘中间层420和接触插塞430上形成，并且位线440可以穿过第三绝缘中间层形成，以与接触插塞430的上表面接触。
在示例实施例中，位线440可以沿第三方向D3延伸，并且位线440可以沿第二方向D2形成。
竖直存储器件可以通过上述工艺制造。
如上所述，在穿过在各个下沟道孔180中包括第五牺牲图案190在内的第一模制层500上的第二模制层510的上部形成上沟道孔200之后，沿第二方向D2延伸的第二开口240可以形成为与上沟道孔200对准。因此，当与第二模制层510中第二开口240形成为与第一模制层500中的下沟道孔180对准并且上沟道孔200穿过第二模制层510形成的情况相比时，第二开口240可以与上沟道孔200直接对准，从而可以减小第二开口240与上沟道孔200的失准。
另外，代替在第二开口240中形成第一划分图案之后形成用于填充上下沟道孔的电荷存储结构和沟道，可以同时形成电荷存储结构层、沟道层和填充层，以填充下和上沟道孔180和200以及第二开口240，从而可以减少制造工艺的数量以及制造工艺的总成本。
根据本发明构思的实施例的竖直存储器件的某些示例可以包括以下结构特性中的一个或多个。
参考图18、图22和图23，竖直存储器件可以包括：栅电极结构，具有在第一方向D1上彼此间隔开的栅电极402、404、406和408。沟道300延伸穿过栅电极结构并且具有衬底100上的第一部分300f和接触第一部分300f的第二部分300g，其可以包括，具有比第一部分300f的上表面的第一宽度W1小的第二宽度W2的下表面。电荷存储结构覆盖沟道300、第一虚设沟道305中的对应的一个的外侧壁，第一虚设沟道305延伸穿过栅电极结构并且具有衬底100上的第三部分305f和第三部分305f上并且接触其的第四部分305g，该第四部分305g可以包括具有比第三部分305f的上表面的第三宽度W3小的第四宽度W4的下表面。第一虚设电荷存储结构295覆盖第一虚设沟道305的外侧壁，其中，第一划分图案530沿第二方向D2在沟道300之间延伸并且包括第二虚设沟道307和第二虚设电荷存储结构297，并且第一划分图案530覆盖第二虚设沟道307的侧壁和底部。并且，接触插塞430分别在沟道300上，并且沿第三方向D3延伸的位线440电连接到接触插塞430。
在示例实施例中，第一和第二虚设沟道305和307中的每一个可以包括与沟道300的材料实质上相同的材料，例如，多晶硅，并且第一和第二虚设电荷存储结构295和297中的每一个可以包括与电荷存储结构290的材料实质上相同的材料。电荷存储结构290以及第一和第二虚设电荷存储结构295和297中的每一个可以包括依次堆叠的氧化硅层、氮化硅层和氧化硅层。
在示例实施例中，第二虚设沟道307可以接触第一虚设沟道305的外上侧壁，并且第二虚设电荷存储结构297可以接触第一虚设电荷存储结构295的外上侧壁。
在示例实施例中，第一虚设沟道305可以在第二方向D2上彼此间隔开，并且第一虚设电荷存储结构295也可以在第二方向D2上彼此间隔开。第二虚设沟道307可以沿第二方向D2在第一虚设沟道305之间延伸，并且第二虚设电荷存储结构297可以沿第二方向D2在第一虚设电荷存储结构295之间延伸。
在示例实施例中，沟道300中的每个沟道和第一虚设沟道305可以具有类似杯子的形状，并且第一填充图案310可以在由沟道300中的每个沟道的内壁形成的空间中形成，并且第二填充图案315可以在由第一虚设沟道305的内壁形成的空间中形成。
在示例实施例中，第一划分图案530在第三方向D3上的宽度可以小于包括沟道300中的每个沟道、覆盖沟道的外侧壁的电荷存储结构290和与电荷存储结构的内壁接触的第一填充图案310在内的结构在第三方向D3上的宽度，因此第一划分图案530中所包括的第二虚设沟道307可以具有代替类似杯子的形状的柱形状。
在示例实施例中，第一虚设沟道305可以包括：突出部分305h，沿第一方向D1向下朝着衬底100突出，因此第一虚设沟道305的最下表面可以低于沟道300中的每个沟道的最下表面。即，沟道300中的每个沟道可以具有平坦的下表面，而第一虚设沟道305可以由于突出部分305c而具有非平坦的下表面，因此第一虚设沟道305的最下表面可以低于沟道300中的每个沟道的最下表面。
在示例实施例中，电荷存储结构290可以包括：上部，覆盖沟道300的外侧壁；以及下部，与所述上部间隔开并且覆盖沟道300的下表面。第一虚设电荷存储结构295可以包括：上部，覆盖第一虚设沟道305的外侧壁；以及下部，与所述上部间隔开并且覆盖第一虚设沟道305的下表面。因为第一虚设沟道305包括突出部分305c，所以第一虚设电荷存储结构295覆盖第一虚设沟道305的下表面的下部的最下表面可以低于电荷存储结构290覆盖沟道300的下表面的下部的最下表面。
在示例实施例中，与沟道300不同，可以不在第一虚设沟道305上形成接触插塞，因此可以不对第一虚设沟道305施加电信号。
虽然已具体示出和描述了示例实施例，但是本领域普通技术人员将理解，在不脱离如由所附权利要求所定义的发明构思的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种竖直存储器件，包括：
栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极；
沟道，延伸穿过所述栅电极结构并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面；
电荷存储结构，覆盖所述沟道中的每个沟道的外侧壁；以及
划分图案，在所述沟道之间沿第二方向延伸，其中，所述划分图案包括第一虚设沟道和覆盖所述第一虚设沟道的侧壁和下表面的第一虚设电荷存储结构，
其中，所述第一虚设沟道包括与所述沟道中的每个沟道实质上相同的材料，并且所述第一虚设电荷存储结构包括与所述电荷存储结构实质上相同的材料。
2.根据权利要求1所述的竖直存储器件，其中，所述沟道中的每一个和所述第一虚设沟道包括多晶硅，并且
所述电荷存储结构和所述第一虚设电荷存储结构中的每一个包括依次堆叠的氧化硅层、氮化硅层和氧化硅层。
3.根据权利要求1所述的竖直存储器件，其中，所述沟道中的每个沟道具有类似杯子的形状并且所述第一虚设沟道具有柱形状，并且
所述竖直存储器件还包括第一填充图案，所述第一填充图案在由所述沟道中的每个沟道的内壁形成的空间中并且接触所述电荷存储结构的内壁。
4.根据权利要求3所述的竖直存储器件，其中，所述划分图案在第三方向上的宽度小于包括所述沟道中的每个沟道在内的结构在所述第三方向上的宽度。
5.根据权利要求1所述的竖直存储器件，还包括：
第二虚设沟道，延伸穿过所述栅电极结构并且包括所述衬底上的第三部分、接触所述第三部分的第四部分，其中，所述第四部分包括具有比所述第三部分的上表面的宽度小的宽度的下表面；以及
第二虚设电荷存储结构，覆盖所述第二虚设沟道的外侧壁，
其中，所述第一虚设沟道接触所述第二虚设沟道的外上侧壁，并且所述第一虚设电荷存储结构接触所述第二虚设电荷存储结构的外上侧壁。
6.根据权利要求5所述的竖直存储器件，其中，所述第二虚设沟道是沿所述第二方向间隔开的第二虚设沟道中的一个，并且所述第二虚设电荷存储结构是沿所述第二方向间隔开的第二虚设电荷存储结构中的一个，并且
所述第一虚设沟道沿所述第二方向在所述第二虚设沟道之间延伸，并且所述第一虚设电荷存储结构沿所述第二方向在所述第二虚设电荷存储结构之间延伸。
7.根据权利要求5所述的竖直存储器件，其中，所述第二虚设沟道的最下表面低于所述沟道中的一个沟道的最下表面。
8.根据权利要求5所述的竖直存储器件，其中，
所述电荷存储结构包括上部和下部，其中，该上部覆盖所述沟道中的一个沟道的外侧壁，并且该下部覆盖所述沟道中的一个沟道的下表面，
所述第二虚设电荷存储结构包括上部和下部，其中，该上部覆盖所述第二虚设沟道的外侧壁，并且该下部覆盖所述第二虚设沟道的下表面，并且
所述第二虚设电荷存储结构的最下表面低于所述电荷存储结构的最下表面。
9.根据权利要求5所述的竖直存储器件，其中，所述第二虚设沟道具有类似杯子的形状，并且所述竖直存储器件还包括：
第二填充图案，在由所述第二虚设沟道的内壁形成的空间中，其中，所述第二填充图案包括与所述第一填充图案实质上相同的材料。
10.根据权利要求5所述的竖直存储器件，还包括：
接触插塞，分别在所述沟道上；以及
位线，沿第三方向延伸并且电连接到所述接触插塞，
其中，在所述第二虚设沟道上不形成接触插塞，以不对所述第二虚设沟道施加电信号。
11.一种竖直存储器件，包括：
栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极；
沟道，延伸穿过所述栅电极结构并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面；以及
第一虚设沟道，穿过所述栅电极结构延伸并且与所述沟道间隔开，其中，所述第一虚设沟道包括所述衬底上的第三部分和接触所述第三部分的第四部分，其中，所述第四部分包括具有比所述第三部分的上表面的宽度小的宽度的下表面，
其中，所述第一虚设沟道包括与所述沟道中的每个沟道实质上相同的材料，并且
所述第一虚设沟道包括从下表面沿所述第一方向突出的突出部分，并且所述第一虚设沟道的最下表面低于所述沟道中的每个沟道的最下表面。
12.根据权利要求11所述的竖直存储器件，还包括：
电荷存储结构，覆盖所述沟道中的每个沟道的外侧壁；以及
第一虚设电荷存储结构，覆盖所述第一虚设沟道的外侧壁，
其中，所述电荷存储结构包括与所述第一虚设电荷存储结构实质上相同的材料。
13.根据权利要求12所述的竖直存储器件，
其中，所述电荷存储结构包括上部和下部，该上部覆盖所述沟道的外侧壁，并且该下部覆盖所述沟道的下表面，
所述第一虚设电荷存储结构包括上部和下部，该上部覆盖所述第一虚设沟道的外侧壁，并且该下部覆盖所述第一虚设沟道的下表面，并且
所述第一虚设电荷存储结构的最下表面低于所述电荷存储结构的最下表面。
14.根据权利要求12所述的竖直存储器件，还包括：
划分图案，沿所述第二方向在所述沟道之间延伸，并且包括第二虚设沟道和覆盖所述第二虚设沟道的侧壁和下表面的第二虚设电荷存储结构，
其中，所述第二虚设沟道接触所述第一虚设沟道的外上侧壁，并且所述第二虚设沟道接触所述第一虚设电荷存储结构的外上侧壁，并且
所述第二虚设沟道包括与所述沟道实质上相同的材料，并且所述第二虚设电荷存储结构包括与所述电荷存储结构实质上相同的材料。
15.根据权利要求14所述的竖直存储器件，其中，所述第一虚设沟道是沿所述第二方向间隔开的第一虚设沟道中的一个，并且所述第一虚设电荷存储结构是沿所述第二方向间隔开的第一虚设电荷存储结构中的一个，并且
所述第二虚设沟道沿所述第二方向在所述第一虚设沟道之间延伸，并且
所述第二虚设电荷存储结构沿所述第二方向在所述第一虚设电荷存储结构之间延伸。
16.根据权利要求14所述的竖直存储器件，其中，所述沟道中的每个沟道、所述第一虚设沟道和所述第二虚设沟道包括多晶硅，并且
所述电荷存储结构、所述第一虚设电荷存储结构和所述第二虚设电荷存储结构中的每一个包括依次堆叠的氧化硅层、氮化硅层和氧化硅层。
17.根据权利要求14所述的竖直存储器件，其中，所述沟道中的每个沟道和所述第一虚设沟道具有类似杯子的形状，并且所述第二虚设沟道具有柱形状，并且
所述竖直存储器件还包括在由所述沟道中的每个沟道的内壁形成的空间中的第一填充图案、和在由所述第一虚设沟道的内壁形成的空间中的第二填充图案。
18.一种竖直存储器件，包括：
栅电极结构，在衬底上并且包括在第一方向上间隔开的栅电极；
沟道，延伸穿过所述栅电极结构并且包括所述衬底上的第一部分和接触所述第一部分的第二部分，其中，所述第二部分包括具有比所述第一部分的上表面的宽度小的宽度的下表面；
电荷存储结构，覆盖所述沟道中的每个沟道的外侧壁；
第一虚设沟道，延伸穿过所述栅电极结构并且与所述沟道间隔开，其中，所述第一虚设沟道包括所述衬底上的第三部分和接触所述第三部分的第四部分，其中，所述第四部分包括具有比所述第三部分的上表面的宽度小的宽度的下表面；
第一虚设电荷存储结构，覆盖所述第一虚设沟道的外侧壁；
划分图案，沿第二方向在所述沟道之间延伸并且包括第二虚设沟道；
第二虚设电荷存储结构，覆盖所述第二虚设沟道的侧壁和下表面；
接触插塞，分别在所述沟道上；
位线，沿第三方向延伸并且电连接到所述接触插塞，
其中，所述第一虚设沟道和所述第二虚设沟道中的每一个包括与所述沟道实质上相同的材料，并且所述第一虚设电荷存储结构和所述第二虚设电荷存储结构中的每一个包括与所述电荷存储结构实质上相同的材料，
所述第二虚设沟道接触所述第一虚设沟道的外上侧壁，并且
所述第二虚设电荷存储结构接触所述第一虚设电荷存储结构的外上侧壁。
19.根据权利要求18所述的竖直存储器件，其中，所述沟道中的每个沟道、所述第一虚设沟道和所述第二虚设沟道包括多晶硅，并且
所述电荷存储结构、所述第一虚设电荷存储结构和所述第二虚设电荷存储结构中的每一个包括依次堆叠的氧化硅层、氮化硅层和氧化硅层。
20.根据权利要求18所述的竖直存储器件，其中，所述第一虚设沟道是沿所述第二方向间隔开的第一虚设沟道中的一个，并且所述第一虚设电荷存储结构是沿所述第二方向间隔开的第一虚设电荷存储结构中的一个，
所述第二虚设沟道沿所述第二方向在所述第一虚设沟道之间延伸，并且
所述第二虚设电荷存储结构沿所述第二方向在所述第一虚设电荷存储结构之间延伸。
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