KR20180106727A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 제1 깊이로 관통하는 채널막; 및 상기 적층물을 상기 제1 깊이로 관통하는 제1 반도체 패턴들 및 상기 적층물을 상기 제1 깊이보다 얕은 제2 깊이로 관통하고 상기 제1 반도체 패턴들을 상호 연결시키는 제2 반도체 패턴들을 포함하는 더미 채널막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널 홀들 및 더미 채널 홀들을 형성하는 단계; 상기 채널 홀들 및 상기 더미 채널 홀들 내에 희생막들을 형성하는 단계; 상기 적층물 및 상기 더미 채널 홀들을 일부 깊이 관통하는 슬릿을 형성하는 단계; 상기 희생막들을 제거하는 단계; 및 상기 채널 홀들 내의 채널막들 및 상기 더미 채널 홀과 상기 슬릿 내의 더미 채널막들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 제1 깊이로 관통하는 채널막을 형성하는 단계; 및 상기 적층물을 상기 제1 깊이로 관통하는 제1 반도체 패턴들 및 상기 적층물을 상기 제1 깊이보다 얕은 제2 깊이로 관통하고 상기 제1 반도체 패턴들을 상호 연결시키는 제2 반도체 패턴들을 포함하는 더미 채널막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 평면도 및 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 3a 내지 도 7a, 도 3b 내지 도 7b 및 도 3c 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 슬릿 절연막이 적용된 반도체 장치의 구조를 설명하기 위한 회로도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 슬릿 절연막이 적용된 반도체 장치의 구조를 설명하기 위한 회로도 및 단면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 레이아웃이고, 도 1b는 도 1a의 A-A' 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함하며, 각각의 메모리 블록들(MB1, MB2) 내에 메모리 스트링들이 배열된다. 여기서, 메모리 블록(MB1, MB2)은 소거 동작 시에 데이터가 소거되는 단위일 수 있다.
반도체 장치는 적층된 메모리 셀들을 포함하는 적층물(ST), 적층물을 관통하는 채널 구조(CH) 및 슬릿 절연막(SLI1, SLI2)을 포함한다. 적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 여기서, 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시킨다.
일 예로, 최상부 적어도 하나의 도전막(11)은 드레인 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(11)은 소스 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 이러한 경우, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어, 수직 메모리 스트링을 구성할 수 있다. 또한, 적층물(ST)의 하부에 소스 라인, 주변 회로 등의 하부 구조물이 위치될 수 있다.
다른 예로, 최상부 적어도 하나의 도전막(11)은 소스 또는 드레인 선택 트랜지스터의 게이트이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 또한, 적층물(ST)의 하부에 파이프 게이트, 주변 회로 등의 하부 구조물이 위치될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어 U자로 배열된 메모리 스트링을 구성할 수 있다.
복수의 채널 구조들(CH)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널 구조들(CH)은 중심이 오프셋되도록 엇갈리게 배열될 수 있다.
채널 구조들(CH)은 적층물(ST)을 관통하는 채널 홀들(C_H) 내에 위치될 수 있다. 각각의 채널 구조(CH)는 채널막(13A) 및 채널막을 감싸는 메모리막(13B)을 포함한다. 여기서, 채널막(13A)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 구조를 갖는다. 채널막(13A)이 오픈된 중심 영역을 갖는 경우, 채널 구조(CH)는 채널막(13A) 내에 형성된 갭필 절연막(13C)을 더 포함할 수 있다. 메모리막(13B)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 플로팅 게이트, 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
슬릿 절연막(SLI1, SLI2)은 동일한 레벨에 위치된 도전막들(11)을 상호 절연시키기 위한 것으로, 산화막 등의 절연 물질을 포함한다. 여기서, 슬릿 절연막(SLI1, SLI2)은 메모리 블록(MB1, MB2)의 내부에서 이웃한 채널 구조(CH)의 사이에 위치되거나, 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치될 수 있다. 또한, 슬릿 절연막(SLI1, SLI2)은 적층물(ST)을 완전히 관통하거나 일부만 관통하는 깊이를 가질 수 있다.
제1 슬릿 절연막(SLI1)은 메모리 블록(MB1, MB2)의 내부에 위치되고 적층물(ST)을 일부 관통하는 깊이를 가질 수 있다. 예를 들어, 제1 슬릿 절연막(SLI1)은 도전막들(11) 중 선택 라인에 해당되는 도전막들(11)을 관통하는 깊이를 가질 수 있다. 즉, 제1 슬릿 절연막(SLI1)은 동일한 레벨에 위치된 선택 라인들을 상호 분리시키는 깊이를 가질 수 있다. 이러한 경우, 제1 슬릿 절연막(SLI1)의 저면은 도전막들(11) 중 최상부 워드라인의 상부면과 동일하거나 그보다 높게 위치될 수 있다.
제1 슬릿 절연막(SLI1)은 반도체 패턴(14A) 및 반도체 패턴(14A)을 감싸는 절연 패턴(14B)을 포함할 수 있다. 반도체 패턴(14A)은 메모리 셀, 선택 트랜지스터 등의 채널막으로 사용 가능한 물질을 포함하며, 실리콘(Si), 저마늄(Ge) 등을 포함할 수 있다. 예를 들어, 반도체 패턴(14A)은 채널막(13A)과 동일한 물질로 형성된 더미 채널막일 수 있다. 절연 패턴(14B)은 메모리 셀의 메모리막으로 사용 가능한 물질을 포함하며, 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연 패턴(14B)은 메모리막(13B)과 동일한 물질로 형성된 더미 메모리막일 수 있다. 또한, 절연 패턴(14B)이 반도체 패턴(14A)의 측벽 및 저면을 감싸는 구조를 가지므로, 반도체 패턴(14A)은 도전막들(11)로부터 절연되어 플로팅된 상태를 가질 수 있다.
제1 슬릿 절연막(SLI1)은 양측에 위치된 도전막들(11)을 상호 절연시키도록 제1 방향(I-I')으로 확장된다. 또한, 제1 슬릿 절연막(SLI1)은 영역에 따라 상이한 폭을 가질 수 있으며, 제1 방향(I-I')으로 배열된 복수의 홀들과 복수의 홀들을 상호 연결시키는 라인 패턴들이 교대로 배열된 형태를 가질 수 있다.
제2 슬릿 절연막(SLI2)은 이웃한 메모리 블록들(MB1, MB2)의 사이에 위치되고 제1 슬릿 절연막(SLI1)에 비해 깊은 깊이로 적층물(ST)을 관통할 수 있다. 제2 슬릿 절연막(SLI2)은 이웃한 메모리 블록들(MB1, MB2)을 상호 절연시키도록 적층물(ST)을 완전히 관통하는 깊이를 가질 수 있으며, 제1 방향(I-I')으로 확장될 수 있다. 또한, 제2 슬릿 절연막(SLI2)은 균일한 폭의 라인 형태를 가질 수 있다. 참고로, 제2 슬릿 절연막(SLI2)이 제1 슬릿 절연막(SLI1)과 유사한 형태를 갖는 것도 가능하다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면으로서, 슬릿 절연막의 구조를 나타낸 사시도이다.
도 2a를 참조하면, 슬릿 절연막(20)은 제1 방향(I-I')으로 확장된 반도체 패턴(21), 반도체 패턴(21)을 감싸는 더미 메모리막(22) 및 반도체 패턴(21) 내의 더미 갭필 절연막(23)을 포함한다.
슬릿 절연막(20)은 제1 영역들(R1)과 제2 영역들(R2)이 교대로 배열된 구조를 가질 수 있다. 여기서, 제1 영역들(R1)과 제2 영역들(R2)은 서로 다른 형태의 단면을 가질 수 있다. 예를 들어, 슬릿 절연막(20)의 제1 영역(R1)은 원형, 타원형, 사각형, 다각형 등의 단면을 갖는 기둥 형태를 가질 수 있다. 또한, 슬릿 절연막(20)의 제2 영역(R2)은 제1 방향(I-I')으로 이웃한 제1 영역들(R1)을 상호 연결시키는 라인 형태를 가질 수 있다.
제1 영역들(R1)과 제2 영역들(R2)은 서로 다른 폭을 가질 수 있다. 예를 들어, 슬릿 절연막(20)의 제1 영역들(R1)은 제1 폭(W1)을 갖고 슬릿 절연막(20)의 제2 영역들(R2)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 또한, 제1 영역들(R1)과 제2 영역들(R2)은 서로 다른 높이를 가질 수 있다. 제1 영역들(R1)은 제1 높이(H1)를 갖고 제2 영역들(R2)은 제1 높이보다 낮은 제2 높이(H2)를 가질 수 있다.
반도체 패턴(21)은 슬릿 절연막(20)의 제1 영역들(R1)에 대응되는 제1 반도체 패턴들(21A)과 슬릿 절연막(20)의 제2 영역들(R2)에 대응되는 제2 반도체 패턴들(21B)을 포함한다. 제1 반도체 패턴들(21A)과 제2 반도체 패턴들(21B)은 교대로 배열되며, 제2 반도체 패턴들(21B)에 의해 제1 반도체 패턴들(21A)을 상호 연결시킨다.
반도체 패턴(21)은 영역에 따라 상이한 형태의 단면을 갖거나, 상이한 폭을 가질 수 있다. 예를 들어, 제1 반도체 패턴들(21A)은 원형, 타원형, 사각형, 다각형 등의 단면을 갖는 기둥 형태를 가질 수 있고, 제2 반도체 패턴들(21B)은 균일한 폭의 라인 형태를 가질 수 있다. 또한, 제1 반도체 패턴들(21A)은 제2 반도체 패턴들(21B)에 비해 넓은 폭을 가질 수 있다.
반도체 패턴들(21)은 영역에 따라 상이한 높이를 가질 수 있다. 예를 들어, 제1 반도체 패턴들(21A)은 제2 반도체 패턴들(21B)에 비해 높은 높이를 가질 수 있다. 또한, 제1 반도체 패턴들(21A)의 상부면과 제2 반도체 패턴들(21B)의 상부면이 동일한 레벨에 위치되고, 제1 반도체 패턴들(21A)은 제1 깊이로 적층물을 관통하고, 제2 반도체 패턴들(21B)은 제1 깊이보다 얕은 제2 깊이로 적층물을 관통할 수 있다.
또한, 반도체 패턴들(21)은 영역에 따라 상이한 구조를 가질 수 있다. 예를 들어, 제1 반도체 패턴들(21A)은 중심 영역이 오픈된 구조를 갖고, 제2 반도체 패턴들(21B)은 중심 영역까지 채워진 구조를 가질 수 있다.
더미 메모리막(22)은 반도체 패턴(21)을 감싸는 구조를 갖는다. 예를 들어, 더미 메모리막(22)은 반도체 패턴(21)의 측벽 및 저면을 감싸도록 형성된다. 또한, 더미 메모리막(22)은 다층의 유전막들을 포함할 수 있다. 예를 들어, 더미 메모리막(22)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 플로팅 게이트, 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
더미 갭필 절연막(23)은 반도체 패턴(21) 내에 위치될 수 있다. 예를 들어, 더미 갭필 절연막들(23)은 제1 반도체 패턴들(21A)의 오픈된 중심 영역을 각각 채우는 기둥 형태를 가질 수 있다. 또한, 하나의 반도체 패턴(21) 내에 복수의 더미 갭필 절연막들(23)이 포함되고, 복수의 더미 갭필 절연막들(23)은 상호 분리될 수 있다.
더미 갭필 절연막(23)은 산화막과 같은 절연막일 수 있으며, PSZ(Polysilazane) 등을 포함할 수 있다. 또한, 더미 갭필 절연막(23)은 내부에 위치된 적어도 하나의 에어 갭을 포함할 수 있다.
도 2b를 참조하면, 슬릿 절연막(20')은 앞서 도 2a를 참조하여 설명한 슬릿 절연막(20)과 유사한 형태를 갖되, 반도체 패턴(21') 및 더미 갭필 절연막(23')의 형태가 다소 상이하다.
반도체 패턴(21')은 제1 반도체 패턴들(21A') 및 제2 반도체 패턴들(21B') 모두 중심 영역이 오픈된 구조를 가질 수 있다. 이러한 경우, 더미 갭필 절연막(23')은 제1 반도체 패턴들(21A')의 오픈된 중심 영역 뿐만 아니라, 제2 반도체 패턴들(21B')의 오픈된 중심 영역을 채우도록 형성될 수 있다. 따라서, 더미 갭필 절연막(23')은 제1 반도체 패턴들(21A') 내에 형성된 기둥 형태의 제1 더미 갭필 절연 패턴들(23A) 및 제2 반도체 패턴들(21B') 내에 형성된 라인 형태의 제2 더미 갭필 절연 패턴들(23B)을 포함할 수 있다. 또한, 제1 더미 갭필 절연 패턴들(23A)과 제2 더미 갭필 절연 패턴들(23B)이 교대로 배열되고, 제2 더미 갭필 절연 패턴들(23B)이 제1 더미 갭필 절연 패턴들(23A)을 상호 연결시킬 수 있다.
도 2c를 참조하면, 슬릿 절연막(20")은 앞서 도 2a를 참조하여 설명한 슬릿 절연막(20)과 유사한 형태를 갖되, 반도체 패턴(21")의 형태가 다소 상이하다. 반도체 패턴(21")은 제1 반도체 패턴들(21A") 및 제2 반도체 패턴들(21B") 모두 중심 영역이 채워진 구조를 가질 수 있다. 이러한 경우, 슬릿 절연막(20")은 더미 갭필 절연막을 포함하지 않을 수 있다.
도 3a 내지 도 7a, 도 3b 내지 도 7b 및 도 3c 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 3a 내지 도 7a는 평면도이고, 도 3b 내지 도 7b는 도 3a 내지 도 7a의 B-B' 단면도이고, 도 3c 내지 도 7c는 도 3a 내지 도 7a의 C-C' 단면도이다.
도 3a 내지 도 3c를 참조하면, 제1 물질막들(31) 및 제2 물질막들(32)이 교대로 적층된 적층물(ST)을 형성한다. 적층물(ST)은 수직으로 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 종횡비가 큰 형태를 가질 수 있다. 참고로, 적층물(ST)의 최상층은 하드마스크막(38)일 수 있다. 하드마스크막(38)은 제1 물질막들(31)과 동일한 물질로 형성될 수 있으며, 제1 물질막들(31)에 비해 두꺼운 두께를 가질 수 있다.
제1 물질막들(31)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
여기서, 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(31)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(31)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(32)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST)을 관통하는 홀들(C_H, D_H)을 형성한다. 예를 들어, 적층물(ST)을 관통하고 제1 방향(I-I') 및 제1 방향(I-I')과 교차하는 제2 방향(Ⅱ-Ⅱ')으로 배열된 채널 홀들(C_H) 및 채널 홀들(C_H)의 사이에 위치된 더미 채널 홀들(D_H)을 형성한다. 여기서, 더미 채널 홀들(D_H)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 이웃한 4개의 채널 홀들(C_H)의 사이에 각각 위치될 수 있다. 다시 말해, 더미 채널 홀들(D_H)은 채널 홀들(C_H)과 중심 영역이 오프셋되어 엇갈리게 위치될 수 있다.
채널 홀들(C_H)과 더미 채널 홀들(D_H)은 동시에 형성될 수 있으며, 동일한 형태 및 깊이를 가질 수 있다. 또한, 채널 홀들(C_H)과 더미 채널 홀들(D_H)은 원형, 타원형, 사각형, 다각형 등의 다양한 형태의 단면을 가질 수 있다.
이어서, 채널 홀들(C_H) 및 더미 채널 홀들(D_H) 내에 희생막들(33)을 형성한다. 예를 들어, 채널 홀들(C_H) 및 더미 채널 홀들(D_H)이 채워지도록 적층물(ST) 상에 희생 물질막을 형성한 후, 적층물(ST)의 표면이 노출될 때까지 희생 물질막을 평탄화한다. 이를 통해, 채널 홀들(C_H) 내에 각각 위치된 제1 희생막들(33A) 및 더미 채널 홀들(D_H) 내에 각각 위치된 제2 희생막들(33B)이 형성된다.
희생막들(33)은 제1 및 제2 물질막들(31, 32)에 대해 식각 선택비가 높은 물질로 형성된다. 예를 들어, 희생막들(33)은 SOC(Spin On Coating)막일 수 있다.
도 4a 내지 도 4c를 참조하면, 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 적층물(ST)을 일부 깊이 관통할 수 있고, 제1 방향(I-I')으로 배열된 더미 채널 홀들(D_H)과 중첩될 수 있다. 따라서, 슬릿(SL)은 적층물(ST) 및 제2 희생막들(33B)을 일부 깊이 관통할 수 있다.
슬릿(SL)은 제1 물질막들(31) 중 선택 라인용 제1 물질막을 관통하는 깊이로 형성될 수 있다. 예를 들어, 하나의 메모리 스트링이 2개의 드레인 선택 트랜지스터를 포함하는 경우, 슬릿(SL)은 최상부로부터 2개의 제1 물질막들(31)을 관통하도록 형성된다. 이러한 경우, 제1 물질막들(31) 중 최상부 워드라인용 제1 물질막의 상부면보다 슬릿(SL)의 저면이 높게 위치되거나 동일한 레벨에 위치될 수 있다.
또한, 슬릿(SL)은 더미 채널 홀들(D_H)에 비해 좁은 폭을 가질 수 있다. 예를 들어, 더미 채널 홀들(D_H)이 원형의 단면을 갖는 경우, 슬릿(SL)은 더미 채널 홀들(D_H)의 지름에 비해 좁은 폭을 가질 수 있다. 또한, 슬릿(SL)은 더미 채널 홀들(D_H)과 중심이 일치하도록 배열되거나, 중심이 어긋나도록 배열될 수 있다.
도 5a 내지 도 5c를 참조하면, 희생막들(33)을 제거한다. 예를 들어, 희생막들(33)을 선택적으로 식각함으로써, 채널 홀들(C_H) 및 더미 채널 홀들(D_H)을 다시 오픈한다. 제2 희생막들(33B)이 제거됨으로써, 더미 채널 홀들(D_H)과 슬릿(SL)이 일체로 연결된다.
도 6a 내지 도 6c를 참조하면, 채널 홀들(C_H) 내에 채널 구조들(CH)을 형성한다. 예를 들어, 각각의 채널 홀들(C_H) 내에 메모리막(34A), 채널막(35A) 및 갭필 절연막(36A)을 차례로 형성한다. 또한, 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 슬릿 절연막(SLI)을 형성한다. 예를 들어, 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 더미 메모리막(34B), 더미 채널막(35B) 및 더미 갭필 절연막(36B)을 차례로 형성한다.
여기서, 채널 구조둘(CH)과 슬릿 절연막(SLI)은 동시에 형성될 수 있다. 메모리막(34A)과 더미 메모리막(34B)은 동일한 물질을 포함할 수 있으며, 동시에 형성될 수 있다. 채널막(35A)과 더미 채널막(35B)은 동일한 물질을 포함할 수 있으며, 동시에 형성될 수 있다. 또한, 갭필 절연막(36A)과 더미 갭필 절연막(36B)은 동일한 물질을 포함할 수 있으며, 동시에 형성될 수 있다.
또한, 더미 채널 홀들(D_H)의 폭, 슬릿(SL)의 폭, 더미 메모리막(34B)의 두께, 더미 채널막(35B)의 두께에 따라, 슬릿 절연막(SLI)의 구성은 변경될 수 있다.
일 예로, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 유전막을 형성한다. 이어서, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 반도체막을 형성한다. 이때, 슬릿(SL)은 반도체막으로 완전히 채워지는 반면, 채널 홀들(C_H) 및 더미 채널 홀들(D_H)은 완전히 채워지지 않고 중심 영역이 오픈된 상태를 유지한다. 이어서, 채널 홀들(C_H) 및 더미 채널 홀들(D_H) 내에 갭필막을 형성한다. 이어서, 적층물(ST)의 표면이 노출될 때까지, 갭필막, 반도체막 및 유전막을 평탄화한다. 이를 통해, 앞서 도 2a를 참조하여 설명한 구조를 갖는 슬릿 절연막(SLI)이 형성되며, 더미 갭필 절연막(36B)이 더미 채널 홀들(D_H) 내에 한해 형성된다. 즉, 슬릿(SL) 중 더미 채널 홀들(D_H)과 비중첩된 영역 내에는 더미 갭필 절연막(36B)이 형성되지 않을 수 있다.
다른 예로, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 유전막을 형성한다. 이어서, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 반도체막을 형성한다. 이어서, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 갭필막을 형성한다. 이어서, 적층물(ST)의 표면이 노출될 때까지, 갭필막, 반도체막 및 유전막을 평탄화한다. 이를 통해, 앞서 도 2b를 참조하여 설명한 구조를 갖는 슬릿 절연막(SLI)이 형성된다. 즉, 더미 갭필 절연막(36B)이 더미 채널 홀들(D_H) 및 슬릿(SL)의 전 영역에 걸쳐 형성될 수 있다.
또 다른 예로, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 유전막을 형성한다. 이어서, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL) 내에 반도체막을 형성한다. 이때, 더미 채널 홀들(D_H) 및 슬릿(SL)은 반도체막으로 완전히 채워지는 반면, 채널 홀들(C_H)은 완전히 채워지지 않고 중심 영역이 오픈된 상태를 유지한다. 이어서, 채널 홀들(C_H) 내에 갭필막을 형성한다. 이어서, 적층물(ST)의 표면이 노출될 때까지, 갭필막, 반도체막 및 유전막을 평탄화한다. 이를 통해, 앞서 도 2c를 참조하여 설명한 구조를 갖는 슬릿 절연막(SLI)이 형성된다. 즉, 더미 채널 홀들(D_H) 및 슬릿(SL)이 더미 채널막(35B)으로 완전히 채워지고, 더미 채널 홀들(D_H) 및 슬릿(SL) 내에는 더미 갭필 절연막(36B)이 형성되지 않을 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 및 제2 물질막들(31, 32)의 물질에 따라 제1 물질막들(31) 또는 제2 물질막들(32)을 제3 물질막들(37)로 변경하는 추가 공정이 실시될 수 있다.
일 예로, 제1 물질막들(31)이 희생막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 도전막으로 대체한다. 다른 예로, 제1 물질막들(31)이 도전막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(31)이 도전막이고 제2 물질막들(32)이 희생막인 경우, 제2 물질막들(32)을 절연막으로 대체한다.
전술한 바와 같은 제조 방법에 따르면, 채널 홀들(C_H) 및 더미 채널 홀들(D_H)을 동시에 형성한 후에 슬릿(SL)을 형성한다. 만약, 슬릿(SL)을 형성한 후에 채널 홀들(C_H) 및 더미 채널 홀들(D_H)을 형성한다면, 슬릿(SL)과 중첩된 영역과 슬릿(SL)과 비중첩된 영역의 식각 대상 물질이 상이하기 때문에, 슬릿(SL)과의 중첩 여부에 따라 식각 속도가 달라진다. 따라서, 슬릿(SL)과 중첩된 영역에 위치된 더미 채널 홀들(D_H)과 슬릿(SL)과 비중첩된 영역에 위치된 채널 홀들(C_H)의 식각 깊이가 불균일해지는 문제점이 있다. 반면에, 본 발명에 따르면, 슬릿(SL)을 형성하기 전에 채널 홀들(C_H)과 더미 채널 홀들(D_H)을 형성한다. 따라서, 채널 홀들(C_H)과 더미 채널 홀들(D_H)의 식각 대상 물질이 동일하며, 채널 홀들(C_H)과 더미 채널 홀들(D_H)을 균일한 깊이로 형성할 수 있다.
또한, 본 발명의 일 실시예에 따른 제조 방법에 따르면, 채널 홀들(C_H), 더미 채널 홀들(D_H) 및 슬릿(SL)을 동시에 채운다. 즉, 채널 홀들(C_H) 내의 채널 구조들과 더미 채널 홀들(D_H) 및 슬릿(SL) 내의 슬릿 절연막을 동시에 형성할 수 있다. 만약, 채널 구조들과 슬릿 절연막을 별도의 공정으로 형성한다면, 공정의 수가 증가되고 비용 또한 증가된다. 반면에, 본 발명의 일 실시예에 따르면, 채널 구조를 형성하기 위한 막들, 예를 들어, 메모리막, 반도체막 및 갭필 절연막을 이용하여 슬릿을 채우므로, 공정이 간소화되고 비용 또한 절감할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 슬릿 절연막이 적용된 반도체 장치의 구조를 설명하기 위한 도면으로서, 도 8a는 셀 어레이 회로도이고 도 8b는 단면도이다.
도 8a 및 도 8b를 참조하면, 메모리 스트링들(MS11~MS22)이 행 방향(예를 들어, +X 방향) 및 열 방향(예를 들어, +Y 방향)으로 배열된다. 각각의 메모리 스트링들(MS11~MS22)은 적어도 하나의 소스 선택 트랜지스터(SST1, SST2), 제1 내지 제n 메모리 셀들(MC1~MCn) 및 적어도 하나의 드레인 선택 트랜지스터(DST1, DST2)을 포함한다. 또한, 각각의 메모리 스트링들(MS11~MS22)은 수직으로 배열될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 +Z 방향으로 적층되며, 소스 선택 트랜지스터(SST1, SST2)와 드레인 선택 트랜지스터(DST1, DST2)의 사이에 직렬로 연결된다. 또한, 각각의 메모리 스트링들(MS11~MS22)의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
하나의 메모리 블록에 포함된 메모리 스트링들(MS11~MS22)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 또한, 소스 선택 라인들(SSL1, SSL2)에 의해 복수의 메모리 스트링들(MS11~MS22)과 공통 소스 라인(CSL) 간의 연결을 각각 제어할 수 있다. 실시예로서, 하나의 메모리 스트링(MS11)이 복수의 소스 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 이러한 경우, 복수의 소스 선택 트랜지스터들(SST1, SST2)의 게이트들은 제1 소스 선택 라인(SSL1)에 공통으로 연결되고, 제1 소스 선택 라인(SSL1)에 의해 메모리 스트링(MS11)과 공통 소스 라인(CSL) 간의 연결이 제어된다.
하나의 메모리 블록에 포함된 메모리 스트링들(MS11~MS22)은 복수의 비트 라인들(BL1, BL2)에 연결된다. 또한, 드레인 선택 라인들(DSL1, DSL2)에 의해 복수의 메모리 스트링(MS11~MS22)과 비트 라인(BL1, BL2) 간의 연결을 각각 제어한다. 실시예로서, 하나의 메모리 스트링(MS11)이 복수의 드레인 선택 트랜지스터들(DST1, DST2)을 포함할 수 있다. 이러한 경우, 복수의 드레인 선택 트랜지스터들(DST1, DST2)의 게이트들은 제1 드레인 선택 라인(DSL1)에 공통으로 연결되고, 제1 드레인 선택 라인(DSL1)에 의해 메모리 스트링(MS11)과 비트라인(BL) 간의 연결이 제어된다.
전술한 바와 같은 구조에 따르면, 동일한 레벨에 위치된 제1 드레인 선택라인(DSL1)과 제2 드레인 선택 라인(DSL2)은 상호 전기적으로 분리되며, 각각 구동된다. 따라서, 본 발명의 일 실시예에 따른 슬릿 절연막이, Y방향으로 이웃한 제1 드레인 선택 라인(DSL1)과 제2 드레인 선택 라인(DSL2)의 사이에 위치될 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 슬릿 절연막이 적용된 반도체 장치의 구조를 설명하기 위한 도면으로서, 도 9a는 셀 어레이 회로도이고 도 9b는 단면도이다.
도 9a 및 도 9b를 참조하면, 메모리 스트링들(MS11~MS22)이 행 방향(예를 들어, +X 방향) 및 열 방향(예를 들어, +Y 방향)으로 배열된다. 각각의 메모리 스트링들(MS11'~MS22')은 적어도 하나의 소스 선택 트랜지스터(SST1, SST2), 제1 내지 제p 메모리 셀들(MC1~MCp), 파이프 트랜지스터(PT), 제p+1 내지 제n 메모리 셀들(MCp+1~MCn) 및 적어도 하나의 드레인 선택 트랜지스터(DST1, DST2)을 포함한다. 또한, 각각의 메모리 스트링들(MS11'~MS22')은 U형태로 배열될 수 있다.
제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향으로 적층되며, 소스 선택 트랜지스터(SST1, SST2)와 파이프 트랜지스터(PT)의 사이에 직렬로 연결되고, 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST1, DST2)의 사이에 직렬로 연결된다. 또한, 각각의 메모리 스트링들(MS11'~MS22')의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
메모리 스트링들(MS11'~MS22')은 공통 소스 라인(CSL)과 비트라인들(BL1, BL2)의 사이에 연결된다. 소스 선택 라인들(SSL1, SSL2)에 의해 복수의 메모리 스트링들(MS11'~MS22')과 공통 소스 라인(CSL) 간의 연결을 각각 제어하고, 드레인 선택 라인들(DSL1, DSL2)에 의해 복수의 메모리 스트링(MS11'~MS22')과 비트 라인(BL1, BL2) 간의 연결을 각각 제어한다. 구체적인 연결 관계는 앞서 도 8a를 참조하여 설명한 것과 유사하므로, 상세한 설명은 생략하도록 한다.
전술한 바와 같은 구조에 따르면, 동일한 레벨에 위치된 제1 소스 선택라인(SSL1)과 제2 소스 선택 라인(SSL2)은 상호 전기적으로 분리되며, 각각 구동된다. 따라서, 본 발명의 일 실시예에 따른 슬릿 절연막이, Y방향으로 이웃한 제1 소스 선택 라인(SSL1)과 제2 소스 선택 라인(SSL2)의 사이에 위치될 수 있다. 또한, 본 도면에는 도시되지 않았으나, 드레인 선택 라인들이 Y방향으로 이웃하여 배치될 수 있고, 본 발명의 일 실시예에 따른 슬릿 절연막이 Y방향으로 이웃한 드레인 선택 라인들의 사이에 위치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 9b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 9b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 9b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 9b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 9b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 9b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 11을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 9b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 9b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층물; 상기 적층물을 관통하는 채널 홀들; 상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들; 상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿; 상기 채널 홀들 내에 형성된 채널막들; 및 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13A: 채널막 13B: 메모리막
13C: 갭필 절연막 14A: 더미 채널막
14B: 더미 메모리막 20: 슬릿 절연막
21: 반도체 패턴 22: 더미 메모리막
23: 더미 갭필 절연막 31: 제1 물질막
32: 제2 물질막 33: 희생막
34A: 메모리막 34B: 더미 메모리막
35A: 채널막 35B: 더미 채널막
36A: 갭필 절연막 36B: 더미 갭필 절연막
37: 제3 물질막 38: 하드마스크막
C_H: 채널 홀 D_H: 더미 채널 홀
SL: 슬릿 SLI: 슬릿 절연막
CH: 채널 구조

Claims (26)

  1. 적층물;
    상기 적층물을 관통하는 채널 홀들;
    상기 적층물을 관통하고 상기 채널 홀들의 사이에 위치된 더미 채널 홀들;
    상기 적층물을 관통하고, 상기 더미 채널 홀들을 상호 연결시키는 슬릿;
    상기 채널 홀들 내에 형성된 채널막들; 및
    상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는 더미 채널막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널막들을 각각 감싸는 메모리막들; 및
    상기 더미 채널막들을 각각 감싸는 더미 메모리막들
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 적층물은 적층된 워드라인들 및 상기 워드라인들의 상부에 위치된 선택 라인들을 포함하고, 상기 슬릿은 선택 라인들을 상호 분리시키는 깊이를 갖는
    반도체 장치.
  4. 제1항에 있어서,
    상기 슬릿은 상기 더미 채널 홀에 비해 좁은 폭을 갖는
    반도체 장치.
  5. 제1항에 있어서,
    상기 채널막들 내에 각각 형성된 갭필 절연막들; 및
    상기 더미 채널막들의 상기 제1 패턴들 내에 각각 형성된 더미 갭필 절연막들
    을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 채널막들 내에 각각 형성된 갭필 절연막들; 및
    상기 더미 채널막들의 상기 제1 패턴들 내에 각각 형성된 제1 더미 갭필 절연 패턴들; 및
    상기 더미 채널막들의 상기 제2 패던들 내에 형성되고 상기 제1 더미 갭필 절연 패턴들을 상호 연결시키는 제2 더미 갭필 절연 패턴들
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 패턴들은 반도체 물질을 포함하는
    반도체 장치.
  8. 적층물;
    상기 적층물을 제1 깊이로 관통하는 채널막; 및
    상기 적층물을 상기 제1 깊이로 관통하는 제1 반도체 패턴들 및 상기 적층물을 상기 제1 깊이보다 얕은 제2 깊이로 관통하고 상기 제1 반도체 패턴들을 상호 연결시키는 제2 반도체 패턴들을 포함하는 더미 채널막
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 채널막을 감싸는 메모리막;
    상기 더미 채널막을 감싸는 더미 메모리막;
    상기 채널막 내에 형성된 갭필 절연막; 및
    상기 더미 채널막의 상기 제1 반도체 패턴들 내에 각각 형성된 더미 갭필 절연막들
    을 더 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 채널막을 감싸는 메모리막;
    상기 더미 채널막을 감싸는 더미 메모리막;
    상기 채널막 내에 형성된 갭필 절연막;
    상기 더미 채널막의 상기 제1 반도체 패턴들 내에 각각 형성된 제1 더미 갭필 절연 패턴들; 및
    상기 더미 채널막의 상기 제2 반도체 패턴들 내에 형성되고, 상기 제1 더미 갭필 절연 패턴들을 상호 연결시키는 제2 더미 갭필 절연 패턴들
    을 더 포함하는 반도체 장치.
  11. 제8항에 있어서,
    상기 채널막을 감싸는 메모리막; 및
    상기 더미 채널막을 감싸는 더미 메모리막
    을 더 포함하는 반도체 장치.
  12. 제8항에 있어서,
    상기 적층물은 적층된 워드라인들 및 상기 워드라인들의 상부에 위치된 선택 라인들을 포함하고, 상기 제2 반도체 패턴들은 상기 선택 라인들을 관통하는 깊이를 갖는
    반도체 장치.
  13. 제8항에 있어서,
    상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들에 비해 좁은 폭을 갖는
    반도체 장치.
  14. 적층물;
    상기 적층물을 관통하는 채널막들; 및
    상기 채널막들의 사이에 위치되고, 상기 적층물을 관통하여 일방향으로 확장된 반도체 패턴 및 상기 반도체 패턴을 감싸는 절연 패턴을 포함하는 슬릿 절연막
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 슬릿 절연막은 상기 적층물을 일부 관통하는
    반도체 장치.
  16. 제14항에 있어서,
    상기 슬릿 절연막 내의 반도체 패턴은 플로팅된 상태를 갖는
    반도체 장치.
  17. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널 홀들 및 더미 채널 홀들을 형성하는 단계;
    상기 채널 홀들 및 상기 더미 채널 홀들 내에 희생막들을 형성하는 단계;
    상기 적층물 및 상기 더미 채널 홀들을 일부 깊이 관통하는 슬릿을 형성하는 단계;
    상기 희생막들을 제거하는 단계; 및
    상기 채널 홀들 내의 채널막들 및 상기 더미 채널 홀과 상기 슬릿 내의 더미 채널막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 채널막들과 상기 더미 채널막들을 동시에 형성하는
    반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    각각의 상기 더미 채널막들은 상기 더미 채널 홀들 내에 형성된 제1 패턴들 및 상기 슬릿 내에 형성되어 상기 제1 패턴들을 연결시키는 제2 패턴들을 포함하는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 패턴들은 반도체 물질을 포함하는
    반도체 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 채널막들 및 상기 더미 채널막들을 형성하기 전에, 상기 채널 홀들 내의 메모리막들 및 상기 더미 채널 홀들과 상기 슬릿 내의 더미 메모리막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 채널막들 내의 갭필 절연막들 및 상기 더미 채널막들 내의 더미 갭필 절연막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 채널 홀들 및 상기 더미 채널 홀들은 제1 깊이를 갖고, 상기 슬릿은 상기 제1 깊이보다 얕은 제2 깊이를 갖는
    반도체 장치의 제조 방법.
  24. 제17항에 있어서,
    상기 슬릿은 상기 더미 채널 홀에 비해 좁은 폭을 갖는
    반도체 장치의 제조 방법.
  25. 적층물을 형성하는 단계;
    상기 적층물을 제1 깊이로 관통하는 채널막을 형성하는 단계; 및
    상기 적층물을 상기 제1 깊이로 관통하는 제1 반도체 패턴들 및 상기 적층물을 상기 제1 깊이보다 얕은 제2 깊이로 관통하고 상기 제1 반도체 패턴들을 상호 연결시키는 제2 반도체 패턴들을 포함하는 더미 채널막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 채널막과 상기 더미 채널막을 동시에 형성하는
    반도체 장치의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200055595A (ko) * 2018-11-13 2020-05-21 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
KR20210033038A (ko) * 2018-10-24 2021-03-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
US11056503B2 (en) 2019-02-25 2021-07-06 SK Hynix Inc. Semiconductor memory device including vertical barrier
US11980034B2 (en) 2020-11-11 2024-05-07 SK Hynix Inc. Memory device and manufacturing method of the memory device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731846B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法
JP2019046530A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 メモリシステム
US10446573B2 (en) * 2017-11-21 2019-10-15 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
KR102634441B1 (ko) * 2018-10-25 2024-02-06 에스케이하이닉스 주식회사 반도체 장치의 제조방법
US11271002B2 (en) * 2019-04-12 2022-03-08 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
KR20210042759A (ko) 2019-10-10 2021-04-20 삼성전자주식회사 메모리 장치
CN115132735A (zh) * 2019-10-10 2022-09-30 长江存储科技有限责任公司 半导体结构及其制造方法
KR20210129426A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직형 메모리 장치
JP7317995B2 (ja) * 2020-04-24 2023-07-31 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
KR20220018776A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 반도체 메모리 장치
CN112151547B (zh) * 2020-09-23 2024-07-26 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN112382634B (zh) * 2020-11-10 2021-09-03 长江存储科技有限责任公司 半导体器件及其制作方法
KR20220120974A (ko) * 2021-02-24 2022-08-31 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
WO2023035259A1 (en) * 2021-09-13 2023-03-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN114175254A (zh) * 2021-10-30 2022-03-11 长江存储科技有限责任公司 半导体存储器设备及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2013179165A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
US20130256777A1 (en) * 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
KR102054181B1 (ko) * 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102108879B1 (ko) * 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
KR102532427B1 (ko) * 2015-12-31 2023-05-17 삼성전자주식회사 반도체 메모리 소자
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR102649162B1 (ko) * 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210033038A (ko) * 2018-10-24 2021-03-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
KR20200055595A (ko) * 2018-11-13 2020-05-21 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US11056503B2 (en) 2019-02-25 2021-07-06 SK Hynix Inc. Semiconductor memory device including vertical barrier
US11980034B2 (en) 2020-11-11 2024-05-07 SK Hynix Inc. Memory device and manufacturing method of the memory device

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